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KR20200114991A - Chip antenna - Google Patents

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KR20200114991A
KR20200114991A KR1020190112303A KR20190112303A KR20200114991A KR 20200114991 A KR20200114991 A KR 20200114991A KR 1020190112303 A KR1020190112303 A KR 1020190112303A KR 20190112303 A KR20190112303 A KR 20190112303A KR 20200114991 A KR20200114991 A KR 20200114991A
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KR
South Korea
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ceramic substrate
patch
chip antenna
groove
substrate
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KR1020190112303A
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Korean (ko)
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KR102222942B1 (en
Inventor
김재영
조성남
안성용
정지형
김진모
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to CN202010199838.3A priority patent/CN111740212A/en
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Priority to KR1020210025283A priority patent/KR102488399B1/en
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Publication of KR102222942B1 publication Critical patent/KR102222942B1/en
Priority to US17/499,212 priority patent/US11652272B2/en

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01QANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00Details of, or arrangements associated with, antennas
    • H01Q1/12Supports; Mounting means
    • H01Q1/22Supports; Mounting means by structural association with other equipment or articles
    • H01Q1/2283Supports; Mounting means by structural association with other equipment or articles mounted in or on the surface of a semiconductor substrate as a chip-type antenna or integrated with other components into an IC package
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01QANTENNAS, i.e. RADIO AERIALS
    • H01Q21/00Antenna arrays or systems
    • H01Q21/06Arrays of individually energised antenna units similarly polarised and spaced apart
    • H01Q21/061Two dimensional planar arrays
    • H01Q21/067Two dimensional planar arrays using endfire radiating aerial units transverse to the plane of the array
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01QANTENNAS, i.e. RADIO AERIALS
    • H01Q9/00Electrically-short antennas having dimensions not more than twice the operating wavelength and consisting of conductive active radiating elements
    • H01Q9/04Resonant antennas
    • H01Q9/0407Substantially flat resonant element parallel to ground plane, e.g. patch antenna

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Waveguide Aerials (AREA)
  • Variable-Direction Aerials And Aerial Arrays (AREA)

Abstract

According to one embodiment of the present invention, provided is a chip antenna capable of effectively removing a process error by disposing patches in a groove formed with high precision, which includes: a first ceramic substrate; a second ceramic substrate disposed opposite to the first ceramic substrate; a first patch provided on the first ceramic substrate and operating as a feed patch; and a second patch provided on the second ceramic substrate and operating as a radiation patch. A groove is formed in at least one of the first ceramic substrate and the second ceramic substrate, and a patch provided on the at least one substrate on which the groove is formed between the first patch and the second patch is disposed on the groove and may protrude from the groove.

Description

칩 안테나{CHIP ANTENNA}Chip antenna {CHIP ANTENNA}

본 발명은 칩 안테나에 관한 것이다.The present invention relates to a chip antenna.

5G 통신 시스템은 보다 높은 데이터 전송률을 달성하기 위해 보다 높은 주파수(mmWave) 대역들, 가령 10Ghz 내지 100GHz 대역들에서 구현된다. RF 신호의 전파 손실을 줄이고 전송 거리를 늘리기 위해, 빔포밍, 대규모 MIMO(multiple-input multiple-output), 전차원 MIMO(full dimensional multiple-input multiple-output), 어레이 안테나, 아날로그 빔포밍, 대규모 스케일의 안테나 기법들이 5G 통신 시스템에서 논의되고 있다.The 5G communication system is implemented in higher frequency (mmWave) bands, such as 10Ghz to 100GHz bands to achieve a higher data rate. Beamforming, large-scale multiple-input multiple-output (MIMO), full dimensional multiple-input multiple-output (MIMO), array antenna, analog beamforming, large scale to reduce propagation loss of RF signals and increase transmission distance The antenna techniques of are being discussed in 5G communication systems.

한편, 무선 통신을 지원하는 핸드폰, PDA, 네비게이션, 노트북 등 이동통신 단말기는 CDMA, 무선랜, DMB, NFC(Near Field Communication) 등의 기능이 부가되는 추세로 발전하고 있으며, 이러한 기능들을 가능하게 하는 중요한 부품 중 하나가 안테나이다.On the other hand, mobile communication terminals such as mobile phones, PDAs, navigation devices, and notebook computers that support wireless communication are developing with the trend of adding functions such as CDMA, wireless LAN, DMB, and NFC (Near Field Communication), and enabling these functions. One of the important parts is the antenna.

다만, 5G 통신 시스템이 적용되는 GHz 대역에서는 파장이 수 mm 정도로 작아지기 때문에 종래의 안테나를 이용하기 어렵다. 따라서, 이동통신 단말기에 탑재할 수 있는 초소형의 크기이면서 GHz 대역에 적합한 칩 안테나 모듈이 요구되고 있다. However, in the GHz band to which the 5G communication system is applied, it is difficult to use a conventional antenna because the wavelength is reduced to about several mm. Accordingly, there is a need for a chip antenna module suitable for the GHz band while having a small size that can be mounted on a mobile communication terminal.

본 발명의 과제는 패치를 높은 정밀도로 형성되는 홈에 배치하여, 공정 오차를 효과적으로 제거할 수 있는 칩 안테나를 제공하는 것이다. An object of the present invention is to provide a chip antenna capable of effectively removing process errors by placing a patch in a groove formed with high precision.

본 발명의 일 실시예에 따른 칩 안테나는 제1 세라믹 기판; 상기 제1 세라믹 기판과 대향 배치되는 제2 세라믹 기판; 상기 제1 세라믹 기판에 마련되고, 급전 패치로 동작하는 제1 패치; 및 상기 제2 세라믹 기판에 마련되고, 방사 패치로 동작하는 제2 패치; 를 포함하고, 상기 제1 세라믹 기판 및 상기 제2 세라믹 기판 중 적어도 하나의 기판에는 홈이 형성되고, 상기 제1 패치 및 상기 제2 패치 중 상기 홈이 형성되는 상기 적어도 하나의 기판에 마련되는 패치는 상기 홈에 배치되어, 상기 홈으로부터 돌출될 수 있다. A chip antenna according to an embodiment of the present invention includes a first ceramic substrate; A second ceramic substrate disposed opposite to the first ceramic substrate; A first patch provided on the first ceramic substrate and operating as a feed patch; And a second patch provided on the second ceramic substrate and operating as a radiation patch. Including, wherein a groove is formed in at least one of the first ceramic substrate and the second ceramic substrate, a patch provided on the at least one substrate in which the groove is formed among the first patch and the second patch Is disposed in the groove and may protrude from the groove.

본 발명의 일 실시예에 따른 칩 안테나는 패치를 높은 정밀도로 형성되는 홈에 배치하여, 공정 오차를 효과적으로 제거할 수 있다. The chip antenna according to an embodiment of the present invention may effectively remove a process error by arranging the patch in a groove formed with high precision.

도 1는 본 발명의 실시예에 따른 칩 안테나 모듈의 사시도이다.
도 2a는 도 1의 칩 안테나 모듈의 일 부분의 단면도이다.
도 2b 및 도 2c는 도 2a의 칩 안테나 모듈의 변형 실시예를 나타낸다.
도 3a는 도 1의 칩 안테나 모듈의 평면도이다.
도 3b는 도 3a의 칩 안테나 모듈의 변형 실시예를 나타낸다.
도 4a는 본 발명의 제1 실시예에 따른 칩 안테나의 사시도이다.
도 4b는 도 4a의 칩 안테나의 측면도이다.
도 4c는 도 4a의 칩 안테나의 단면도이다.
도 4d는 도 4a의 칩 안테나의 저면도이다.
도 4e는 도 4a의 칩 안테나의 변형 실시예의 사시도이다.
도 5는 본 발명의 제1 실시예에 따른 칩 안테나의 제조 방법을 나타낸다.
도 6a는 본 발명의 제2 실시예에 따른 칩 안테나의 사시도이다.
도 6b는 도 6a의 칩 안테나의 측면도이다.
도 6c는 도 6a의 칩 안테나의 단면도이다.
도 7는 본 발명의 제2 실시예에 따른 칩 안테나의 제조 방법의 일 예를 나타낸다.
도 8는 본 발명의 제2 실시예에 따른 칩 안테나의 제조 방법의 다른 예를 나타낸다.
도 9은 도 8의 실시예에 따른 칩 안테나의 제조 방법 중 제1 패치, 제2 패치, 및 제3 패치의 상세 제작 공정을 나타낸다.
도 10는 본 발명의 제2 실시예에 따른 칩 안테나의 제조 방법의 또 다른 예를 나타낸다.
도 11a는 본 발명의 제3 실시예에 따른 칩 안테나의 사시도이다.
도 11b는 도 11a의 칩 안테나의 단면도이다.
도 12는 본 발명의 제3 실시예에 따른 칩 안테나의 제조 방법을 나타낸다.
도 13는 본 발명의 일 실시예에 따른 칩 안테나 모듈이 탑재된 휴대 단말기를 개략적으로 도시한 사시도이다.
1 is a perspective view of a chip antenna module according to an embodiment of the present invention.
2A is a cross-sectional view of a portion of the chip antenna module of FIG. 1.
2B and 2C show a modified embodiment of the chip antenna module of FIG. 2A.
3A is a plan view of the chip antenna module of FIG. 1.
3B shows a modified embodiment of the chip antenna module of FIG. 3A.
4A is a perspective view of a chip antenna according to a first embodiment of the present invention.
4B is a side view of the chip antenna of FIG. 4A.
4C is a cross-sectional view of the chip antenna of FIG. 4A.
4D is a bottom view of the chip antenna of FIG. 4A.
4E is a perspective view of a modified embodiment of the chip antenna of FIG. 4A.
5 shows a method of manufacturing a chip antenna according to the first embodiment of the present invention.
6A is a perspective view of a chip antenna according to a second embodiment of the present invention.
6B is a side view of the chip antenna of FIG. 6A.
6C is a cross-sectional view of the chip antenna of FIG. 6A.
7 shows an example of a method of manufacturing a chip antenna according to a second embodiment of the present invention.
8 shows another example of a method of manufacturing a chip antenna according to a second embodiment of the present invention.
9 illustrates detailed manufacturing processes of a first patch, a second patch, and a third patch in the manufacturing method of the chip antenna according to the embodiment of FIG. 8.
10 shows another example of a method of manufacturing a chip antenna according to a second embodiment of the present invention.
11A is a perspective view of a chip antenna according to a third embodiment of the present invention.
11B is a cross-sectional view of the chip antenna of FIG. 11A.
12 shows a method of manufacturing a chip antenna according to a third embodiment of the present invention.
13 is a schematic perspective view of a portable terminal equipped with a chip antenna module according to an embodiment of the present invention.

본 발명의 상세한 설명에 앞서, 이하에서 설명되는 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념으로 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시 예와 도면에 도시된 구성은 본 발명의 가장 바람직한 실시 예에 불과할 뿐, 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다.Prior to the detailed description of the present invention, terms or words used in the present specification and claims described below should not be construed as being limited to their usual or dictionary meanings, and the inventors shall use their own invention in the best way. For explanation, based on the principle that it can be appropriately defined as a concept of terms, it should be interpreted as a meaning and concept consistent with the technical idea of the present invention. Accordingly, the embodiments described in the present specification and the configurations shown in the drawings are only the most preferred embodiments of the present invention, and do not represent all the technical ideas of the present invention, and thus various alternatives that can be substituted for them at the time of application It should be understood that there may be equivalents and variations.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음을 유의해야 한다. 또한, 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다. 마찬가지의 이유로 첨부 도면에 있어서 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In this case, it should be noted that the same components in the accompanying drawings are indicated by the same reference numerals as possible. In addition, detailed descriptions of known functions and configurations that may obscure the subject matter of the present invention will be omitted. For the same reason, some components in the accompanying drawings are exaggerated, omitted, or schematically illustrated, and the size of each component does not entirely reflect the actual size.

또한, 본 명세서에서 상측, 하측, 측면 등의 표현은 도면에 도시를 기준으로 설명한 것이며, 해당 대상의 방향이 변경되면 다르게 표현될 수 있음을 미리 밝혀둔다.In addition, in the present specification, expressions such as the upper side, the lower side, and the side are described with reference to the drawings in the drawings, and it should be noted in advance that if the direction of the object is changed, it may be expressed differently.

본 명세서에 기재된 칩 안테나 모듈은 고주파 영역에서 동작하며, 일 예로 3GHz 이상의 주파수 대역에서 동작할 수 있다. 또한, 본 명세서에 기재된 칩 안테나 모듈은 RF 신호를 수신 또는 송수신하도록 구성된 전자기기에 탑재될 수 있다. 일 예로, 칩 안테나는 휴대용 전화기, 휴대용 노트북, 드론 등에 탑재될 수 있다.The chip antenna module described in the present specification operates in a high frequency region, and for example, may operate in a frequency band of 3 GHz or higher. In addition, the chip antenna module described herein may be mounted in an electronic device configured to receive or transmit/receive RF signals. For example, the chip antenna may be mounted on a portable telephone, a portable notebook, or a drone.

도 1는 본 발명의 실시예에 따른 칩 안테나 모듈의 사시도이고, 도 2a는 도 1의 칩 안테나 모듈의 일 부분의 단면도이고, 도 3a는 도 1의 칩 안테나 모듈의 평면도이고, 도 3b는 도 3a의 칩 안테나 모듈의 변형 실시예를 나타낸다. 1 is a perspective view of a chip antenna module according to an embodiment of the present invention, FIG. 2A is a cross-sectional view of a part of the chip antenna module of FIG. 1, FIG. 3A is a plan view of the chip antenna module of FIG. 1, and FIG. 3B is A modified embodiment of the chip antenna module of 3a is shown.

도 1, 도 2a, 및 도 3a를 참조하면, 본 실시예에 따른 칩 안테나 모듈(1)은 기판(10), 전자 소자(50), 및 칩 안테나(100)를 포함하고, 추가적으로, 엔드-파이어 안테나(200)를 포함할 수 있다. 기판(10)에 적어도 하나의 전자 소자(50), 복수의 칩 안테나(100), 복수의 엔드-파이어 안테나(200)가 배치될 수 있다. 1, 2A, and 3A, the chip antenna module 1 according to the present embodiment includes a substrate 10, an electronic device 50, and a chip antenna 100, and additionally, an end- It may include a fire antenna 200. At least one electronic device 50, a plurality of chip antennas 100, and a plurality of end-fire antennas 200 may be disposed on the substrate 10.

기판(10)은 칩 안테나(100)에 필요한 회로 또는 전자부품이 탑재되는 회로 기판일 수 있다. 일 예로, 기판(10)은 하나 이상의 전자부품이 표면에 탑재된 인쇄회로기판(PCB: Printed Circuit Board)일 수 있다. 따라서, 기판(10)에는 전자부품들을 전기적으로 연결하는 회로 배선이 구비될 수 있다. 또한, 기판(10)은 연성 기판, 세라믹 기판, 및 유리 기판 등으로 구현될 수 있다. 기판(10)은 복수의 층으로 구성될 수 있다. 구체적으로, 기판(10)은 적어도 하나의 절연층(17)과 적어도 하나의 배선층(16)이 교대로 적층되어 형성된 다층 기판으로 형성될 수 있다. 적어도 하나의 배선층(16)은 기판(10)의 일 면 및 타 면에 마련되는 두 개의 외층 및 두 개의 외층 사이에 마련되는 적어도 하나의 내층을 포함할 수 있다. 일 예로, 절연층(17)은 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine)와 같은 절연 물질로 형성될 수 있다. 상기 절연 물질은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침되어 형성될 수 있다. 실시예에 따라, 절연층(17)은 감광성 절연 수지로 형성될 수 있다.The substrate 10 may be a circuit board on which circuits or electronic components required for the chip antenna 100 are mounted. As an example, the substrate 10 may be a printed circuit board (PCB) on which one or more electronic components are mounted on a surface. Accordingly, circuit wiring for electrically connecting electronic components may be provided on the substrate 10. Also, the substrate 10 may be implemented as a flexible substrate, a ceramic substrate, and a glass substrate. The substrate 10 may be composed of a plurality of layers. Specifically, the substrate 10 may be formed as a multilayer substrate formed by alternately stacking at least one insulating layer 17 and at least one wiring layer 16. The at least one wiring layer 16 may include two outer layers provided on one side and the other side of the substrate 10 and at least one inner layer disposed between the two outer layers. For example, the insulating layer 17 may be formed of an insulating material such as a prepreg, Ajinomoto Build-up Film (ABF), FR-4, and Bismaleimide Triazine (BT). The insulating material may be formed by impregnating a core material such as a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or a core material such as a glass fiber (Glass Fiber, Glass Cloth, Glass Fabric) together with an inorganic filler. Depending on the embodiment, the insulating layer 17 may be formed of a photosensitive insulating resin.

배선층(16)은 전자 소자(50), 복수의 칩 안테나(100), 복수의 엔드 파이어 안테나(200)를 전기적으로 연결한다. 또한, 배선층(16)은 복수의 전자 소자(50), 복수의 칩 안테나(100), 복수의 엔드 파이어 안테나(200)를 외부와 전기적으로 연결할 수 있다.The wiring layer 16 electrically connects the electronic device 50, the plurality of chip antennas 100, and the plurality of end fire antennas 200. In addition, the wiring layer 16 may electrically connect the plurality of electronic elements 50, the plurality of chip antennas 100, and the plurality of end fire antennas 200 to the outside.

배선층(16)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 전도성 물질로 형성될 수 있다. The wiring layer 16 is copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel (Ni), lead (Pb), titanium (Ti), or an alloy thereof. It can be formed of a conductive material.

절연층(17)의 내부에는 배선층(16)들을 상호 연결하기 위한 배선 비아(18)들이 배치된다. Wiring vias 18 for interconnecting the wiring layers 16 are disposed inside the insulating layer 17.

기판(10)의 일 면, 구체적으로, 기판(10)의 상면에는 칩 안테나(100)가 실장된다. 칩 안테나(100)는 Y축 방향으로 연장되는 폭, 및 Y축 방향과 교차하는, 구체적으로, 수직하는 X축 방향으로 연장되는 너비 및 Z축 방향으로 연장되는 두께를 가진다. 칩 안테나(100)는 도 1에 도시된 바와 같이, n X 1의 구조로 배열될 수 있다. 복수의 칩 안테나(100)는 X축 방향을 따라 배열되어, 복수의 칩 안테나(100) 중 X축 방향에서 서로 인접하는 두 개의 칩 안테나(100)는 폭이 서로 마주할 수 있다. A chip antenna 100 is mounted on one surface of the substrate 10, specifically, on the upper surface of the substrate 10. The chip antenna 100 has a width extending in the Y-axis direction, a width that crosses the Y-axis direction, specifically, a width extending in a vertical X-axis direction, and a thickness extending in the Z-axis direction. The chip antenna 100 may be arranged in a structure of n X 1, as shown in FIG. 1. The plurality of chip antennas 100 are arranged along the X-axis direction, so that two chip antennas 100 adjacent to each other in the X-axis direction among the plurality of chip antennas 100 may face each other in width.

실시예에 따라, 칩 안테나(100)는 n X m의 구조로 배열될 수 있다. 복수의 칩 안테나(100)는 X축 방향 및 Y축 방향을 따라 배열되어, 복수의 칩 안테나(100) 중 Y축 방향에서 서로 인접하는 두 개의 칩 안테나는 너비가 서로 마주할 수 있고, X축 방향에서 서로 인접하는 두 개의 칩 안테나(100)는 폭이 서로 마주할 수 있다.Depending on the embodiment, the chip antenna 100 may be arranged in an n X m structure. The plurality of chip antennas 100 are arranged along the X-axis direction and the Y-axis direction, so that two chip antennas adjacent to each other in the Y-axis direction among the plurality of chip antennas 100 may have widths facing each other, and the X-axis Two chip antennas 100 adjacent to each other in a direction may have widths facing each other.

X축 방향 및 Y축 방향 중 적어도 하나의 방향에서 인접하는 칩 안테나(100)들의 중심은, λ/2만큼 이격될 수 있다. 여기서, λ는 칩 안테나(100)들에서 송수신되는 RF 신호의 파장을 나타낸다. Centers of the adjacent chip antennas 100 in at least one of the X-axis and Y-axis directions may be spaced apart by λ/2. Here, λ represents the wavelength of the RF signal transmitted and received by the chip antennas 100.

본 발명의 일 실시예에 따른 칩 안테나 모듈(1)이 20GHz~40GHz 대역에서 RF 신호를 송수신하는 경우, 인접하는 칩 안테나(100)들의 중심은 3.75mm~7.5mm만큼 이격될 수 있고, 칩 안테나 모듈(1)이 28GHz 대역에서 RF 신호를 송수신하는 경우, 5.36mm만큼 이격될 수 있다.When the chip antenna module 1 according to an embodiment of the present invention transmits and receives an RF signal in the 20 GHz to 40 GHz band, the centers of the adjacent chip antennas 100 may be spaced apart by 3.75 mm to 7.5 mm, and the chip antenna When the module 1 transmits and receives an RF signal in the 28GHz band, it may be separated by 5.36mm.

5G 통신 시스템에서 이용되는 RF 신호는 3G/4G 통신 시스템에서 이용되는 RF 신호 보다 파장이 짧고, 에너지가 큰 특성을 갖는다. 따라서, 칩 안테나(100)들 각각에서 송수신되는 RF 신호 간의 간섭을 최소화하기 위하여는 칩 안테나(100)들이 충분한 이격 거리를 가질 필요가 있다. RF signals used in 5G communication systems have a shorter wavelength and greater energy than RF signals used in 3G/4G communication systems. Accordingly, in order to minimize interference between RF signals transmitted and received by each of the chip antennas 100, the chip antennas 100 need to have a sufficient separation distance.

본 발명의 일 실시예에 따르면, 칩 안테나(100)들의 중심을 λ/2만큼 충분히 이격하여, 칩 안테나(100)들 각각에서 송수신되는 RF 신호의 간섭을 최소화함으로써, 칩 안테나(100)를 5G 통신 시스템에서 이용할 수 있다. According to an embodiment of the present invention, by sufficiently spaced apart from the centers of the chip antennas 100 by λ/2 to minimize interference of RF signals transmitted and received by each of the chip antennas 100, the chip antenna 100 is 5G Can be used in communication systems.

한편, 실시예에 따라, 인접하는 칩 안테나(100)들의 중심 간의 이격 거리는 λ/2 보다 작을 수 있다. 후술할 바와 같이, 칩 안테나(100)들 각각은 세라믹 기판들 및 세라믹 기판들 중 일부에 마련되는 적어도 하나의 패치로 구성된다. 이 때, 세라믹 기판들을 소정의 거리 이격하거나, 세라믹 기판들 사이에 세라믹 기판들 보다 유전율이 낮은 물질을 배치하여, 칩 안테나(100)의 전체 유전율을 낮출 수 있다. 이로써, 칩 안테나(100)에서 송수신되는 RF 신호의 파장을 증가시켜, 방사 효율 및 이득을 향상시킬 수 있으므로, 인접하는 칩 안테나(100)들의 중심 간의 이격 거리를 RF 신호의 λ/2 보다 작게, 인접하는 칩 안테나(100)를 배치하는 경우에도, RF 신호 간의 간섭을 최소화할 수 있다. 본 발명의 일 실시예에 따른 칩 안테나 모듈(1)은 28GHz 대역에서 RF 신호를 송수신하는 경우, 인접하는 칩 안테나(100)들의 중심 간의 이격거리는 5.36mm 보다 작을 수 있다.Meanwhile, according to an embodiment, a separation distance between the centers of adjacent chip antennas 100 may be smaller than λ/2. As will be described later, each of the chip antennas 100 includes ceramic substrates and at least one patch provided on some of the ceramic substrates. In this case, the ceramic substrates may be separated by a predetermined distance, or a material having a lower dielectric constant than the ceramic substrates may be disposed between the ceramic substrates, thereby lowering the overall dielectric constant of the chip antenna 100. Accordingly, since the wavelength of the RF signal transmitted and received by the chip antenna 100 can be increased, radiation efficiency and gain can be improved, so that the separation distance between the centers of the adjacent chip antenna 100 is smaller than λ/2 of the RF signal, Even when adjacent chip antennas 100 are disposed, interference between RF signals can be minimized. When the chip antenna module 1 according to an embodiment of the present invention transmits and receives an RF signal in a 28 GHz band, a separation distance between the centers of adjacent chip antennas 100 may be less than 5.36 mm.

기판(10)의 상면에는 칩 안테나(100)에 급전 신호를 제공하는 급전 패드(16a)가 마련된다. 한편, 기판(10)의 복수의 층 중 어느 하나의 내층에는 접지층(16b)이 마련된다. 일 예로, 기판(10)의 상면에서 가장 인접한 하위 레이어에 배치되는 배선층(16)은 접지층(16b)으로 이용된다. 접지층(16b)은 칩 안테나(100)의 리플렉터(reflector)로 동작한다. 따라서, 접지층(16b)은 칩 안테나(100)에서 출력되는 RF 신호를 지향 방향에 해당하는 Z축 방향으로 반사하여 RF 신호를 집중시킬 수 있다. A power supply pad 16a for providing a power supply signal to the chip antenna 100 is provided on the upper surface of the substrate 10. Meanwhile, a ground layer 16b is provided on any one inner layer of the plurality of layers of the substrate 10. For example, the wiring layer 16 disposed on the lower layer closest to the upper surface of the substrate 10 is used as the ground layer 16b. The ground layer 16b operates as a reflector of the chip antenna 100. Accordingly, the ground layer 16b reflects the RF signal output from the chip antenna 100 in the Z-axis direction corresponding to the directional direction to concentrate the RF signal.

도 2a에서, 접지층(16b)이 기판(10)의 상면의 가장 인접한 하위 레이어에 배치되는 것으로 도시되어 있다. 다만, 실시예에 따라, 접지층(16b)은 기판(10)의 상면에 마련될 수 있고, 또한, 이 외의 레이어에 마련될 수 있다.In FIG. 2A, the ground layer 16b is shown to be disposed on the nearest lower layer of the upper surface of the substrate 10. However, according to embodiments, the ground layer 16b may be provided on the upper surface of the substrate 10 or may be provided on other layers.

또한, 기판(10)의 상면에는 칩 안테나(100)와 접합되는 상면 패드(16c)가 마련된다. 기판(10)의 타 면, 구체적으로 하면에는 전자 소자(50)가 실장될 수 있다. 기판(10)의 하면에는 전자 소자(50)와 전기적으로 연결되는 하면 패드(16d)가 마련된다. In addition, an upper surface pad 16c to be bonded to the chip antenna 100 is provided on the upper surface of the substrate 10. The electronic device 50 may be mounted on the other surface of the substrate 10, specifically the lower surface. A lower surface pad 16d electrically connected to the electronic device 50 is provided on the lower surface of the substrate 10.

기판(10)의 하면에는 절연 보호층(19)이 배치될 수 있다. 절연 보호층(19)은 기판(10)의 하면에서 절연층(17)과 배선층(16)을 덮는 형태로 배치되어, 절연층(17)의 하면에 배치되는 배선층(16)을 보호한다. 일 예로, 절연 보호층(19)은 절연수지 및 무기필러를 포함할 수 있다. 절연 보호층(19)은 배선층(16)의 적어도 일부를 노출시키는 개구부를 가질 수 있다. 상기 개구부에 배치되는 솔더 볼을 통해, 전자 소자(50)는 하면 패드(16d)에 실장될 수 있다. An insulating protective layer 19 may be disposed on the lower surface of the substrate 10. The insulating protective layer 19 is disposed to cover the insulating layer 17 and the wiring layer 16 on the lower surface of the substrate 10, and protects the wiring layer 16 disposed on the lower surface of the insulating layer 17. For example, the insulating protective layer 19 may include an insulating resin and an inorganic filler. The insulating protective layer 19 may have an opening exposing at least a portion of the wiring layer 16. The electronic device 50 may be mounted on the lower surface pad 16d through the solder ball disposed in the opening.

도 2b 및 도 2c는 도 2a의 칩 안테나 모듈의 변형 실시예를 나타낸다. 2B and 2C show a modified embodiment of the chip antenna module of FIG. 2A.

도 2b 및 도 2c의 실시예에 따른 칩 안테나 모듈은 도 2a의 칩 안테나 모듈과 유사하므로 중복되는 설명은 생략하고 차이점을 중심으로 설명하도록 한다. Since the chip antenna module according to the embodiment of FIGS. 2B and 2C is similar to the chip antenna module of FIG. 2A, overlapping descriptions will be omitted, and differences will be mainly described.

도 2b를 참조하면, 기판(10)은 적어도 하나의 배선층(1210b), 적어도 하나의 절연층(1220b), 적어도 하나의 배선층(1210b)에 연결된 배선 비아(1230b), 배선 비아(1230b)에 연결된 접속패드(1240b), 솔더레지스트층(1250b)을 포함한다. 기판(10)은 구리 재배선 층(Redistribution Layer, RDL)과 유사한 구조를 가질 수 있다. 기판(10)의 상면에는 칩 안테나가 배치될 수 있다. 2B, the substrate 10 includes at least one wiring layer 1210b, at least one insulating layer 1220b, a wiring via 1230b connected to the at least one wiring layer 1210b, and a wiring via 1230b. And a connection pad 1240b and a solder resist layer 1250b. The substrate 10 may have a structure similar to a copper redistribution layer (RDL). A chip antenna may be disposed on the upper surface of the substrate 10.

IC(1301b), PMIC(1302b) 및 복수의 수동부품(1351b, 1352b, 1353b)은 솔더 볼(1260b)을 통해 기판의 하면에 실장될 수 있다. IC(1301b)는 칩 안테나 모듈(1)을 동작시키기 위한 IC에 해당한다. PMIC(1302b)는 전원을 생성하고, 생성한 전원을 기판(10)의 적어도 하나의 배선층(1210b)을 통해 IC(1301b)로 전달할 수 있다.The IC 1301b, PMIC 1302b, and a plurality of passive components 1351b, 1352b, and 1353b may be mounted on the lower surface of the substrate through solder balls 1260b. The IC 1301b corresponds to an IC for operating the chip antenna module 1. The PMIC 1302b may generate power and transmit the generated power to the IC 1301b through at least one wiring layer 1210b of the substrate 10.

상기 복수의 수동부품(1351b, 1352b, 1353b)은 IC(1301b) 및/또는 PMIC(1302b)로 임피던스를 제공할 수 있다. 예를 들어, 상기 복수의 수동부품(1351b, 1352b, 1353b)은 MLCC(Multi Layer Ceramic Capacitor) 등과 같은 캐패시터, 인덕터, 및 칩 저항기 중 적어도 일부를 포함할 수 있다.The plurality of passive components 1351b, 1352b, and 1353b may provide impedance to the IC 1301b and/or the PMIC 1302b. For example, the plurality of passive components 1351b, 1352b, and 1353b may include at least some of a capacitor such as a multi-layer ceramic capacitor (MLCC), an inductor, and a chip resistor.

도 2c를 참조하면, 기판(10)은 적어도 하나의 배선층(1210a), 적어도 하나의 절연층(1220a), 배선 비아(1230a), 접속패드(1240a), 솔더레지스트층(1250a)을 포함할 수 있다. Referring to FIG. 2C, the substrate 10 may include at least one wiring layer 1210a, at least one insulating layer 1220a, a wiring via 1230a, a connection pad 1240a, and a solder resist layer 1250a. have.

기판(10)의 하면에는 전자 부품 패키지가 실장된다. 전자 부품 패키지는 IC(1300a), IC(1300a)의 적어도 일부를 봉합하는 봉합재(1305a), 제1 측면이 IC(1300a)를 마주하는 지지 부재(1355a), IC(1300a)와 지지 부재(1355a)에 전기적으로 연결된 적어도 하나의 배선층(1310a), 및 절연층(1280a)을 포함하는 연결 부재를 포함할 수 있다. An electronic component package is mounted on the lower surface of the substrate 10. The electronic component package includes an IC 1300a, a sealing material 1305a that seals at least a part of the IC 1300a, a support member 1355a whose first side faces the IC 1300a, an IC 1300a, and a support member ( A connection member including at least one wiring layer 1310a electrically connected to 1355a and an insulating layer 1280a may be included.

IC(1300a)에서 생성된 RF 신호는 적어도 하나의 배선층(1310a)을 통해 기판(10)으로 전달되어 칩 안테나 모듈(1)의 상면 방향으로 송신될 수 있으며, 칩 안테나 모듈(1)에서 수신된 RF 신호는 적어도 하나의 배선층(1310a)을 통해 IC(1300a)로 전달될 수 있다.The RF signal generated by the IC 1300a may be transmitted to the substrate 10 through at least one wiring layer 1310a and transmitted to the top surface of the chip antenna module 1, and received from the chip antenna module 1 The RF signal may be transmitted to the IC 1300a through at least one wiring layer 1310a.

전자 부품 패키지는 IC(1300a)의 일 면 및/또는 타 면에 배치된 접속패드(1330a)를 더 포함할 수 있다. IC(1300a)의 일 면에 배치된 접속패드(1330a)는 적어도 하나의 배선층(1310a)에 전기적으로 연결될 수 있으며, IC(1300a)의 타 면에 배치된 접속패드(1330a)는 하단 배선층(1320a)을 통해 지지 부재(1355a) 또는 코어 도금 부재(1365a)에 전기적으로 연결될 수 있다. 코어 도금 부재(1365a)는 IC(1300a)에 접지를 제공할 수 있다.The electronic component package may further include a connection pad 1330a disposed on one side and/or the other side of the IC 1300a. The connection pad 1330a disposed on one side of the IC 1300a may be electrically connected to at least one wiring layer 1310a, and the connection pad 1330a disposed on the other side of the IC 1300a is a lower wiring layer 1320a. ) May be electrically connected to the support member 1355a or the core plating member 1365a. The core plating member 1365a may provide a ground to the IC 1300a.

지지 부재(1355a)는 코어 유전층(1356a), 및 코어 유전층(1356a)을 관통하고 하단 배선층(1320a)에 전기적으로 연결되는 적어도 하나의 코어 비아(1360a)를 포함할 수 있다. 상기 적어도 하나의 코어 비아(1360a)는 솔더볼(solder ball), 핀(pin), 랜드(land)와 같은 전기연결구조체(1340a)에 전기적으로 연결될 수 있다. 따라서, 지지 부재(1355a)는 기판(10)의 하면으로부터 베이스 신호 또는 전원을 공급받아서 적어도 하나의 배선층(1310a)을 통해 베이스 신호 및/또는 전원을 IC(1300a)로 전달할 수 있다.The support member 1355a may include a core dielectric layer 1356a and at least one core via 1360a penetrating the core dielectric layer 1356a and electrically connected to the lower wiring layer 1320a. The at least one core via 1360a may be electrically connected to an electrical connection structure 1340a such as a solder ball, a pin, or a land. Accordingly, the support member 1355a may receive a base signal or power from the lower surface of the substrate 10 and transmit the base signal and/or power to the IC 1300a through at least one wiring layer 1310a.

IC(1300a)는 베이스 신호 및/또는 전원을 사용하여 밀리미터웨이브(mmWave) 대역의 RF 신호를 생성할 수 있다. 예를 들어, IC(1300a)는 저주파수의 베이스 신호를 전달받고 베이스 신호의 주파수 변환, 증폭, 필터링 위상제어 및 전원생성을 수행할 수 있다. IC(1300a)는 고주파 특성을 구현하기 위하여, 화합물 반도체(예: GaAs) 및 실리콘 반도체 중 하나로 형성될 수 있다. 한편, 전자 부품 패키지는 적어도 하나의 배선층(1310a)에 전기적으로 연결되는 수동부품(1350a)을 더 포함할 수 있다. 수동부품(1350a)은 지지 부재(1355a)가 제공하는 수용공간(1306a)에 배치될 수 있다. 수동부품(1350a)은 세라믹 캐패시터(Multi Layer Ceramic Capacitor, MLCC)나 인덕터, 칩저항기 중 적어도 일부를 포함할 수 있다.The IC 1300a may generate an RF signal of a mmWave band using a base signal and/or power. For example, the IC 1300a may receive a low-frequency base signal and perform frequency conversion, amplification, filtering phase control, and power generation of the base signal. The IC 1300a may be formed of one of a compound semiconductor (eg, GaAs) and a silicon semiconductor in order to implement high frequency characteristics. Meanwhile, the electronic component package may further include a passive component 1350a electrically connected to at least one wiring layer 1310a. The passive component 1350a may be disposed in the accommodation space 1306a provided by the support member 1355a. The passive component 1350a may include at least a portion of a multi-layer ceramic capacitor (MLCC), an inductor, and a chip resistor.

한편, 전자 부품 패키지는 지지 부재(1355a)의 측면에 배치된 코어 도금 부재(1365a, 1370a)를 포함할 수 있다. 코어 도금 부재(1365a, 1370a)는 IC(1300a)에 접지를 제공할 수 있으며, IC(1300a)의 열을 외부로 발산시키거나 IC(1300a)로 유입되는 노이즈를 제거할 수 있다.Meanwhile, the electronic component package may include core plating members 1365a and 1370a disposed on the side surfaces of the support member 1355a. The core plating members 1365a and 1370a may provide ground to the IC 1300a, and may dissipate heat from the IC 1300a to the outside or remove noise flowing into the IC 1300a.

연결 부재를 제외한 전자 부품 패키지의 구성과, 연결 부재는 각각 독립적으로 제조되어 결합될 수 있으나, 설계에 따라 함께 제조될 수도 있다. 한편, 도 2c에서, 전자 부품 패키지가 전기연결구조체(1290a)와 솔더레지스트층(1285a)을 통해 기판(10)에 결합되는 것으로 도시되어 있으나, 실시예에 따라 전기연결구조체(1290a)와 솔더레지스트층(1285a)은 생략될 수 있다.The configuration of the electronic component package excluding the connection member and the connection member may be independently manufactured and combined, but may be manufactured together according to design. Meanwhile, in FIG. 2C, the electronic component package is shown to be coupled to the substrate 10 through the electrical connection structure 1290a and the solder resist layer 1285a, but according to the embodiment, the electrical connection structure 1290a and the solder resist Layer 1285a may be omitted.

도 3a을 참조하면, 칩 안테나 모듈(1)은 적어도 하나의 엔드-파이어 안테나(200)를 추가적으로 포함할 수 있다. 엔드-파이어 안테나(200) 각각은 엔드-파이어 안테나 패턴(210), 디렉터 패턴(215) 및 엔드-파이어 피드라인(220)을 포함할 수 있다.Referring to FIG. 3A, the chip antenna module 1 may additionally include at least one end-fire antenna 200. Each of the end-fire antennas 200 may include an end-fire antenna pattern 210, a director pattern 215, and an end-fire feed line 220.

엔드-파이어 안테나 패턴(210)은 측면 방향으로 RF 신호를 송신 또는 수신할 수 있다. 엔드-파이어 안테나 패턴(210)은 기판(10)의 측면에 배치될 수 있으며, 다이폴(dipole) 형태 또는 접힌 다이폴(folded dipole) 형태로 형성될 수 있다. 디렉터 패턴(215)은 엔드-파이어 안테나 패턴(210)에 전자기적으로 커플링되어 복수의 엔드-파이어 안테나 패턴(210)의 이득이나 대역폭을 향상시킬 수 있다. 엔드-파이어 피드라인(220)은 엔드-파이어 안테나 패턴(210)로부터 수신된 RF 신호를 전자소자 또는 IC로 전달할 수 있으며, 전자소자 또는 IC로부터 전달받은 RF 신호를 엔드-파이어 안테나 패턴(210)으로 전달할 수 있다. The end-fire antenna pattern 210 may transmit or receive an RF signal in a lateral direction. The end-fire antenna pattern 210 may be disposed on the side of the substrate 10 and may be formed in a dipole shape or a folded dipole shape. The director pattern 215 may be electromagnetically coupled to the end-fire antenna pattern 210 to improve gain or bandwidth of the plurality of end-fire antenna patterns 210. The end-fire feed line 220 may transmit an RF signal received from the end-fire antenna pattern 210 to an electronic device or an IC, and transmit the RF signal received from the electronic device or the IC to the end-fire antenna pattern 210 Can be delivered.

한편, 도 3a의 배선 패턴에 의해 형성되는 엔드-파이어 안테나(200)는 도 3b에 도시된 바와 같이, 칩 형태의 엔드-파이어 안테나(200)로 구현될 수 있다. Meanwhile, the end-fire antenna 200 formed by the wiring pattern of FIG. 3A may be implemented as an end-fire antenna 200 in the form of a chip, as shown in FIG. 3B.

도 3b를 참조하면, 엔드-파이어 안테나(200) 각각은 몸체부(230), 방사부(240), 및 접지부(250)를 포함한다. Referring to FIG. 3B, each of the end-fire antennas 200 includes a body portion 230, a radiating portion 240, and a ground portion 250.

몸체부(230)는 육면체 형상을 가지며, 유전체(dielectric substance)로 형성된다. 예컨대, 몸체부(230)는 소정의 유전율을 가지는 폴리머나 세라믹 소결체로 형성될 수 있다.The body portion 230 has a hexahedral shape and is formed of a dielectric substance. For example, the body portion 230 may be formed of a polymer or ceramic sintered body having a predetermined dielectric constant.

방사부(240)는 몸체부(230)의 제1 면에 접합되고, 접지부(250)는 몸체부(230)의 제1 면과 반대되는 제2 면에 접합된다. 방사부(240) 및 접지부(250)는 동일한 재질로 형성될 수 있다. 방사부(240) 및 접지부(250)는 Ag, Au, Cu, Al, Pt, Ti, Mo, Ni, W 중에서 선택된 1종이거나 혹은 2종 이상의 합금으로 구성될 수 있다. 방사부(240) 및 접지부(250)는 동일한 형상 및 동일한 구조로 형성될 수 있다. 방사부(240) 및 접지부(250)는 기판(10)에 실장시, 접합되는 패드의 종류에 따라 구분될 수 있다. 일 예로, 급전 패드에 접합되는 부분이 방사부(240)로 기능하고, 접지 패드에 접합되는 부분은 접지부(250)로 기능할 수 있다.The radiating part 240 is bonded to a first surface of the body part 230, and the ground part 250 is bonded to a second surface of the body part 230 opposite to the first surface. The radiating part 240 and the ground part 250 may be formed of the same material. The radiating part 240 and the grounding part 250 may be one or more alloys selected from Ag, Au, Cu, Al, Pt, Ti, Mo, Ni, and W. The radiating part 240 and the ground part 250 may have the same shape and the same structure. When mounted on the substrate 10, the radiating part 240 and the grounding part 250 may be classified according to the type of pads to be bonded. For example, a portion bonded to the power supply pad may function as the radiating portion 240, and a portion bonded to the ground pad may function as the ground portion 250.

칩 형태의 엔드-파이어 안테나(200)는 방사부(240)와 접지부(250) 사이의 유전체로 인하여 커패시턴스를 가지므로, 상기 커패시턴스를 이용하여 커플링 안테나를 설계하거나, 공진 주파수를 튜닝할 수 있다.Since the end-fire antenna 200 in the form of a chip has a capacitance due to the dielectric between the radiating part 240 and the ground part 250, a coupling antenna can be designed using the capacitance or the resonance frequency can be tuned. have.

종래, 다층 기판 내에서 패턴 형태로 구현되는 패치 안테나가 충분한 안테나 특성을 확보하기 위하여는, 기판 내에 다수의 레이어가 요구되었으며, 이는 패치 안테나의 부피가 과도하게 증가되는 문제를 야기하였다. 상기 문제는 다층 기판 내에 높은 유전율을 갖는 절연체를 배치하여, 절연체의 두께를 얇게 형성하고, 안테나 패턴의 크기 및 두께를 줄이는 방식에 의해 해결되었다. Conventionally, in order to secure sufficient antenna characteristics for a patch antenna implemented in a pattern form in a multilayer substrate, a plurality of layers are required in the substrate, which causes a problem that the volume of the patch antenna is excessively increased. The above problem has been solved by a method of forming an insulator having a high dielectric constant in a multilayer substrate, forming a thin insulator, and reducing the size and thickness of the antenna pattern.

다만, 절연체의 유전율이 높아지는 경우, RF 신호의 파장이 짧아져서, RF 신호가 유전율이 높은 절연체에 갇히게 되어, RF 신호의 방사 효율 및 이득이 현저히 감소하는 문제가 발생한다. However, when the dielectric constant of the insulator is increased, the wavelength of the RF signal is shortened, so that the RF signal is trapped in the insulator having a high dielectric constant, so that the radiation efficiency and gain of the RF signal are significantly reduced.

본 발명의 일 실시예에 따르면, 종래 다층 기판 내에서 패턴 형태로 구현되는 패치 안테나를 칩 형태로 구현하여, 칩 안테나가 실장되는 기판의 레이어의 수를 획기적으로 감소시킬 수 있다. 이로써, 본 실시예의 칩 안테나 모듈(1)의 제조 비용 및 부피를 줄일 수 있다. According to an embodiment of the present invention, a patch antenna implemented in a pattern form in a conventional multilayer substrate is implemented in a chip form, so that the number of layers on a substrate on which the chip antenna is mounted can be drastically reduced. Accordingly, it is possible to reduce the manufacturing cost and volume of the chip antenna module 1 of the present embodiment.

또한, 본 발명의 일 실시예에 따르면, 칩 안테나(100)에 구비되는 세라믹 기판들의 유전율을, 기판(10)에 구비되는 절연층의 유전율 보다 높게 형성하여, 칩 안테나(100)의 소형화를 도모할 수 있다. In addition, according to an embodiment of the present invention, the dielectric constant of the ceramic substrates provided in the chip antenna 100 is formed higher than the dielectric constant of the insulating layer provided in the substrate 10, thereby miniaturizing the chip antenna 100. can do.

나아가, 칩 안테나(100)의 세라믹 기판들을 소정의 거리 이격하거나, 세라믹 기판들 사이에 세라믹 기판들 보다 유전율이 낮은 물질을 배치하여, 칩 안테나(100)의 전체 유전율을 낮출 수 있다. 이로써, 칩 안테나 모듈(1)을 소형화 하면서도, RF 신호의 파장을 증가시켜, 방사 효율 및 이득을 향상시킬 수 있다. 여기서, 칩 안테나(100)의 전체 유전율이란, 칩 안테나(100)의 세라믹 기판들 및 세라믹 기판들 사이의 갭에 의해 형성되는 유전율 또는 칩 안테나(100)의 세라믹 기판들 및 세라믹 기판들 사이에 배치되는 물질에 의해 형성되는 유전율로 이해될 수 있다. 따라서, 칩 안테나(100)의 세라믹 기판들이 소정의 거리 이격되거나, 세라믹 기판들 사이에 세라믹 기판들 보다 유전율이 낮은 물질이 배치되는 경우, 칩 안테나(100)의 전체 유전율은 세라믹 기판들의 유전율 보다 낮을 수 있다. Further, the ceramic substrates of the chip antenna 100 may be separated by a predetermined distance, or a material having a lower dielectric constant than the ceramic substrates may be disposed between the ceramic substrates, thereby lowering the overall dielectric constant of the chip antenna 100. Accordingly, while miniaturizing the chip antenna module 1, it is possible to increase the wavelength of the RF signal, thereby improving radiation efficiency and gain. Here, the total dielectric constant of the chip antenna 100 is a dielectric constant formed by a gap between ceramic substrates and ceramic substrates of the chip antenna 100 or disposed between ceramic substrates and ceramic substrates of the chip antenna 100 It can be understood as the dielectric constant formed by the material being used. Therefore, when the ceramic substrates of the chip antenna 100 are separated by a predetermined distance, or a material having a lower dielectric constant than the ceramic substrates is disposed between the ceramic substrates, the total dielectric constant of the chip antenna 100 may be lower than that of the ceramic substrates. I can.

도 4a는 본 발명의 제1 실시예에 따른 칩 안테나의 사시도이고, 도 4b는 도 4a의 칩 안테나의 측면도이고, 도 4c는 도 4a의 칩 안테나의 단면도이고, 도 4d는 도 4a의 칩 안테나의 저면도이고, 도 4e는 도 4a의 칩 안테나의 변형 실시예의 사시도이다.4A is a perspective view of a chip antenna according to a first embodiment of the present invention, FIG. 4B is a side view of the chip antenna of FIG. 4A, FIG. 4C is a cross-sectional view of the chip antenna of FIG. 4A, and FIG. 4D is a chip antenna of FIG. 4A. Is a bottom view, and Figure 4e is a perspective view of a modified embodiment of the chip antenna of Figure 4a.

도 4a, 도 4b, 도 4c, 및 도 4d를 참조하면, 본 발명의 제1 실시예에 따른 칩 안테나(100)는 제1 세라믹 기판(110a), 제2 세라믹 기판(110b), 제1 패치(120a)를 포함하고, 제2 패치(120b), 및 제3 패치(120c) 중 적어도 하나를 포함할 수 있다. 4A, 4B, 4C, and 4D, the chip antenna 100 according to the first embodiment of the present invention includes a first ceramic substrate 110a, a second ceramic substrate 110b, and a first patch. It includes (120a), and may include at least one of the second patch (120b), and the third patch (120c).

제1 패치(120a)는 일정한 면적을 갖는 편평한 판 형태의 금속으로 형성된다. 제1 패치(120a)는 사각형 형상으로 형성된다. 다만, 실시예에 따라, 다각형 형상, 및 원 형상 등 다양한 형상으로 형성될 수 있다. 제1 패치(120a)는 급전 비아(131)와 연결되어, 급전 패치로 기능 및 동작할 수 있다. The first patch 120a is formed of a flat plate-shaped metal having a certain area. The first patch 120a is formed in a rectangular shape. However, depending on the embodiment, it may be formed in various shapes such as polygonal shape and circular shape. The first patch 120a is connected to the feed via 131 and may function and operate as a feed patch.

제2 패치(120b), 제3 패치(120c)는 제1 패치(120a)와 일정 거리 이격되어 배치되며, 하나의 일정한 면적을 갖는 편평한 판 형태의 금속으로 형성된다. 제2 패치(120b), 제3 패치(120c)는 제1 패치(120a)와 동일하거나 다른 면적을 갖는다. 일 예로, 제2 패치(120b), 제3 패치(120c)는 제1 패치(120a) 보다 작은 면적으로 형성되어 제1 패치(120a)의 상부에 배치될 수 있다. 일 예로, 제2 패치(120b), 제3 패치(120c)는 제1 패치(120a) 보다 5%~8% 작게 형성될 수 있다. 일 예로, 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120C)의 두께는 20㎛일 수 있다.The second patch 120b and the third patch 120c are disposed to be spaced apart from the first patch 120a by a predetermined distance, and are formed of a flat plate-shaped metal having one predetermined area. The second and third patches 120b and 120c have the same or different area as the first patch 120a. For example, the second patch 120b and the third patch 120c may be formed to have a smaller area than the first patch 120a and may be disposed on the first patch 120a. For example, the second patch 120b and the third patch 120c may be formed to be 5% to 8% smaller than the first patch 120a. For example, the thicknesses of the first patch 120a, the second patch 120b, and the third patch 120C may be 20 μm.

제2 패치(120b), 제3 패치(120c)는 제1 패치(120a)와 전자기적으로 커플링되어, 방사 패치로 기능 및 동작할 수 있다. 제2 패치(120b), 제3 패치(120c)는 RF 신호를 칩 안테나(100)의 실장 방향에 해당하는 Z 방향으로 더욱 집중시켜서 제1 패치(120a)의 이득 또는 대역폭을 향상시킬 수 있다. 칩 안테나(100)는 방사 패치로 기능하는 제2 패치(120b), 및 제3 패치(120c) 중 적어도 하나를 포함할 수 있다.The second patch 120b and the third patch 120c are electromagnetically coupled to the first patch 120a to function and operate as a radiation patch. The second patch 120b and the third patch 120c further concentrate the RF signal in the Z direction corresponding to the mounting direction of the chip antenna 100 to improve the gain or bandwidth of the first patch 120a. The chip antenna 100 may include at least one of a second patch 120b and a third patch 120c functioning as a radiation patch.

제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)는 Ag, Au, Cu, Al, Pt, Ti, Mo, Ni, W 중에서 선택된 1종이거나 혹은 2종 이상의 합금으로 구성될 수 있다. 또한, 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)는 전도성 페이스트나 전도성 에폭시로 구성될 수 있다. The first patch 120a, the second patch 120b, and the third patch 120c are one or two or more alloys selected from Ag, Au, Cu, Al, Pt, Ti, Mo, Ni, W. Can be configured. In addition, the first patch 120a, the second patch 120b, and the third patch 120c may be formed of a conductive paste or a conductive epoxy.

제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)는 세라믹 기판의 전면에 동박을 적층하여 전극을 형성한 후, 형성된 전극을 설계된 형상으로 패터닝하여 마련될 수 있다. 리소그래피 공정과 같은 식각 공정을 이용하여, 전극이 패터닝 될 수 있다. 또한, 상기 전극은 무전해 도금으로 시드(Seed)를 형성 후, 후차적인 전해 도금을 이용하여 형성될 수 있다. 또한, 스퍼터링으로 시드를 형성 후, 후차적인 전해 도금을 이용하여 형성될 수 있다. The first patch 120a, the second patch 120b, and the third patch 120c may be prepared by laminating copper foil on the entire surface of a ceramic substrate to form an electrode, and then patterning the formed electrode into a designed shape. Electrodes may be patterned using an etching process such as a lithography process. In addition, the electrode may be formed by forming a seed by electroless plating and then using a subsequent electrolytic plating. In addition, after forming a seed by sputtering, it may be formed using subsequent electrolytic plating.

또한, 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)는 전도성 페이스트나 전도성 에폭시를 세라믹 기판에 인쇄 및 경화하여 형성될 수 있다. 인쇄 공정을 통하여, 별도의 식각 공정 없이, 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)를 설계된 형상으로 직접 형성할 수 있다. In addition, the first patch 120a, the second patch 120b, and the third patch 120c may be formed by printing and curing a conductive paste or conductive epoxy on a ceramic substrate. Through the printing process, the first patch 120a, the second patch 120b, and the third patch 120c may be directly formed in a designed shape without a separate etching process.

한편, 실시예에 따라, 제1 패치(120a), 제2 패치(120b), 제3 패치(120c) 상에는 제1 패치(120a), 제2 패치(120b), 제3 패치(120c) 각각의 표면을 따라 막의 형태로 형성되는 도금층이 추가적으로 형성될 수 있다. 도금층은 도금 공정을 통해 제1 패치(120a), 제2 패치(120b), 제3 패치(120c) 각각의 표면에 형성될 수 있다. 도금층은 니켈(Ni) 층과 주석(Sn) 층을 차례로 적층하거나, 아연(Zn) 층과 주석(Sn) 층을 차례로 적층하여 형성할 수 있다. 상기 도금층은 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c) 각각에 형성되어, 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)의 산화를 방지할 수 있다. 또한, 도금층은 후술할, 급전 패드(130), 급전 비아(131), 접합 패드(140), 스페이서(150)의 표면을 따라 형성될 수도 있다. Meanwhile, according to an exemplary embodiment, each of the first patch 120a, the second patch 120b, and the third patch 120c is on the first patch 120a, the second patch 120b, and the third patch 120c. A plating layer formed in the form of a film may be additionally formed along the surface. The plating layer may be formed on the surface of each of the first patch 120a, the second patch 120b, and the third patch 120c through a plating process. The plating layer may be formed by sequentially stacking a nickel (Ni) layer and a tin (Sn) layer, or by sequentially stacking a zinc (Zn) layer and a tin (Sn) layer. The plating layer is formed on each of the first patch 120a, the second patch 120b, and the third patch 120c, and the first patch 120a, the second patch 120b, and the third patch 120c Can prevent oxidation. In addition, the plating layer may be formed along the surfaces of the power supply pad 130, the power supply via 131, the bonding pad 140, and the spacer 150 to be described later.

제1 세라믹 기판(110a)은 소정의 유전율을 가지는 유전체로 형성될 수 있다. 일 예로, 제1 세라믹 기판(110a)은 육면체 형상의 세라믹 소결체로 형성될 수 있다. 제1 세라믹 기판(110a)은 마그네슘(Mg), 실리콘(Si), 알루미늄(Al), 칼슘(Ca), 및 티타늄(Ti)을 함유할 있다. 일 예로, 제1 세라믹 기판(110a)은 Mg2Si04, MgAl2O4, 및 CaTiO3를 포함할 수 있다. 다른 예로, 제1 세라믹 기판(110a)은 Mg2Si04, MgAl2O4, 및 CaTiO3 외에도, MgTiO3를 더 포함할 수 있고, 실시예에 따라, MgTiO3 CaTiO3 대체하여, 제1 세라믹 기판(110a)은 Mg2Si04, MgAl2O4, 및 MgTiO3를 포함할 수 있다. The first ceramic substrate 110a may be formed of a dielectric material having a predetermined dielectric constant. For example, the first ceramic substrate 110a may be formed of a hexahedral ceramic sintered body. The first ceramic substrate 110a may contain magnesium (Mg), silicon (Si), aluminum (Al), calcium (Ca), and titanium (Ti). As an example, the first ceramic substrate 110a may include Mg 2 Si0 4 , MgAl 2 O 4 , and CaTiO 3 . As another example, the first ceramic substrate 110a is Mg 2 Si0 4 , MgAl 2 O 4 , and CaTiO 3 In addition, it may further include MgTiO 3 , according to the embodiment, MgTiO 3 CaTiO 3 Alternatively, the first ceramic substrate 110a may include Mg 2 Si0 4 , MgAl 2 O 4 , and MgTiO 3 .

칩 안테나 모듈(1)의 접지층(16b)과 칩 안테나(100)의 제1 패치(120a)의 거리가 λ/10~λ/20에 해당하는 경우, 접지층(16b)은 칩 안테나(100)에서 출력되는 RF 신호를 지향 방향으로 효율적으로 반사할 수 있다. When the distance between the ground layer 16b of the chip antenna module 1 and the first patch 120a of the chip antenna 100 is λ/10 to λ/20, the ground layer 16b is the chip antenna 100 The RF signal output from) can be efficiently reflected in the directional direction.

접지층(16b)이 기판(10)의 상면에 마련되는 경우, 칩 안테나 모듈(1)의 접지층(16b)과 칩 안테나(100)의 제1 패치(120a)의 거리는 대체적으로, 제1 세라믹 기판(110a)의 두께 및 접합 패드(140)의 두께의 합과 동일하다. When the ground layer 16b is provided on the upper surface of the substrate 10, the distance between the ground layer 16b of the chip antenna module 1 and the first patch 120a of the chip antenna 100 is generally the first ceramic It is equal to the sum of the thickness of the substrate 110a and the thickness of the bonding pad 140.

따라서, 제1 세라믹 기판(110a)의 두께는 접지층(16b)과 제1 패치(120a)의 설계 거리(λ/10~λ/20)에 따라 결정될 수 있다. 일 예로, 제1 세라믹 기판(110a)의 두께는 λ/10~λ/20의 90~95%에 해당할 수 있다. 일 예로, 제1 세라믹 기판(110a)의 유전율이 28GHz에서 5~12인 경우, 제1 세라믹 기판(110a)의 두께는 150~500㎛일 수 있다. Accordingly, the thickness of the first ceramic substrate 110a may be determined according to the design distance (λ/10 to λ/20) of the ground layer 16b and the first patch 120a. For example, the thickness of the first ceramic substrate 110a may correspond to 90 to 95% of λ/10 to λ/20. For example, when the dielectric constant of the first ceramic substrate 110a is 5 to 12 at 28 GHz, the thickness of the first ceramic substrate 110a may be 150 to 500 μm.

제1 세라믹 기판(110a)의 일 면에는 제1 패치(120a)가 마련되고, 제1 세라믹 기판(110a)의 타 면에는 급전 패드(130)가 마련된다. 급전 패드(130)는 제1 세라믹 기판(110a)의 타 면에 적어도 하나 마련될 수 있다. 급전 패드(130)의 두께는 20㎛일 수 있다.A first patch 120a is provided on one surface of the first ceramic substrate 110a, and a power supply pad 130 is provided on the other surface of the first ceramic substrate 110a. At least one power supply pad 130 may be provided on the other surface of the first ceramic substrate 110a. The thickness of the power supply pad 130 may be 20 μm.

제1 세라믹 기판(110a)의 타 면에 마련되는 급전 패드(130)는 기판(10)의 일 면에 마련되는 급전 패드(16a)와 전기적으로 연결된다. 급전 패드(130)는 제1 세라믹 기판(110a)을 두께 방향으로 관통하는 급전 비아(131)와 전기적으로 연결되고, 급전 비아(131)는 제1 세라믹 기판(110a)의 일 면에 마련되는 제1 패치(110a)에 급전 신호를 제공할 수 있다. 급전 비아(131)는 적어도 하나 마련될 수 있다. 일 예로, 급전 비아(131)는 두 개의 급전 패드(130)와 대응되도록, 두 개 마련될 수 있다. 두 개의 급전 비아(131) 중 하나의 급전 비아(131)는 수직 편파를 발생시키기 위한 급전 라인에 해당하고, 다른 하나의 급전 비아(131)는 수평 편파를 발생시키기 위한 급전 라인에 해당한다. 급전 비아(131)의 직경은 150㎛일 수 있다. 제1 세라믹 기판(110a)의 타 면에는 접합 패드(140)가 마련된다. 제1 세라믹 기판(110a)의 타 면에 마련되는 접합 패드(140)는 기판(10)의 일 면에 마련되는 상면 패드(16c)와 상호 접합된다. 일 예로, 칩 안테나(100)의 접합 패드(140)는 솔더 페이스트를 통하여, 기판(10)의 상면 패드(16c)와 접합될 수 있다. 접합 패드(140)의 두께는 20㎛일 수 있다.The power supply pad 130 provided on the other surface of the first ceramic substrate 110a is electrically connected to the power supply pad 16a provided on one surface of the substrate 10. The power supply pad 130 is electrically connected to a power supply via 131 penetrating the first ceramic substrate 110a in the thickness direction, and the power supply via 131 is a first ceramic substrate 110a provided on one surface of the first ceramic substrate 110a. A feed signal may be provided to the 1 patch 110a. At least one feed via 131 may be provided. For example, two feed vias 131 may be provided to correspond to the two feed pads 130. One feed via 131 of the two feed vias 131 corresponds to a feed line for generating vertical polarization, and the other feed via 131 corresponds to a feed line for generating horizontal polarization. The diameter of the feed via 131 may be 150 μm. A bonding pad 140 is provided on the other surface of the first ceramic substrate 110a. The bonding pad 140 provided on the other surface of the first ceramic substrate 110a is mutually bonded to the upper pad 16c provided on the one surface of the substrate 10. For example, the bonding pad 140 of the chip antenna 100 may be bonded to the upper pad 16c of the substrate 10 through a solder paste. The thickness of the bonding pad 140 may be 20 μm.

도 4d의 A를 참조하면, 접합 패드(140)는 복수 개 마련되어, 제1 세라믹 기판(110a)의 타 면에서, 사각형 형상의 모서리 각각에 마련될 수 있다. Referring to A of FIG. 4D, a plurality of bonding pads 140 may be provided, and may be provided at each corner of a square shape on the other surface of the first ceramic substrate 110a.

또한, 도 4d의 B를 참조하면, 복수의 접합 패드(140)는, 제1 세라믹 기판(110a)의 타 면에서, 사각형 형상의 일변 및 일변에 대향하는 타변 각각을 따라, 소정의 거리 이격되어 마련될 수 있다. In addition, referring to B of FIG. 4D, the plurality of bonding pads 140 are spaced apart by a predetermined distance from the other side of the first ceramic substrate 110a along one side of the first ceramic substrate 110a and along the other side opposite to the side of the first ceramic substrate 110a. Can be provided.

또한, 도 4d의 C를 참조하면, 복수의 접합 패드(140)는, 제1 세라믹 기판(110a)의 타 면에서, 사각형 형상의 네 개의 변 각각을 따라, 소정의 거리 이격되어 마련될 수 있다. In addition, referring to C of FIG. 4D, the plurality of bonding pads 140 may be provided on the other surface of the first ceramic substrate 110a, along each of the four sides of a square shape, and spaced apart by a predetermined distance. .

또한, 도 4d의 D를 참조하면, 접합 패드(140)는, 제1 세라믹 기판(110a)의 타 면에서, 사각형 형상의 일변 및 일변에 대향하는 타변 각각을 따라, 일변 및 타변에 대응되는 길이를 갖는 형태로 마련될 수 있다.Further, referring to D of FIG. 4D, the bonding pad 140 has a length corresponding to one side and the other side, respectively, along one side of the square shape and the other side opposite to the side on the other side of the first ceramic substrate 110a. It can be provided in a form having.

또한, 도 4d의 E를 참조하면, 접합 패드(140)는, 제1 세라믹 기판(110a)의 타 면에서, 사각형 형상의 네 개의 변 각각을 따라, 네 개의 변에 대응되는 길이를 갖는 형태로 마련될 수 있다.In addition, referring to E of FIG. 4D, the bonding pad 140 has a length corresponding to four sides, along each of four sides of a quadrangular shape, on the other side of the first ceramic substrate 110a. Can be provided.

한편, 도 4d의 A, B, C에서, 접합 패드(140)가 사각형 형상으로 도시되어 있으나, 실시예에 따라, 접합 패드(140)는 원형 등 다양한 형상으로 형성될 수 있다. 또한, 도 4d의 A, B, C, D, E에서, 접합 패드(140)가 사각형 형상의 네 개의 변에 인접하여 배치되는 것으로 도시되어 있으나, 실시예에 따라, 접합 패드(140)는 네 개의 변으로부터 소정의 거리 이격되어 배치될 수 있다. Meanwhile, in A, B, and C of FIG. 4D, the bonding pad 140 is shown in a rectangular shape, but according to an embodiment, the bonding pad 140 may be formed in various shapes such as a circle. In addition, in A, B, C, D, and E of FIG. 4D, the bonding pad 140 is shown to be disposed adjacent to the four sides of a square shape, but according to the embodiment, the bonding pad 140 is It may be arranged to be spaced a predetermined distance from the sides of the dog.

제2 세라믹 기판(110b)은 소정의 유전율을 가지는 유전체로 형성될 수 있다. 일 예로, 제2 세라믹 기판(110b)은 제1 세라믹 기판(110a)과 유사한 육면체 형상의 세라믹 소결체로 형성될 수 있다. 제2 세라믹 기판(110b)은 제1 세라믹 기판(110a)과 동일한 유전율을 가질 수 있고, 실시예에 따라, 제1 세라믹 기판(110a)과 다른 유전율을 가질 수 있다. 일 예로, 제2 세라믹 기판(110b)의 유전율은 제1 세라믹 기판(110a)의 유전율 보다 높을 수 있다. 본 발명의 일 실시예에 따르면, 제2 세라믹 기판(110b)의 유전율이 제1 세라믹 기판(110a)의 유전율 보다 높은 경우, 유전율이 높은 제2 세라믹 기판(110b) 측으로 RF 신호가 방사되어, RF 신호의 이득을 향상시킬 수 있다. The second ceramic substrate 110b may be formed of a dielectric material having a predetermined dielectric constant. For example, the second ceramic substrate 110b may be formed of a hexahedral ceramic sintered body similar to the first ceramic substrate 110a. The second ceramic substrate 110b may have the same dielectric constant as the first ceramic substrate 110a, and may have a different dielectric constant than the first ceramic substrate 110a according to embodiments. For example, the dielectric constant of the second ceramic substrate 110b may be higher than that of the first ceramic substrate 110a. According to an embodiment of the present invention, when the dielectric constant of the second ceramic substrate 110b is higher than the dielectric constant of the first ceramic substrate 110a, an RF signal is radiated toward the second ceramic substrate 110b having a high dielectric constant. The gain of the signal can be improved.

제2 세라믹 기판(110b)은 제1 세라믹 기판(110a) 보다 얇은 두께를 가질 수 있다. 제1 세라믹 기판(110a)의 두께는 제2 세라믹 기판(110b)의 두께의 1~5배에 해당할 수 있고, 바람직하게는 2~3배에 해당할 수 있다. 일 예로, 제1 세라믹 기판(110a)의 두께는 150~500㎛이고, 제2 세라믹 기판(110b)의 두께는 100~200㎛일 수 있고, 바람직하게는 제2 세라믹 기판(110b)의 두께는 50~200㎛일 수 있다. 한편, 제2 세라믹 기판(110b)은 제1 세라믹 기판(110a)과 동일한 두께를 가질 수 있다.The second ceramic substrate 110b may have a thickness thinner than that of the first ceramic substrate 110a. The thickness of the first ceramic substrate 110a may correspond to 1 to 5 times the thickness of the second ceramic substrate 110b, and preferably 2 to 3 times. For example, the thickness of the first ceramic substrate 110a may be 150 to 500 μm, the thickness of the second ceramic substrate 110b may be 100 to 200 μm, and preferably the thickness of the second ceramic substrate 110b is It may be 50 ~ 200㎛. Meanwhile, the second ceramic substrate 110b may have the same thickness as the first ceramic substrate 110a.

본 발명의 일 실시예에 따르면, 제2 세라믹 기판(110b)의 두께에 따라, 제1 패치(120a)와 제2 패치(120b)/제3 패치(120c)가 적절한 거리를 유지하여, RF 신호의 방사 효율을 개선시킬 수 있다. According to an embodiment of the present invention, according to the thickness of the second ceramic substrate 110b, the first patch 120a and the second patch 120b/third patch 120c maintain an appropriate distance, thereby generating an RF signal. It can improve the radiation efficiency of.

제1 세라믹 기판(110a) 및 제2 세라믹 기판(110b)의 유전율은 기판(10)의 유전율, 구체적으로 기판(10)에 구비되는 절연층(17)의 유전율 보다 높을 수 있다. 일 예로, 제1 세라믹 기판(110a) 및 제2 세라믹 기판(110b)의 유전율은 28GHz에서 5~12일 수 있고, 기판(10)의 유전율은 28GHz에서 3~4일 수 있다. 이로써, 칩 안테나의 부피를 감소시켜, 전체 칩 안테나 모듈의 소형화를 도모할 수 있다. 일 예로, 본 발명의 일 실시예에 따른 칩 안테나(100)는 3.4㎜의 길이, 3.4㎜의 폭, 0.64㎜의 두께를 가지는 소형의 칩 형태로 제조될 수 있다. 제2 세라믹 기판(110b)의 타 면에는 제2 패치(120b)가 마련되고, 제2 세라믹 기판(110b)의 일 면에는 제3 패치(120c)가 마련된다. The dielectric constant of the first ceramic substrate 110a and the second ceramic substrate 110b may be higher than the dielectric constant of the substrate 10, specifically, the dielectric constant of the insulating layer 17 provided on the substrate 10. For example, the dielectric constants of the first ceramic substrate 110a and the second ceramic substrate 110b may be 5 to 12 at 28 GHz, and the dielectric constant of the substrate 10 may be 3 to 4 at 28 GHz. As a result, the volume of the chip antenna can be reduced, and the overall chip antenna module can be miniaturized. As an example, the chip antenna 100 according to an embodiment of the present invention may be manufactured in the form of a small chip having a length of 3.4 mm, a width of 3.4 mm, and a thickness of 0.64 mm. A second patch 120b is provided on the other surface of the second ceramic substrate 110b, and a third patch 120c is provided on one surface of the second ceramic substrate 110b.

한편, 도 4e를 참조하면, 제2 세라믹 기판(110b)의 일 면에는 제3 패치(120c)와 절연되어, 제2 세라믹 기판(110b)의 가장자리 영역을 따라 형성되는 차폐 전극(120d)이 마련될 수 있다. 차폐 전극(120d)은 칩 안테나(100)가 n X 1의 구조 등의 어레이 형태로 배열되는 경우, 칩 안테나(100)들 간의 간섭을 감소시킬 수 있다. 이로써, 칩 안테나(100)가 4 X 1의 어레이 형태로 배열되는 경우, 본 발명의 일 실시예에 따른 칩 안테나 모듈(1)은 19㎜의 길이, 4.0㎜의 폭, 1.04㎜의 두께를 가지는 소형의 모듈로 제조될 수 있다. Meanwhile, referring to FIG. 4E, a shielding electrode 120d formed along the edge region of the second ceramic substrate 110b is provided insulated from the third patch 120c on one surface of the second ceramic substrate 110b. Can be. The shielding electrode 120d may reduce interference between the chip antennas 100 when the chip antennas 100 are arranged in an array form such as an n×1 structure. Accordingly, when the chip antenna 100 is arranged in a 4 X 1 array, the chip antenna module 1 according to an embodiment of the present invention has a length of 19 mm, a width of 4.0 mm, and a thickness of 1.04 mm. It can be manufactured as a small module.

제1 세라믹 기판(110a) 및 제2 세라믹 기판(110b)은 스페이서(150)를 통해, 상호 이격되어 배치될 수 있다. 스페이서(150)는, 제1 세라믹 기판(110a)과 제2 세라믹 기판(110b)의 사이에서, 제1 세라믹 기판(110a)/제2 세라믹 기판(110b)의 사각형 형상의 모서리 각각에 마련될 수 있다. 또한, 실시예에 따라, 제1 세라믹 기판(110a)/제2 세라믹 기판(110b)의 사각형 형상의 일변 및 타변에 마련되거나, 제1 세라믹 기판(110a)/제2 세라믹 기판(110b)의 사각형 형상의 네 개의 변에 마련되어, 제2 세라믹 기판(110b)을 제1 세라믹 기판(110a)의 상부에서 안정적으로 지지할 수 있다. 따라서, 스페이서(150)에 의해, 제1 세라믹 기판(110a)의 일 면에 마련되는 제1 패치(120a)와 제2 세라믹 기판(110b)의 타 면에 마련되는 제2 패치(120b) 사이에는 갭이 마련될 수 있다. 상기 갭에 의해 형성되는 공간에, 1의 유전율을 가지는 공기가 채워짐에 따라, 칩 안테나(100)의 전체 유전율은 낮아질 수 있다. The first ceramic substrate 110a and the second ceramic substrate 110b may be disposed to be spaced apart from each other through the spacer 150. The spacer 150 may be provided at each of the corners of the first ceramic substrate 110a and the second ceramic substrate 110b in a square shape between the first ceramic substrate 110a and the second ceramic substrate 110b. have. In addition, depending on the embodiment, the first ceramic substrate 110a / second ceramic substrate 110b is provided on one side and the other side of the square shape, or the first ceramic substrate 110a / second ceramic substrate 110b It is provided on the four sides of the shape, so that the second ceramic substrate 110b can be stably supported on the first ceramic substrate 110a. Therefore, by the spacer 150, between the first patch 120a provided on one surface of the first ceramic substrate 110a and the second patch 120b provided on the other surface of the second ceramic substrate 110b A gap can be provided. As air having a permittivity of 1 is filled in the space formed by the gap, the total permittivity of the chip antenna 100 may be lowered.

본 발명의 일 실시예에 따르면, 제1 세라믹 기판(110a)과 제2 세라믹 기판(110b)을 기판(10)의 유전율 보다 높은 물질로 형성하여 칩 안테나 모듈을 소형화 할 수 있다. 또한, 제1 세라믹 기판(110a)과 제2 세라믹 기판(110b) 사이에 갭을 마련하여, 칩 안테나(100)의 전체 유전율을 낮춤으로써, 방사 효율 및 이득을 향상시킬 수 있다. According to an embodiment of the present invention, the first ceramic substrate 110a and the second ceramic substrate 110b are formed of a material having a higher dielectric constant than that of the substrate 10 to reduce the size of the chip antenna module. In addition, by providing a gap between the first ceramic substrate 110a and the second ceramic substrate 110b, the overall dielectric constant of the chip antenna 100 may be lowered, thereby improving radiation efficiency and gain.

도 5는 본 발명의 제1 실시예에 따른 칩 안테나의 제조 방법을 나타낸다. 도 5에서, 하나의 칩 안테나가 별도로 제조되는 것으로 도시되어 있으나, 실시예에 따라, 다수의 칩 안테나가 후술하는 제조 방법을 통해 일체로 형성된 후, 일체로 형성된 다수의 칩 안테나가 절단 공정을 통해 개별 칩 안테나로 분리될 수 있다. 5 shows a method of manufacturing a chip antenna according to the first embodiment of the present invention. In FIG. 5, it is shown that one chip antenna is separately manufactured, but according to the embodiment, after a plurality of chip antennas are integrally formed through a manufacturing method described below, a plurality of chip antennas formed integrally are formed through a cutting process. Can be separated by individual chip antenna.

도 5를 참조하면, 본 발명의 일 실시예에 따른 칩 안테나의 제조 방법은 제1 세라믹 기판(110a) 및 제2 세라믹 기판(110b)을 마련하는 것으로 시작한다(도 5(a)). 이어서, 제1 세라믹 기판(110a)을 두께 방향으로 관통하는 비아 홀(VH)을 형성하고(도 5(b)), 비아 홀(VH)의 내부에 전도성 페이스트를 도포 또는 충진하여(도 5(c)), 급전 비아(131)를 형성한다. 전도성 페이스트는 비아 홀(VH)의 내부 전체에 충진되거나, 비아 홀(VH)의 내부 면에 일정한 두께로 도포될 수 있다. Referring to FIG. 5, a method of manufacturing a chip antenna according to an exemplary embodiment of the present invention begins by providing a first ceramic substrate 110a and a second ceramic substrate 110b (FIG. 5(a)). Subsequently, a via hole VH penetrating the first ceramic substrate 110a in the thickness direction is formed (Fig. 5(b)), and a conductive paste is applied or filled inside the via hole VH (Fig. 5( c)), a feed via 131 is formed. The conductive paste may be filled in the entire interior of the via hole VH or may be applied to the inner surface of the via hole VH with a predetermined thickness.

급전 비아(131)를 형성한 후, 제1 세라믹 기판(110a) 및 제2 세라믹 기판(110b)에 전도성 페이스트나 전도성 에폭시를 인쇄 및 경화하여, 제1 세라믹 기판(110a)의 일 면에 제1 패치(120a)를 형성하고, 제1 세라믹 기판(110a)의 타 면에 급전 패드(130) 및 접합 패드(140)를 형성하고, 제2 세라믹 기판(110b)의 타 면에 제2 패치(120b)를 형성하고, 제2 세라믹 기판(110b)의 일 면에 제3 패치(120c)를 형성한다(도 5(d)). After forming the power supply via 131, by printing and curing a conductive paste or conductive epoxy on the first ceramic substrate 110a and the second ceramic substrate 110b, the first ceramic substrate 110a is A patch 120a is formed, a power supply pad 130 and a bonding pad 140 are formed on the other surface of the first ceramic substrate 110a, and a second patch 120b is formed on the other surface of the second ceramic substrate 110b. ), and a third patch 120c is formed on one surface of the second ceramic substrate 110b (FIG. 5(d)).

이어서, 제1 세라믹 기판(110a)의 일 면의 가장자리에 전도성 페이스트나 전도성 에폭시를 후막 인쇄 및 경화하여, 스페이서(150)를 형성한다(도 5(e)). 스페이서(150)를 형성한 후, 스페이서(150)가 형성된 영역에 전도성 페이스트나 전도성 에폭시를 추가적으로 1회 이상 인쇄하고, 추가적으로 인쇄된 전도성 페이스트나 전도성 에폭시가 경화되기 전에, 제2 세라믹 기판(110b)을 스페이서(150)와 압착한다(도 5(f)). 이 후, 스페이서(150)가 형성된 영역에 마련되는 전도성 페이스트나 전도성 에폭시가 경화된 후, 도금 공정을 통하여, 제1 패치(120a), 제2 패치(120b), 제3 패치(120c), 급전 패드(130), 급전 비아(131), 접합 패드(140), 및 스페이서(150)에 도금층을 형성한다. 도금층은 제1 패치(120a), 제2 패치(120b), 제3 패치(120c), 급전 패드(130), 급전 비아(131), 접합 패드(140), 및 스페이서(150)의 산화를 방지할 수 있다. 이어서, 일체로 형성된 다수의 칩 안테나를 절단 공정을 통해 분리하여, 개별 칩 안테나가 제조될 수 있다. Subsequently, a thick film is printed and cured with a conductive paste or conductive epoxy on the edge of one side of the first ceramic substrate 110a to form a spacer 150 (FIG. 5(e)). After the spacer 150 is formed, a conductive paste or conductive epoxy is additionally printed at least once in the area where the spacer 150 is formed, and before the additionally printed conductive paste or conductive epoxy is cured, the second ceramic substrate 110b Is compressed with the spacer 150 (FIG. 5(f)). Thereafter, after the conductive paste or conductive epoxy provided in the area where the spacer 150 is formed is cured, through a plating process, the first patch 120a, the second patch 120b, the third patch 120c, and power supply A plating layer is formed on the pad 130, the power supply via 131, the bonding pad 140, and the spacer 150. The plating layer prevents oxidation of the first patch 120a, the second patch 120b, the third patch 120c, the power supply pad 130, the power supply via 131, the bonding pad 140, and the spacer 150 can do. Subsequently, by separating a plurality of integrated chip antennas through a cutting process, individual chip antennas may be manufactured.

도 6a는 본 발명의 제2 실시예에 따른 칩 안테나의 사시도이고, 도 6b는 도 6a의 칩 안테나의 측면도이고, 도 6c는 도 6a의 칩 안테나의 단면도이다. 제2 실시예에 따른 칩 안테나는 제1 실시예에 따른 칩 안테나와 유사하므로 중복되는 설명은 생략하고, 차이점을 중심으로 설명하도록 한다. 6A is a perspective view of a chip antenna according to a second embodiment of the present invention, FIG. 6B is a side view of the chip antenna of FIG. 6A, and FIG. 6C is a cross-sectional view of the chip antenna of FIG. 6A. Since the chip antenna according to the second embodiment is similar to the chip antenna according to the first embodiment, redundant descriptions will be omitted, and differences will be mainly described.

제1 실시예에 따른 칩 안테나(100)의 제1 세라믹 기판(110a) 및 제2 세라믹 기판(110b)이 스페이서(150)를 통해, 상호 이격되어 배치되는데 비하여, 제2 실시예에 따른 칩 안테나(100)의 제1 세라믹 기판(110a) 및 제2 세라믹 기판(110b)은 접합층(155)을 통해, 상호 접합될 수 있다. 제2 실시예의 접합층(155)은 제1 실시예의 제1 세라믹 기판(110a) 및 제2 세라믹 기판(110b) 사이의 갭에 의해 형성되는 공간에 마련되는 것으로 이해될 수 있다.While the first ceramic substrate 110a and the second ceramic substrate 110b of the chip antenna 100 according to the first embodiment are disposed to be spaced apart from each other through the spacer 150, the chip antenna according to the second embodiment The first ceramic substrate 110a and the second ceramic substrate 110b of 100 may be bonded to each other through the bonding layer 155. It can be understood that the bonding layer 155 of the second embodiment is provided in a space formed by a gap between the first ceramic substrate 110a and the second ceramic substrate 110b of the first embodiment.

접합층(155)은 제1 세라믹 기판(110a)의 일 면 및 제2 세라믹 기판(110b)의 타 면을 덮도록 형성되어, 제1 세라믹 기판(110a) 및 제2 세라믹 기판(110b)을 전체적으로 접합할 수 있다. 접합층(155)은 일 예로, 폴리머(polymer)로 형성될 수 있고, 일 예로, 폴리머는 고분자 시트를 포함할 수 있다. 접합층(155)의 유전율은 제1 세라믹 기판(110a) 및 제2 세라믹 기판(110b)의 유전율 보다 낮을 수 있다. 일 예로, 접합층(155)의 유전율 28GHz에서 2~3이고, 접합층(155)의 두께는 50~200㎛ 일 수 있다.The bonding layer 155 is formed to cover one surface of the first ceramic substrate 110a and the other surface of the second ceramic substrate 110b, so as to cover the first ceramic substrate 110a and the second ceramic substrate 110b as a whole. Can be joined. The bonding layer 155 may be formed of, for example, a polymer, and as an example, the polymer may include a polymer sheet. The dielectric constant of the bonding layer 155 may be lower than that of the first ceramic substrate 110a and the second ceramic substrate 110b. For example, the dielectric constant of the bonding layer 155 may be 2 to 3 at 28 GHz, and the thickness of the bonding layer 155 may be 50 to 200 μm.

본 발명의 일 실시예에 따르면, 제1 세라믹 기판(110a)과 제2 세라믹 기판(110b)을 기판(10)의 유전율 보다 높은 물질로 형성하여 칩 안테나 모듈을 소형화 하면서도, 제1 세라믹 기판(110a)과 제2 세라믹 기판(110b) 사이에 제1 세라믹 기판(110a)/제2 세라믹 기판(110b) 보다 낮은 유전율을 가지는 물질을 마련하여, 칩 안테나(100)의 전체 유전율을 낮춤으로써, 방사 효율 및 이득을 향상시킬 수 있다. According to an embodiment of the present invention, the first ceramic substrate 110a and the second ceramic substrate 110b are formed of a material higher than the dielectric constant of the substrate 10 to reduce the size of the chip antenna module. ) And the second ceramic substrate 110b by providing a material having a lower dielectric constant than the first ceramic substrate 110a/second ceramic substrate 110b to lower the overall dielectric constant of the chip antenna 100 And improve the gain.

도 7는 본 발명의 제2 실시예에 따른 칩 안테나의 제조 방법의 일 예를 나타낸다. 7 shows an example of a method of manufacturing a chip antenna according to a second embodiment of the present invention.

도 7를 참조하면, 본 발명의 일 실시예에 따른 칩 안테나의 제조 방법은 제1 세라믹 기판(110a) 및 제2 세라믹 기판(110b)을 마련하는 것으로 시작한다(도 7(a)). 이어서, 제1 세라믹 기판(110a)을 두께 방향으로 관통하는 비아 홀(VH)을 형성하고(도 7(b)), 비아 홀(VH)의 내부에 전도성 페이스트를 도포 또는 충진하여(도 7(c)), 급전 비아(131)를 형성한다. 전도성 페이스트는 비아 홀의 내부 전체에 충진되거나, 비아 홀(VH)의 내부 면에 일정한 두께로 도포될 수 있다. Referring to FIG. 7, a method of manufacturing a chip antenna according to an exemplary embodiment of the present invention begins by providing a first ceramic substrate 110a and a second ceramic substrate 110b (FIG. 7(a)). Then, a via hole VH penetrating the first ceramic substrate 110a in the thickness direction is formed (Fig. 7(b)), and a conductive paste is applied or filled inside the via hole VH (Fig. 7( c)), a feed via 131 is formed. The conductive paste may be filled in the entire interior of the via hole or may be applied to the inner surface of the via hole VH with a predetermined thickness.

급전 비아(131)를 형성한 후, 제1 세라믹 기판(110a) 및 제2 세라믹 기판(110b)에 전도성 페이스트나 전도성 에폭시를 인쇄 및 경화하여, 제1 세라믹 기판(110a)의 일 면에 제1 패치(120a)를 형성하고, 제1 세라믹 기판(110a)의 타 면에 급전 패드(130) 및 접합 패드(140)를 형성하고, 제2 세라믹 기판(110b)의 타 면에 제2 패치(120b)를 형성하고, 제2 세라믹 기판(110b)의 일 면에 제3 패치(120c)를 형성한다(도 7(d)). 이어서, 도금 공정을 통하여, 제1 패치(120a), 제2 패치(120b), 제3 패치(120c), 급전 패드(130), 급전 비아(131), 접합 패드(140)에 도금층을 형성한다. 도금층은 제1 패치(120a), 제2 패치(120b), 제3 패치(120c), 급전 패드(130), 급전 비아(131), 접합 패드(140)의 산화를 방지할 수 있다.After forming the power supply via 131, by printing and curing a conductive paste or conductive epoxy on the first ceramic substrate 110a and the second ceramic substrate 110b, the first ceramic substrate 110a is A patch 120a is formed, a power supply pad 130 and a bonding pad 140 are formed on the other surface of the first ceramic substrate 110a, and a second patch 120b is formed on the other surface of the second ceramic substrate 110b. ), and a third patch 120c is formed on one surface of the second ceramic substrate 110b (FIG. 7(d)). Then, through a plating process, a plating layer is formed on the first patch 120a, the second patch 120b, the third patch 120c, the power supply pad 130, the power supply via 131, and the bonding pad 140. . The plating layer may prevent oxidation of the first patch 120a, the second patch 120b, the third patch 120c, the power supply pad 130, the power supply via 131, and the bonding pad 140.

도금층을 형성한 후, 제1 세라믹 기판(110a)의 일 면을 덮도록 접합층(155)을 형성한다(도 7(e)). 접합층(155)을 형성한 후, 제2 세라믹 기판(110b)과 제1 세라믹 기판(110a)을 압착한다(도 7(f)). 접합층(155)이 경화된 후, 일체로 형성된 다수의 칩 안테나를 절단 공정을 통해 분리하여, 개별 칩 안테나가 제조될 수 있다. After the plating layer is formed, a bonding layer 155 is formed to cover one surface of the first ceramic substrate 110a (FIG. 7(e)). After the bonding layer 155 is formed, the second ceramic substrate 110b and the first ceramic substrate 110a are pressed together (Fig. 7(f)). After the bonding layer 155 is cured, a plurality of integrally formed chip antennas are separated through a cutting process, so that individual chip antennas may be manufactured.

도 8는 본 발명의 제2 실시예에 따른 칩 안테나의 제조 방법의 다른 예를 나타낸다. 8 shows another example of a method of manufacturing a chip antenna according to a second embodiment of the present invention.

도 8를 참조하면, 제1 세라믹 기판(110a) 및 제2 세라믹 기판(110b)을 마련하고, 제2 세라믹 기판(110b)에 제2 패치(120b) 및 제3 패치(120c)를 형성된다(도 8(a)). 전도성 페이스트나 전도성 에폭시가 제2 세라믹 기판(110b)의 일면 및 타면에 인쇄 및 경화되어, 제2 세라믹 기판(110b)의 타 면에 제2 패치(120b)가 형성되고, 제2 세라믹 기판(110b)의 일 면에 제3 패치(120c)가 형성된다. Referring to FIG. 8, a first ceramic substrate 110a and a second ceramic substrate 110b are provided, and a second patch 120b and a third patch 120c are formed on the second ceramic substrate 110b ( Fig. 8(a)). Conductive paste or conductive epoxy is printed and cured on one side and the other side of the second ceramic substrate 110b to form a second patch 120b on the other side of the second ceramic substrate 110b, and the second ceramic substrate 110b ) Is formed on one side of the third patch 120c.

이어서, 제1 세라믹 기판(110a)을 두께 방향으로 관통하는 비아 홀(VH)을 형성한다(도 8(b)). 비아 홀은 레이저 공정 또는 기계식 드릴 공정으로 형성될 수 있다.Subsequently, a via hole VH penetrating the first ceramic substrate 110a in the thickness direction is formed (FIG. 8(b)). The via hole may be formed by a laser process or a mechanical drilling process.

비아 홀(VH)의 내부에 전도성 페이스트와 같은 전도성 물질을 형성하여, 급전 비아(131)를 형성한다(도 8(c)). 전도성 물질은 비아 홀의 내부 전체에 충진되거나, 비아 홀의 내부 면에 일정한 두께를 가지도록 도포될 수 있다. 전도성 물질은 필(fill) 도금 또는 페이스트 충진 등의 진공 인쇄 방식을 이용하여 형성될 수 있다. A conductive material such as a conductive paste is formed in the via hole VH to form the feed via 131 (FIG. 8(c)). The conductive material may be filled in the entire interior of the via hole or may be applied to have a predetermined thickness on the inner surface of the via hole. The conductive material may be formed using a vacuum printing method such as fill plating or paste filling.

급전 비아(131)를 형성한 후, 제1 세라믹 기판(110a)에 전도성 페이스트나 전도성 에폭시를 인쇄 및 경화하여, 제1 세라믹 기판(110a)의 일 면에 제1 패치(120a)를 형성하고, 제1 세라믹 기판(110a)의 타 면에 급전 패드(130) 및 접합 패드(140)를 형성한다(도 8(d)). 이어서, 도금 공정을 통하여, 제1 패치(120a), 제2 패치(120b), 제3 패치(120c), 급전 패드(130), 급전 비아(131), 접합 패드(140)에 도금층을 형성한다. 도금층은 제1 패치(120a), 제2 패치(120b), 제3 패치(120c), 급전 패드(130), 급전 비아(131), 접합 패드(140)의 산화를 방지할 수 있다.After forming the feed via 131, a conductive paste or conductive epoxy is printed and cured on the first ceramic substrate 110a to form a first patch 120a on one surface of the first ceramic substrate 110a, A power supply pad 130 and a bonding pad 140 are formed on the other surface of the first ceramic substrate 110a (FIG. 8(d)). Then, through a plating process, a plating layer is formed on the first patch 120a, the second patch 120b, the third patch 120c, the power supply pad 130, the power supply via 131, and the bonding pad 140. . The plating layer may prevent oxidation of the first patch 120a, the second patch 120b, the third patch 120c, the power supply pad 130, the power supply via 131, and the bonding pad 140.

도금층을 형성한 후, 제1 세라믹 기판(110a)의 일면과 제2 세라믹 기판(110b)의 타면을 접합층(155)을 통해 접합한다(도 8(e)). 접합층(155)이 경화된 후, 일체로 형성된 다수의 칩 안테나 어레이를 다이싱 공법, MWS(Multi Wire Saw) 공법을 이용하여 절단하여, 개별적인 칩 안테나가 제조될 수 있다.After forming the plating layer, one surface of the first ceramic substrate 110a and the other surface of the second ceramic substrate 110b are bonded through the bonding layer 155 (FIG. 8(e)). After the bonding layer 155 is cured, an individual chip antenna may be manufactured by cutting a plurality of integrated chip antenna arrays using a dicing method or a multi wire saw (MWS) method.

도 9은 도 8의 실시예에 따른 칩 안테나의 제조 방법 중 제1 패치, 제2 패치, 및 제3 패치의 상세 제작 공정을 나타낸다. 9 illustrates detailed manufacturing processes of a first patch, a second patch, and a third patch in the manufacturing method of the chip antenna according to the embodiment of FIG. 8.

도 9(a)는 제1 패치(120a)의 상세 제작 공정을 나타내고, 도 9(b)는 제2 패치(120b), 및 제3 패치(120c)의 상세 제작 공정을 나타낸다. 도 9(a) 및 도 9(b)에서, 제1 패치(120a)가 제1 세라믹 기판(110a)의 홈에 배치되고, 제2 패치(120b), 및 제3 패치(120c)가 제2 세라믹 기판(110b)의 홈에 배치되어, 모든 패치가 홈에 배치되는 것으로 도시하고 있으나, 실시예에 따라, 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c) 중 일부는 세라믹 기판의 홈에 배치되고, 나머지 일부는 세라믹 기판의 평탄한 면에 배치될 수 있다. 9(a) shows a detailed manufacturing process of the first patch 120a, and FIG. 9(b) shows a detailed manufacturing process of the second patch 120b and the third patch 120c. 9(a) and 9(b), the first patch 120a is disposed in the groove of the first ceramic substrate 110a, and the second patch 120b and the third patch 120c are second Arranged in the grooves of the ceramic substrate 110b, all of the patches are shown to be disposed in the grooves, but according to the embodiment, among the first patch 120a, the second patch 120b, and the third patch 120c Some may be disposed in the groove of the ceramic substrate, and the remaining part may be disposed on the flat surface of the ceramic substrate.

도 8의 실시예와 같이, 제1 세라믹 기판(110a) 및 제2 세라믹 기판(110b)의 평탄한 면에, 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)를 형성하는 경우, 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c) 중 일부 패치의 위치가, 설계된 위치와 어긋나게 되어, 수직 방향에서의 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)의 정렬이 틀어지는 공정 오차가 발생할 수 있다. 또한, 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)의 실제 크기가 설계된 크기와 다른 공정 오차가 발생할 수 있다.8, a first patch 120a, a second patch 120b, and a third patch 120c are formed on the flat surfaces of the first ceramic substrate 110a and the second ceramic substrate 110b. In the case of formation, the positions of some of the first patch 120a, the second patch 120b, and the third patch 120c are shifted from the designed position, so that the first patch 120a and the first patch 120a in the vertical direction A process error of misalignment of the second patch 120b and the third patch 120c may occur. In addition, a process error may occur in which the actual sizes of the first patch 120a, the second patch 120b, and the third patch 120c are different from the designed size.

본 발명의 일 실시예에 따른 칩 안테나의 제조 방법은 설계된 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)의 크기 및 위치에 대응하는 홈을 제1 세라믹 기판(110a) 및 제2 세라믹 기판(110b)에 형성하고, 홈에 전도성 페이스트나 전도성 에폭시를 인쇄 및 경화하여 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)를 형성한다. 홈은 정밀도가 우수한 레이저 공정을 통해 형성될 수 있다. 홈에 의해 세라믹 기판에는 두께 방향의 단차가 형성된다. In the manufacturing method of the chip antenna according to an embodiment of the present invention, grooves corresponding to the sizes and positions of the designed first patch 120a, second patch 120b, and third patch 120c are formed on a first ceramic substrate ( 110a) and the second ceramic substrate 110b, and printing and curing a conductive paste or conductive epoxy in the groove to form a first patch 120a, a second patch 120b, and a third patch 120c . The groove can be formed through a laser process with excellent precision. A step in the thickness direction is formed in the ceramic substrate by the groove.

홈의 두께는 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)의 두께 보다 얇을 수 있고, 실시예에 따라, 홈의 두께는 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)의 두께와 동일할 수 있다. The thickness of the groove may be thinner than that of the first patch 120a, the second patch 120b, and the third patch 120c, and according to an embodiment, the thickness of the groove may be the first patch 120a, the second It may be the same as the thickness of the patch 120b and the third patch 120c.

홈의 두께가 패치의 두께 보다 얇은 경우, 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)는 홈으로부터 돌출되는 형태로 형성될 수 있다. When the thickness of the groove is smaller than the thickness of the patch, the first patch 120a, the second patch 120b, and the third patch 120c may be formed to protrude from the groove.

한편, 홈의 두께가 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)의 두께와 동일한 경우, 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)는 홈에 의해 세라믹 기판에 형성되는 두께 방향의 단차를 평평하게 보완할 수 있다. 본 발명의 일 실시예에 따르면, 칩 안테나(100)의 전체 두께가 제한된 상황에서, 홈의 두께와 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)의 두께를 동일하게 설계하여, 공간 효율성을 증대할 수 있다. On the other hand, when the thickness of the groove is the same as the thickness of the first patch 120a, the second patch 120b, and the third patch 120c, the first patch 120a, the second patch 120b, and the third The patch 120c may flatly compensate for a step in the thickness direction formed on the ceramic substrate by the groove. According to an embodiment of the present invention, in a situation where the overall thickness of the chip antenna 100 is limited, the thickness of the groove and the thickness of the first patch 120a, the second patch 120b, and the third patch 120c are By designing the same, space efficiency can be increased.

제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)의 크기는 각 패치에 대응되는 홈의 크기와 동일할 수 있다. 따라서, 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)는 각 패치에 대응되는 홈에 의해 형성되는 전체 영역에 마련될 수 있다. The sizes of the first patch 120a, the second patch 120b, and the third patch 120c may be the same as the size of a groove corresponding to each patch. Accordingly, the first patch 120a, the second patch 120b, and the third patch 120c may be provided in the entire area formed by the grooves corresponding to each patch.

본 발명의 일 실시예에 따르면, 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)가 높은 정밀도로 형성되는 홈에 마련되어, 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)가 평탄한 일면 상에 형성되는 경우 발생하는 공정 오차를 효과적으로 제거할 수 있다. According to an embodiment of the present invention, the first patch 120a, the second patch 120b, and the third patch 120c are provided in grooves formed with high precision, and the first patch 120a and the second patch When the (120b) and the third patch (120c) are formed on a flat surface, a process error that occurs may be effectively removed.

일 예로, 레이저 가공에 의해 형성되는 홈은 약 1% 이하의 편차를 가지는 반면에, 인쇄 공정 등에 의해 세라믹 기판에 마련되는 패치는 약 5% 이상의 편차를 가질 수 있다. 세라믹 기판의 홈에 배치되는 패치는 본 발명의 다양한 실시예에 따른 칩 안테나에 적용될 수 있다. For example, a groove formed by laser processing may have a deviation of about 1% or less, while a patch provided on a ceramic substrate by a printing process or the like may have a deviation of about 5% or more. The patch disposed in the groove of the ceramic substrate may be applied to the chip antenna according to various embodiments of the present disclosure.

또한, 본 발명의 일 실시예에 따르면, 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)가 홈에 마련되어, 외부 충격에 의해, 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)가 설계된 위치로부터 이탈되는 문제를 효과적으로 방지할 수 있다. In addition, according to an embodiment of the present invention, the first patch 120a, the second patch 120b, and the third patch 120c are provided in the groove, and the first patch 120a and the first patch 120a It is possible to effectively prevent a problem in which the second patch 120b and the third patch 120c are separated from the designed position.

한편, 본 발명의 일 실시예에 따른 칩 안테나의 제1 세라믹 기판(110a) 및 제2 세라믹 기판(110b), 제1 패치(120a), 제2 패치(120b), 제3 패치(120c), 급전 패드(130), 급전 비아(131), 접합 패드(140)는 LTCC(Low-Temperature Co-fired Ceramic) 기술을 이용하여, 제조될 수 있다. LTCC 기술이란 테이프 캐스팅(tape casting)의 방법으로 제조된 후막(수십~수백㎛의 두께) 형태의 세라믹 유전체 및 여러 가지 회로요소를 구현하기 위한 전도성 금속 페이스트를 이용하여 소자를 제조하는 기법에 해당한다. 본 발명의 일 실시예에 따른 칩 안테나는 LTCC 기술을 이용하여, 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)를 보다 정밀하게 형성할 수 있다.Meanwhile, the first ceramic substrate 110a and the second ceramic substrate 110b, the first patch 120a, the second patch 120b, and the third patch 120c of the chip antenna according to an embodiment of the present invention, The power supply pad 130, the power supply via 131, and the bonding pad 140 may be manufactured using a low-temperature co-fired ceramic (LTCC) technology. The LTCC technology corresponds to a technique of manufacturing a device using a ceramic dielectric in the form of a thick film (thickness of several tens to hundreds of µm) manufactured by a tape casting method and a conductive metal paste for implementing various circuit elements. . The chip antenna according to an embodiment of the present invention may more accurately form the first patch 120a, the second patch 120b, and the third patch 120c by using the LTCC technology.

도 10는 본 발명의 제2 실시예에 따른 칩 안테나의 제조 방법의 또 다른 예를 나타낸다. 10 shows another example of a method of manufacturing a chip antenna according to a second embodiment of the present invention.

도 10를 참조하면, 제1 세라믹 기판(110a) 및 제2 세라믹 기판(110b)을 마련하고, 제1 세라믹 기판(110a)의 일면 및 타면에 수지층(125a`)을 형성하고, 제2 세라믹 기판(110b)의 일면 및 타면에 동박을 적층하여 상판 전극(125b)을 형성한다(도 10(a)). 수지층(125a`)은 제1 세라믹 기판(110a)의 일면의 전체면 및 타면의 전체면에 마련되고, 상판 전극 (125b)은 제2 세라믹 기판(110b)의 일면의 전체면 및 타면의 전체면에 적층된다. 수지층(125a`)은 폴리이미드 필름(polyimide Film) 및 폴리에스터 필름(Polyester Film) 중 하나를 포함할 수 있다.Referring to FIG. 10, a first ceramic substrate 110a and a second ceramic substrate 110b are provided, a resin layer 125a′ is formed on one surface and the other surface of the first ceramic substrate 110a, and The top electrode 125b is formed by laminating copper foil on one side and the other side of the substrate 110b (FIG. 10(a)). The resin layer 125a` is provided on the entire surface of one surface and the other surface of the first ceramic substrate 110a, and the upper electrode 125b is the entire surface of the second ceramic substrate 110b and the entire surface of the other surface. It is laminated on the side. The resin layer 125a` may include one of a polyimide film and a polyester film.

제1 세라믹 기판(110a) 및 제1 세라믹 기판(110a)에 마련되는 수지층(125a`)을 두께 방향으로 관통하는 비아 홀을 형성하고, 비아 홀의 내부에 전도성 물질을 형성하여, 급전 비아(131)를 형성한다(도 10(b)). 비아 홀은 레이저 공정 또는 기계식 드릴 공정으로 형성될 수 있다. 수지층(125a`)은 비아 홀을 형성하는 레이저 공정 또는 기계식 드릴 공정으로부터 제1 세라믹 기판(110a)을 보호할 수 있다. 비아 홀은 제1 세라믹 기판(110a) 외에도, 제1 세라믹 기판(110a)에 마련되는 수지층(125a`)의 두께를 관통하여 형성된다. 제1 세라믹 기판(110a)의 양면에 마련되는 수지층(125a`)의 두께만큼, 비아 홀이 추가적으로 형성되어, 비아 홀에 기초하여 제조되는 급전 비아(131)는 충분한 길이를 확보할 수 있다. 전도성 물질은 비아 홀의 내부 전체에 충진되거나, 비아 홀의 내부 면에 일정한 두께를 가지도록 도포될 수 있다. 전도성 물질은 필(fill) 도금 또는 페이스트 충진 등의 진공 인쇄 방식을 이용하여 형성될 수 있다.By forming a via hole penetrating through the first ceramic substrate 110a and the resin layer 125a` provided on the first ceramic substrate 110a in the thickness direction, and forming a conductive material inside the via hole, the feed via 131 ) Is formed (Fig. 10(b)). The via hole may be formed by a laser process or a mechanical drilling process. The resin layer 125a ′ may protect the first ceramic substrate 110a from a laser process or a mechanical drilling process of forming a via hole. In addition to the first ceramic substrate 110a, the via hole is formed through the thickness of the resin layer 125a` provided on the first ceramic substrate 110a. A via hole is additionally formed as much as the thickness of the resin layers 125a ′ provided on both sides of the first ceramic substrate 110a, so that a sufficient length of the feed via 131 manufactured based on the via hole can be secured. The conductive material may be filled in the entire interior of the via hole or may be applied to have a predetermined thickness on the inner surface of the via hole. The conductive material may be formed using a vacuum printing method such as fill plating or paste filling.

급전 비아(131)를 형성한 후, 제1 세라믹 기판(110a)의 양면에 마련되는 수지층(125a`)을 도금하여, 하판 전극(125a)을 형성한다(도 10(c)). 이어서, 제1 세라믹 기판(110a)의 양 면에 마련되는 하판 전극(125a) 및 제2 세라믹 기판(110b)의 양면에 마련되는 상판 전극(125b)에 감광성 필름(DFR)을 적층한다(도 10(d)).After the power supply via 131 is formed, the resin layers 125a ′ provided on both surfaces of the first ceramic substrate 110a are plated to form the lower electrode 125a (FIG. 10C). Subsequently, a photosensitive film DFR is stacked on the lower electrode 125a provided on both sides of the first ceramic substrate 110a and the upper electrode 125b provided on both sides of the second ceramic substrate 110b (FIG. 10). (d)).

감광성 필름(DFR)을 설계된 패턴에 따라 노광 및 현상하고, 감광성 필름(DFR)으로부터 외부로 노출된 하판 전극(125a) 및 상판 전극(125b)을 에칭하여, 제1 세라믹 기판(110a)에 제1 패치(120a), 급전 패드(130), 접합 패드(140)가 형성되고, 제2 세라믹 기판(110b)에 제2 패치(120b), 및 제3 패치(120c)가 형성된다(도 10(e)). 이후, 도금 공정을 통하여 제1 패치(120a), 제2 패치(120b), 제3 패치(120c), 급전 패드(130), 급전 비아(131), 접합 패드(140)에 도금층이 형성될 수 있다.The photosensitive film (DFR) is exposed and developed according to the designed pattern, and the lower electrode (125a) and the upper electrode (125b) exposed to the outside from the photosensitive film (DFR) are etched to form a first ceramic substrate (110a). The patch 120a, the power supply pad 130, and the bonding pad 140 are formed, and a second patch 120b and a third patch 120c are formed on the second ceramic substrate 110b (Fig. 10(e)). )). Thereafter, a plating layer may be formed on the first patch 120a, the second patch 120b, the third patch 120c, the power supply pad 130, the power supply via 131, and the bonding pad 140 through a plating process. have.

도금층을 형성한 후, 제1 세라믹 기판(110a)의 일면과 제2 세라믹 기판(110b)의 타면을 접합층(155)을 통해 접합한다(도 8(f)). 접합층(155)이 경화된 후, 일체로 형성된 다수의 칩 안테나 어레이를 다이싱 공법, MWS(Multi Wire Saw) 공법을 이용하여 절단하여, 개별적인 칩 안테나가 제조될 수 있다.After forming the plating layer, one surface of the first ceramic substrate 110a and the other surface of the second ceramic substrate 110b are bonded through the bonding layer 155 (FIG. 8(f)). After the bonding layer 155 is cured, an individual chip antenna may be manufactured by cutting a plurality of integrated chip antenna arrays using a dicing method or a multi wire saw (MWS) method.

도 11a는 본 발명의 제3 실시예에 따른 칩 안테나의 사시도이고, 도 11b는 도 11a의 칩 안테나의 단면도이다. 제3 실시예에 따른 칩 안테나는 제1 실시예에 따른 칩 안테나와 유사하므로 중복되는 설명은 생략하고, 차이점을 중심으로 설명하도록 한다. 11A is a perspective view of a chip antenna according to a third embodiment of the present invention, and FIG. 11B is a cross-sectional view of the chip antenna of FIG. 11A. Since the chip antenna according to the third embodiment is similar to the chip antenna according to the first embodiment, redundant descriptions will be omitted, and differences will be mainly described.

제1 실시예에 따른 칩 안테나(100)의 제1 세라믹 기판(110a) 및 제2 세라믹 기판(110b)이 스페이서(150)를 통해, 상호 이격되어 배치되는데 비하여, 제3 실시예에 따른 제1 실시예에 따른 칩 안테나(100)의 제1 세라믹 기판(110a) 및 제2 세라믹 기판(110b)은 제1 패치(120a)를 사이에 두고 상호 접합될 수 있다. The first ceramic substrate 110a and the second ceramic substrate 110b of the chip antenna 100 according to the first embodiment are disposed to be spaced apart from each other through the spacer 150, whereas the first ceramic substrate 110a and the second ceramic substrate 110b according to the first embodiment are spaced apart from each other. The first ceramic substrate 110a and the second ceramic substrate 110b of the chip antenna 100 according to the embodiment may be bonded to each other with the first patch 120a interposed therebetween.

구체적으로, 제1 세라믹 기판(110a)의 일 면에는 제1 패치(120a)가 마련되고, 제2 세라믹 기판(110b)의 일 면에는 제2 패치(120b)가 마련된다. 제1 세라믹 기판(110a)의 일 면에 마련되는 제1 패치(120a)는 제2 세라믹 기판(110b)의 타 면과 접합될 수 있다. 따라서, 제1 패치(120a)는 제1 세라믹 기판(110a) 및 제2 세라믹 기판(110b) 사이에 개재될 수 있다. Specifically, a first patch 120a is provided on one surface of the first ceramic substrate 110a, and a second patch 120b is provided on one surface of the second ceramic substrate 110b. The first patch 120a provided on one surface of the first ceramic substrate 110a may be bonded to the other surface of the second ceramic substrate 110b. Accordingly, the first patch 120a may be interposed between the first ceramic substrate 110a and the second ceramic substrate 110b.

도 12는 본 발명의 제3 실시예에 따른 칩 안테나의 제조 방법을 나타낸다. 12 shows a method of manufacturing a chip antenna according to a third embodiment of the present invention.

도 12를 참조하면, 본 발명의 일 실시예에 따른 칩 안테나의 제조 방법은 제1 세라믹 기판(110a) 및 제2 세라믹 기판(110b)을 마련하는 것으로 시작한다(도 12(a)). 이어서, 제1 세라믹 기판(110a)을 두께 방향으로 관통하는 비아 홀(VH)을 형성하고(도 12(b)), 비아 홀(VH)의 내부에 전도성 페이스트를 도포 또는 충진하여(도 12(c)), 급전 비아(131)를 형성한다. 전도성 페이스트는 비아 홀(VH)의 내부 전체에 충진되거나, 내부 면에 일정한 두께로 도포될 수 있다. Referring to FIG. 12, a method of manufacturing a chip antenna according to an exemplary embodiment of the present invention begins by providing a first ceramic substrate 110a and a second ceramic substrate 110b (FIG. 12(a)). Subsequently, a via hole VH penetrating the first ceramic substrate 110a in the thickness direction is formed (Fig. 12(b)), and a conductive paste is applied or filled inside the via hole VH (Fig. 12( c)), a feed via 131 is formed. The conductive paste may be filled in the entire interior of the via hole VH or may be applied to the inner surface with a predetermined thickness.

급전 비아(131)를 형성한 후, 제1 세라믹 기판(110a) 및 제2 세라믹 기판(110b)에 전도성 페이스트나 전도성 에폭시를 인쇄 및 경화하여, 제1 세라믹 기판(110a)의 일 면에 제1 패치(120a)를 형성하고, 제1 세라믹 기판(110a)의 타 면에 급전 패드(130) 및 접합 패드(140)를 형성하고, 제2 세라믹 기판(110b)의 일 면에 제2 패치(120b)를 형성한다(도 12(d)). 이어서, 제1 패치(120a)가 형성된 영역에 전도성 페이스트나 전도성 에폭시를 추가적으로 1회 이상 인쇄하고, 추가적으로 인쇄된 전도성 페이스트나 전도성 에폭시가 경화되기 전에, 제2 세라믹 기판(110b)을 제1 패치(120a)와 압착한다(도 12(e)). 제1 패치(120a)가 경화된 후, 도금 공정을 통하여, 제2 패치(120b), 급전 패드(130), 급전 비아(131), 접합 패드(140)에 도금층을 형성한다. 도금층은 제2 패치(120b), 급전 패드(130), 급전 비아(131), 접합 패드(140)의 산화를 방지할 수 있다. 이어서, 일체로 형성된 다수의 칩 안테나를 절단 공정을 통해 분리하여, 개별 칩 안테나가 제조될 수 있다. After forming the power supply via 131, by printing and curing a conductive paste or conductive epoxy on the first ceramic substrate 110a and the second ceramic substrate 110b, the first ceramic substrate 110a is A patch 120a is formed, a power supply pad 130 and a bonding pad 140 are formed on the other surface of the first ceramic substrate 110a, and a second patch 120b is formed on one surface of the second ceramic substrate 110b. ) Is formed (Fig. 12(d)). Subsequently, a conductive paste or conductive epoxy is additionally printed one or more times in the region where the first patch 120a is formed, and before the additionally printed conductive paste or conductive epoxy is cured, the second ceramic substrate 110b is applied to the first patch 120a) and pressed (Fig. 12(e)). After the first patch 120a is cured, a plating layer is formed on the second patch 120b, the power supply pad 130, the power supply via 131, and the bonding pad 140 through a plating process. The plating layer may prevent oxidation of the second patch 120b, the power supply pad 130, the power supply via 131, and the bonding pad 140. Subsequently, by separating a plurality of integrated chip antennas through a cutting process, individual chip antennas may be manufactured.

도 13는 본 발명의 일 실시예에 따른 칩 안테나 모듈이 탑재된 휴대 단말기를 개락적으로 도시한 사시도이다. 13 is a schematic perspective view of a portable terminal equipped with a chip antenna module according to an embodiment of the present invention.

도 13를 참조하면, 본 실시예의 칩 안테나 모듈(1)은 휴대 단말기의 가장자리에 인접하게 배치된다. 일 예로, 칩 안테나 모듈(1)은 길이 방향의 변 또는 폭 방향의 변에 마주하게 배치된다. 본 실시예에서는 휴대 단말기의 두 개의 길이 방향의 변 및 하나의 폭 방향의 변 모두에 칩 안테나 모듈이 배치되는 경우를 예로 들고 있으나, 이에 한정되는 것은 아니며, 휴대 단말기의 내부 공간이 부족한 경우, 휴대 단말기의 대각 방향으로 두 개의 칩 안테나 모듈만 배치하는 등 칩 안테나 모듈의 배치 구조는 필요에 따라 다양한 형태로 변형될 수 있다. 칩 안테나 모듈(1)의 칩 안테나를 통해 방사되는 RF 신호는 휴대 단말기의 두께 방향으로 방사되고, 칩 안테나 모듈(1)의 엔드-파이어 안테나를 통해 방사되는 RF 신호는 휴대 단말기의 길이 방향의 변 또는 폭 방향의 변에 수직한 방향으로 방사된다. Referring to FIG. 13, the chip antenna module 1 of this embodiment is disposed adjacent to the edge of the portable terminal. For example, the chip antenna module 1 is disposed to face the side in the length direction or the side in the width direction. In the present embodiment, a case in which the chip antenna module is disposed on both the two longitudinal sides and one widthwise side of the mobile terminal is not limited thereto, and when the internal space of the mobile terminal is insufficient, The arrangement structure of the chip antenna module, such as disposing only two chip antenna modules in a diagonal direction of the terminal, may be modified in various forms as necessary. The RF signal radiated through the chip antenna of the chip antenna module 1 is radiated in the thickness direction of the portable terminal, and the RF signal radiated through the end-fire antenna of the chip antenna module 1 is the side of the length direction of the portable terminal. Alternatively, it radiates in a direction perpendicular to the side in the width direction.

이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.In the above, the present invention has been described by specific matters such as specific elements and limited embodiments and drawings, but this is provided only to help a more general understanding of the present invention, and the present invention is not limited to the above embodiments. , Anyone with ordinary knowledge in the technical field to which the present invention pertains can make various modifications and variations from these descriptions.

따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.Therefore, the spirit of the present invention is limited to the above-described embodiments and should not be defined, and all modifications that are equally or equivalent to the claims as well as the claims to be described later fall within the scope of the spirit of the present invention. I would say.

1: 칩 안테나 모듈
10: 기판
50: 전자 소자
100: 칩 안테나
200: 엔드-파이어 안테나
1: chip antenna module
10: substrate
50: electronic device
100: chip antenna
200: end-fire antenna

Claims (16)

제1 세라믹 기판;
상기 제1 세라믹 기판과 대향 배치되는 제2 세라믹 기판;
상기 제1 세라믹 기판에 마련되고, 급전 패치로 동작하는 제1 패치; 및
상기 제2 세라믹 기판에 마련되고, 방사 패치로 동작하는 제2 패치; 를 포함하고,
상기 제1 세라믹 기판 및 상기 제2 세라믹 기판 중 적어도 하나의 기판에는 홈이 형성되고,
상기 제1 패치 및 상기 제2 패치 중 상기 홈이 형성되는 상기 적어도 하나의 기판에 마련되는 패치는 상기 홈에 배치되어, 상기 홈으로부터 돌출되는 칩 안테나.
A first ceramic substrate;
A second ceramic substrate disposed opposite to the first ceramic substrate;
A first patch provided on the first ceramic substrate and operating as a feed patch; And
A second patch provided on the second ceramic substrate and operating as a radiation patch; Including,
A groove is formed in at least one of the first ceramic substrate and the second ceramic substrate,
A chip antenna provided on the at least one substrate on which the groove is formed among the first patch and the second patch is disposed in the groove and protrudes from the groove.
제1항에 있어서,
상기 제1 패치 및 상기 제2 패치 중 상기 홈이 형성되는 상기 적어도 하나의 기판에 마련되는 패치의 두께는 상기 홈의 두께보다 두꺼운 칩 안테나.
The method of claim 1,
A chip antenna having a thickness of a patch provided on the at least one substrate on which the groove is formed among the first patch and the second patch is greater than that of the groove.
제1항에 있어서,
상기 제1 패치 및 상기 제2 패치 중 상기 홈이 형성되는 상기 적어도 하나의 기판에 마련되는 패치는 상기 홈에 의해 형성되는 전체 영역에 마련되는 칩 안테나.
The method of claim 1,
A chip antenna provided on the at least one substrate in which the groove is formed among the first patch and the second patch is provided in an entire area formed by the groove.
제1항에 있어서,
상기 제1 세라믹 기판의 일 면에는 홈이 형성되고, 상기 제1 패치는 상기 제1 세라믹 기판의 홈에 배치되는 칩 안테나.
The method of claim 1,
A groove is formed on one surface of the first ceramic substrate, and the first patch is disposed in the groove of the first ceramic substrate.
제1항에 있어서,
상기 제1 세라믹 기판과 대향하는 면과 반대되는 상기 제2 세라믹 기판의 일 면에는 홈이 형성되고, 상기 제2 패치는 상기 제2 세라믹 기판의 홈에 배치되는 칩 안테나.
The method of claim 1,
A chip antenna having a groove formed in one surface of the second ceramic substrate opposite to a surface facing the first ceramic substrate, and the second patch disposed in the groove of the second ceramic substrate.
제1항에 있어서,
상기 제1 세라믹 기판과 대향하는 상기 제2 세라믹 기판의 일 면에는 홈이 형성되고, 상기 제2 패치는 상기 제2 세라믹 기판의 홈에 배치되는 칩 안테나.
The method of claim 1,
A chip antenna having a groove formed in one surface of the second ceramic substrate facing the first ceramic substrate, and the second patch disposed in the groove of the second ceramic substrate.
제1항에 있어서,
상기 제1 세라믹 기판, 및 상기 제2 세라믹 기판 사이에 배치되는 스페이서; 를 더 포함하는 칩 안테나.
The method of claim 1,
A spacer disposed between the first ceramic substrate and the second ceramic substrate; Chip antenna further comprising a.
제1항에 있어서,
상기 제1 세라믹 기판, 및 상기 제2 세라믹 기판에 사이에 배치되는 접합층; 를 더 포함하는 칩 안테나.
The method of claim 1,
A bonding layer disposed between the first ceramic substrate and the second ceramic substrate; Chip antenna further comprising a.
제1 세라믹 기판;
상기 제1 세라믹 기판과 대향 배치되는 제2 세라믹 기판;
상기 제1 세라믹 기판에 마련되고, 급전 신호가 인가되는 제1 패치; 및
상기 제2 세라믹 기판에 마련되고, 상기 제1 패치와 커플링되는 제2 패치; 를 포함하고,
상기 제2 세라믹 기판에는 두께 방향의 단차를 형성하는 홈이 형성되고,
상기 제2 패치는, 상기 제2 세라믹 기판의 상기 홈에 배치되어 상기 제2 세라믹 기판의 상기 단차를 제거하는 칩 안테나.
A first ceramic substrate;
A second ceramic substrate disposed opposite to the first ceramic substrate;
A first patch provided on the first ceramic substrate to which a power supply signal is applied; And
A second patch provided on the second ceramic substrate and coupled to the first patch; Including,
In the second ceramic substrate, a groove forming a step in a thickness direction is formed,
The second patch is disposed in the groove of the second ceramic substrate to remove the step difference of the second ceramic substrate.
제9항에 있어서,
상기 제2 패치의 두께는 상기 제2 세라믹 기판의 상기 홈의 두께와 동일한 칩 안테나.
The method of claim 9,
The thickness of the second patch is the same as the thickness of the groove of the second ceramic substrate.
제9항에 있어서,
상기 제2 패치는 상기 제2 세라믹 기판의 상기 홈에 의해 형성되는 전체 영역에 마련되는 칩 안테나.
The method of claim 9,
The second patch is provided in the entire area formed by the groove of the second ceramic substrate.
제9항에 있어서,
상기 제1 세라믹 기판과 대향하는 면과 반대되는 상기 제2 세라믹 기판의 일 면에는 홈이 형성되고, 상기 제2 패치는 상기 제2 세라믹 기판의 홈에 배치되는 칩 안테나.
The method of claim 9,
A chip antenna having a groove formed in one surface of the second ceramic substrate opposite to a surface facing the first ceramic substrate, and the second patch disposed in the groove of the second ceramic substrate.
제9항에 있어서,
상기 제1 세라믹 기판과 대향하는 상기 제2 세라믹 기판의 일 면에는 홈이 형성되고, 상기 제2 패치는 상기 제2 세라믹 기판의 홈에 배치되는 칩 안테나.
The method of claim 9,
A chip antenna having a groove formed in one surface of the second ceramic substrate facing the first ceramic substrate, and the second patch disposed in the groove of the second ceramic substrate.
제9항에 있어서,
상기 제1 세라믹 기판의 일 면에는 두께 방향의 단차를 형성하는 홈이 형성되고, 상기 제1 패치는 상기 제1 세라믹 기판의 홈에 배치되어, 상기 제1 세라믹 기판의 상기 단차를 제거하는 칩 안테나.
The method of claim 9,
A chip antenna having a groove forming a step in a thickness direction on one surface of the first ceramic substrate, and the first patch is disposed in a groove of the first ceramic substrate to remove the step difference in the first ceramic substrate .
제9항에 있어서,
상기 제1 세라믹 기판의 일 면에는 두께 방향의 단차를 형성하는 홈이 형성되고, 상기 제1 패치는 상기 제1 세라믹 기판의 홈에 배치되어, 상기 제1 세라믹 기판의 홈으로부터 돌출되는 칩 안테나.
The method of claim 9,
A groove forming a step in a thickness direction is formed on one surface of the first ceramic substrate, and the first patch is disposed in a groove of the first ceramic substrate and protrudes from the groove of the first ceramic substrate.
제9항에 있어서,
상기 제1 세라믹 기판, 및 상기 제2 세라믹 기판에 사이에 배치되는 스페이서 및 접합층 중 하나를 더 포함하는 칩 안테나.
The method of claim 9,
A chip antenna further comprising one of a spacer and a bonding layer disposed between the first ceramic substrate and the second ceramic substrate.
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