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KR20190068190A - 표시장치 및 그 제조방법 - Google Patents

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KR20190068190A
KR20190068190A KR1020170168330A KR20170168330A KR20190068190A KR 20190068190 A KR20190068190 A KR 20190068190A KR 1020170168330 A KR1020170168330 A KR 1020170168330A KR 20170168330 A KR20170168330 A KR 20170168330A KR 20190068190 A KR20190068190 A KR 20190068190A
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Abstract

본 발명은 마스크 개수를 줄이고 박막트랜지스터의 특성을 향상시킬 수 있는 표시장치 및 그 제조방법에 관한 것이다. 본 발명의 일 실시예에 따른 표시장치는 기판, 상기 기판 상에 위치하는 반도체층, 상기 반도체층 상에 위치하는 게이트 절연패턴, 상기 게이트 절연패턴 상에 위치하는 복수의 게이트 전극, 및 상기 게이트 절연패턴과 이격되어 배치되며, 상기 반도체층 상면에 각각 컨택하는 소스 전극과, 상기 어느 하나의 게이트 전극을 사이에 두고 상기 소스 전극과 이웃하는 소스-드레인 전극과, 상기 다른 하나의 게이트 전극을 사이에 두고 상기 소스-드레인 전극과 이웃하는 드레인 전극을 포함하는 박막트랜지스터를 포함한다.

Description

표시장치 및 그 제조방법{Display Device And Method for Manufacturing Of The Same}
본 발명은 표시장치 및 그 제조방법에 관한 것으로, 보다 자세하게는 마스크 개수를 줄이고 박막트랜지스터의 특성을 향상시킬 수 있는 표시장치 및 그 제조방법에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동표시장치(Electrophoretic Display Device: ED) 등이 있다.
이 중 유기발광표시장치는 스스로 발광하는 자발광 소자로서 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 특히, 유기발광표시장치는 유연한(flexible) 플렉서블 기판 위에도 형성할 수 있을 뿐 아니라, 플라즈마 디스플레이 패널(Plasma Display Panel)이나 무기 전계발광(EL) 디스플레이에 비해 낮은 전압에서 구동 가능하고 전력 소모가 비교적 적으며, 색감이 뛰어나다는 장점이 있다.
유기발광표시장치는 크게 복수의 박막트랜지스터들과 빛을 발광하는 유기발광다이오드로 구성될 수 있다. 박막트랜지스터와 유기발광다이오드는 복수의 마스크를 이용한 포토리소그래피 공정 등을 통해 제조된다. 그러나 박막트랜지스터를 구성하기 위한 층(layer) 구성이 많기 때문에 박막트랜지스터의 크기가 커진다. 또한, 박막트랜지스터와 유기발광다이오드를 제조하기 위해 많은 마스크가 소비되므로, 생산성이 저하되고 제조비용이 증가되는 문제가 있다.
따라서, 본 발명은 마스크 개수를 줄이고 박막트랜지스터의 특성을 향상시킬 수 있는 표시장치 및 그 제조방법을 제공한다.
상기한 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 표시장치는 기판, 상기 기판 상에 위치하는 반도체층, 상기 반도체층 상에 위치하는 게이트 절연패턴, 상기 게이트 절연패턴 상에 위치하는 복수의 게이트 전극, 및 상기 게이트 절연패턴과 이격되어 배치되며, 상기 반도체층 상면에 각각 컨택하는 소스 전극과, 상기 어느 하나의 게이트 전극을 사이에 두고 상기 소스 전극과 이웃하는 소스-드레인 전극과, 상기 다른 하나의 게이트 전극을 사이에 두고 상기 소스-드레인 전극과 이웃하는 드레인 전극을 포함하는 박막트랜지스터를 포함한다.
상기 게이트 절연패턴은 상기 게이트 전극 하부에만 배치된다.
상기 반도체층은 제1 영역 및 상기 제1 영역보다 두께가 얇은 제2 영역을 포함한다.
상기 반도체층의 제1 영역은 상기 게이트 전극, 상기 소스 전극, 상기 소스-드레인 전극 및 상기 드레인 전극과 중첩된다.
상기 반도체층의 제2 영역은 상기 소스 전극과 상기 게이트 전극 사이, 상기 게이트 전극과 상기 소스-드레인 전극 사이, 상기 게이트 전극과 상기 드레인 전극 사이에 배치된다.
상기 제2 영역의 두께는 상기 제1 영역의 두께 대비 30 내지 70%이다.
상기 게이트 절연패턴과 중첩되는 상기 반도체층의 제1 영역의 크기는 상기 게이트 절연패턴보다 크다.
상기 박막트랜지스터는 상기 표시장치의 GIP 구동부에 배치된다.
상기 게이트 전극, 상기 소스 전극, 상기 소스-드레인 전극 및 상기 드레인 전극은 게이트 전극 물질로 이루어진다.
또한, 본 발명의 일 실시예에 따른 표시장치의 제조방법은 기판 상에 반도체층을 형성하는 단계, 상기 반도체층 상에 게이트 절연막을 형성하는 단계, 및 상기 게이트 절연막이 형성된 상기 기판 상에 게이트 전극물질을 적층하고 한 매의 마스크를 이용하여, 복수의 게이트 전극을 형성하고 상기 반도체층의 일측에 컨택하는 소스 전극, 상기 반도체층의 타측에 컨택하는 드레인 전극, 상기 복수의 게이트 전극들 사이마다 위치하는 소스-드레인 전극을 형성하는 단계를 포함한다.
상기 게이트 절연막에 상기 반도체층의 일부를 노출하는 콘택홀들을 형성하는 단계를 더 포함하며, 상기 소스 전극, 상기 드레인 전극 및 상기 소스-드레인 전극은 상기 콘택홀들을 통해 상기 반도체층에 컨택한다.
상기 게이트 전극을 마스크로 이용하여, 상기 게이트 절연막을 식각하여 상기 게이트 전극과 중첩하는 게이트 절연패턴을 형성하고 상기 게이트 절연패턴 이외의 상기 게이트 절연막을 모두 제거하는 단계를 더 포함한다.
상기 게이트 절연패턴을 형성하는 단계에서, 상기 게이트 절연막이 식각되는 영역은 제1 영역으로 형성되고, 상기 콘택홀들이 위치한 영역은 제2 영역으로 형성된다.
본 발명의 실시예에 따른 표시장치는 1매의 마스크로 게이트 전극, 소스 전극 및 드레인 전극을 형성함으로써 마스크 개수를 줄여 생산성을 향상시킬 수 있는 이점이 있다.
또한, 본 발명의 실시예에 따른 표시장치는 게이트 전극과 반도체층 사이에만 게이트 절연패턴을 형성함으로써, 반도체층과 컨택하는 소스 전극 및 드레인 전극의 컨택 면적을 증가시킬 수 있다. 따라서, 반도체층과 소스 전극 및 드레인 전극 사이의 컨택 저항을 줄여 박막 트랜지스터의 특성을 향상시킬 수 있다.
또한, 본 발명의 실시예에 따른 표시장치는 GIP 구동부의 박막트랜지스터에서 산화물로 이루어진 반도체층을 도체화하여 산화물 박막트랜지스터를 제조할 수 있다. 또한, 게이트 전극 하부의 반도체층이 과식각되는 것을 방지하여 채널의 막 균일도를 손상시키지 않음으로써 박막트랜지스터의 특성이 저하되는 것을 방지할 수 있다.
도 1은 유기발광표시장치의 개략적인 블록도.
도 2는 서브픽셀의 개략적인 회로도.
도 3은 서브픽셀의 구체 회로도.
도 4는 본 발명에 따른 유기발광표시장치를 나타낸 평면도.
도 5는 표시장치의 구조를 개략적으로 나타낸 단면도.
도 6은 본 발명에 따른 서브픽셀의 평면 레이아웃을 개략적으로 나타낸 도면.
도 7은 본 발명에 따라 도 6의 회로영역을 더욱 상세히 나타낸 도면.
도 8은 도 7의 절취선 I-I'에 따른 단면도.
도 9는 본 발명의 제1 실시예에 따른 표시장치의 서브픽셀의 평면 구조를 나타낸 도면.
도 10은 도 9의 절취선 Ⅱ-Ⅱ'에 따른 단면도.
도 11a 내지 도 11e는 본 발명의 실시예에 따른 표시장치의 서브픽셀의 제조방법을 공정별로 나타낸 단면도.
도 12는 본 발명의 실시예에 따른 표시장치의 GIP 구동부를 나타낸 평면도.
도 13은 도 12의 절취선 Ⅲ-Ⅲ'에 따라 절취한 단면도.
도 14a 내지 도 14c는 본 발명의 일 실시예에 따른 박막트랜지스터의 제조방법을 공정별로 나타낸 단면도.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예들을 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
본 발명에 따른 표시장치는 유리 기판 또는 플렉서블 기판 상에 표시소자가 형성된 표시장치이다. 표시장치의 예로, 유기발광표시장치, 액정표시장치, 전기영동표시장치 등이 사용 가능하나, 본 발명에서는 유기발광표시장치를 예로 설명한다. 유기발광표시장치는 애노드인 제1 전극과 캐소드인 제2 전극 사이에 유기물로 이루어진 유기막층을 포함한다. 따라서, 제1 전극으로부터 공급받는 정공과 제2 전극으로부터 공급받는 전자가 유기막층 내에서 결합하여 정공-전자쌍인 여기자(exciton)를 형성하고, 여기자가 바닥상태로 돌아오면서 발생하는 에너지에 의해 발광하는 자발광 표시장치이다.
도 1은 유기발광표시장치의 개략적인 블록도이고, 도 2는 서브픽셀의 개략적인 회로도이며, 도 3은 서브픽셀의 구체 회로도이다.
도 1에 도시된 바와 같이, 유기발광표시장치에는 영상 처리부(110), 타이밍 제어부(120), 데이터 구동부(130), 스캔 구동부(140) 및 표시 패널(150)이 포함된다.
영상 처리부(110)는 외부로부터 공급된 데이터 신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력한다. 영상 처리부(110)는 데이터 인에이블 신호(DE) 외에도 수직 동기신호, 수평 동기신호 및 클럭신호 중 하나 이상을 출력할 수 있으나 이 신호들은 설명의 편의상 생략 도시한다.
타이밍 제어부(120)는 영상 처리부(110)로부터 데이터 인에이블 신호(DE) 또는 수직 동기신호, 수평 동기신호 및 클럭신호 등을 포함하는 구동신호와 더불어 데이터 신호(DATA)를 공급받는다. 타이밍 제어부(120)는 구동신호에 기초하여 스캔 구동부(140)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(130)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다.
데이터 구동부(130)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어부(120)로부터 공급되는 데이터 신호(DATA)를 샘플링하고 래치하여 감마 기준전압으로 변환하여 출력한다. 데이터 구동부(130)는 데이터 라인들(DL1 ~ DLn)을 통해 데이터 신호(DATA)를 출력한다. 데이터 구동부(130)는 IC(Integrated Circuit) 형태로 형성될 수 있다.
스캔 구동부(140)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 스캔 신호를 출력한다. 스캔 구동부(140)는 게이트 라인들(GL1 ~ GLm)을 통해 스캔 신호를 출력한다. 스캔 구동부(140)는 IC(Integrated Circuit) 형태로 형성되거나 표시 패널(150)에 게이트인패널(Gate In Panel) 방식으로 형성된다.
표시 패널(150)은 데이터 구동부(130) 및 스캔 구동부(140)로부터 공급된 데이터 신호(DATA) 및 스캔 신호에 대응하여 영상을 표시한다. 표시 패널(150)은 영상을 표시할 수 있도록 동작하는 서브픽셀들(SP)을 포함한다.
서브픽셀들(SP)은 적색 서브픽셀, 녹색 서브픽셀 및 청색 서브픽셀을 포함하거나 백색 서브픽셀, 적색 서브픽셀, 녹색 서브픽셀 및 청색 서브픽셀을 포함한다. 서브픽셀들(SP)은 발광 특성에 따라 하나 이상 다른 발광 면적을 가질 수 있다.
도 2에 도시된 바와 같이, 하나의 서브픽셀에는 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 보상회로(CC) 및 유기 발광다이오드(OLED)가 포함된다.
스위칭 트랜지스터(SW)는 제1 게이트 라인(GL1)을 통해 공급된 스캔신호에 응답하여 제1 데이터 라인(DL1)을 통해 공급되는 데이터 신호가 커패시터(Cst)에 데이터 전압으로 저장되도록 스위칭 동작한다. 구동 트랜지스터(DR)는 커패시터(Cst)에 저장된 데이터 전압에 따라 전원 라인(EVDD)(고전위전압)과 캐소드 전원 라인(EVSS)(저전위전압) 사이로 구동 전류가 흐르도록 동작한다. 유기발광 다이오드(OLED)는 구동 트랜지스터(DR)에 의해 형성된 구동 전류에 따라 빛을 발광하도록 동작한다.
보상회로(CC)는 구동 트랜지스터(DR)의 문턱전압 등을 보상하기 위해 서브픽셀 내에 추가된 회로이다. 보상회로(CC)는 하나 이상의 트랜지스터로 구성된다. 보상회로(CC)의 구성은 외부 보상 방법에 따라 매우 다양한바 이에 대한 예시를 설명하면 다음과 같다.
도 3에 도시된 바와 같이, 보상회로(CC)에는 센싱 트랜지스터(ST)와 센싱 라인(VREF)(또는 레퍼런스라인)이 포함된다. 센싱 트랜지스터(ST)는 구동 트랜지스터(DR)의 소스 전극과 유기발광 다이오드(OLED)의 애노드 전극 사이(이하 센싱노드)에 접속된다. 센싱 트랜지스터(ST)는 센싱 라인(VREF)을 통해 전달되는 초기화전압(또는 센싱전압)을 구동 트랜지스터(DR)의 센싱 노드에 공급하거나 구동 트랜지스터(DR)의 센싱 노드 또는 센싱 라인(VREF)의 전압 또는 전류를 센싱할 수 있도록 동작한다.
스위칭 트랜지스터(SW)는 제1 데이터 라인(DL1)에 제1전극이 연결되고, 구동 트랜지스터(DR)의 게이트 전극에 제2 전극이 연결된다. 구동 트랜지스터(DR)는 전원 라인(EVDD)에 제1전극이 연결되고 유기발광 다이오드(OLED)의 애노드 전극에 제2 전극이 연결된다. 커패시터(Cst)는 구동 트랜지스터(DR)의 게이트 전극에 제1 전극이 연결되고 유기발광 다이오드(OLED)의 애노드 전극에 제2 전극이 연결된다. 유기발광 다이오드(OLED)는 구동 트랜지스터(DR)의 제2 전극에 애노드 전극이 연결되고 제2 전원 라인(EVSS)에 캐소드 전극이 연결된다. 센싱 트랜지스터(ST)는 센싱 라인(VREF)에 제1 전극이 연결되고 센싱 노드인 유기발광 다이오드(OLED)의 애노드 전극 및 구동 트랜지스터(DR)의 제2 전극에 제2 전극이 연결된다.
센싱 트랜지스터(ST)의 동작 시간은 외부 보상 알고리즘(또는 보상 회로의 구성)에 따라 스위칭 트랜지스터(SW)와 유사/동일하거나 다를 수 있다. 일례로, 스위칭 트랜지스터(SW)는 제1 게이트 라인(GL1)에 게이트 전극이 연결되고, 센싱 트랜지스터(ST)는 제2 게이트 라인(GL2)에 게이트 전극이 연결될 수 있다. 이 경우, 제1 게이트 라인(GL1)에는 스캔 신호(Scan)가 전달되고 제2 게이트 라인(GL2)에는 센싱 신호(Sense)가 전달된다. 다른 예로, 스위칭 트랜지스터(SW)의 게이트 전극에 연결된 제1 게이트 라인(GL1)과 센싱 트랜지스터(ST)의 게이트 전극에 연결된 제2 게이트 라인(GL2)은 공통으로 공유하도록 연결될 수 있다.
센싱 라인(VREF)은 데이터 구동부에 연결될 수 있다. 이 경우, 데이터 구동부는 실시간, 영상의 비표시기간 또는 N 프레임(N은 1 이상 정수) 기간 동안 서브픽셀의 센싱 노드를 센싱하고 센싱결과를 생성할 수 있게 된다. 한편, 스위칭 트랜지스터(SW)와 센싱 트랜지스터(ST)는 동일한 시간에 턴온될 수 있다. 이 경우, 데이터 구동부의 시분할 방식에 의거 센싱 라인(VREF)을 통한 센싱 동작과 데이터 신호를 출력하는 데이터 출력 동작은 상호 분리(구분) 된다.
이 밖에, 센싱결과에 따른 보상 대상은 디지털 형태의 데이터신호, 아날로그 형태의 데이터신호 또는 감마 등이 될 수 있다. 그리고 센싱결과를 기반으로 보상신호(또는 보상전압) 등을 생성하는 보상 회로는 데이터 구동부의 내부, 타이밍 제어부의 내부 또는 별도의 회로로 구현될 수 있다.
광차단층(LS)은 구동 트랜지스터(DR)의 채널영역 하부에만 배치되거나 구동 트랜지스터(DR)의 채널영역 하부뿐만 아니라 스위칭 트랜지스터(SW) 및 센싱 트랜지스터(ST)의 채널영역 하부에도 배치될 수 있다. 광차단층(LS)은 단순히 외광을 차단할 목적으로 사용하거나, 광차단층(LS)을 다른 전극이나 라인과의 연결을 도모하고, 커패시터 등을 구성하는 전극으로 활용할 수 있다. 그러므로 광차단층(LS)은 차광 특성을 갖도록 복층(이종 금속의 복층)의 금속층으로 선택된다.
기타, 도 3에서는 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 유기발광 다이오드(OLED), 센싱 트랜지스터(ST)를 포함하는 3T(Transistor)1C(Capacitor) 구조의 서브픽셀을 일례로 설명하였지만, 보상회로(CC)가 추가된 경우 3T2C, 4T2C, 5T1C, 6T2C 등으로 구성될 수도 있다.
도 4는 본 발명에 따른 유기발광표시장치를 나타낸 평면도이고, 도 5는 표시장치의 구조를 개략적으로 나타낸 단면도이고, 도 6은 본 발명에 따른 서브픽셀의 평면 레이아웃을 개략적으로 나타낸 도면이다.
도 4를 참조하면, 유기발광표시장치는 기판(SUB1) 상에 표시영역(AA) 및 비표시영역(NA)을 포함한다. 비표시영역(NA)은 기판(SUB1)의 좌우측에 각각 배치된 GIP 구동부(GIP), 및 기판(SUB1)의 하측에 배치된 패드부(PD)를 포함한다. 표시영역(AA)은 복수의 서브픽셀(SP)이 배치되어, R, G, B 또는 R, G, B, W를 발광하여 풀컬러를 구현한다. GIP 구동부(GIP)는 표시영역(AA)에 게이트 구동신호를 인가한다. 패드부(PD)는 표시영역(AA)의 일측 예를 들어 하측에 배치되고, 패드부(PD)에 칩온필름(COF)들이 부착된다. 표시영역(AA)으로부터 연결된 복수의 신호선들(미도시)에 칩온필름(COF)을 통해 인가되는 데이터 신호 및 전원이 인가된다.
도 5에 도시된 바와 같이, 기판(또는 박막 트랜지스터 기판)(SUB1)의 표시영역(AA) 상에는 도 3에서 설명된 회로를 기반으로 서브픽셀들이 형성된다. 표시영역(AA) 상에 형성된 서브픽셀들은 보호필름(또는 보호기판)(SUB2)에 의해 밀봉된다. 기타 미설명된 NA는 비표시영역을 의미한다. 기판(SUB1)은 유리나 연성을 갖는 재료로 선택될 수 있다.
서브픽셀들은 표시영역(AA) 상에서 적색(R), 백색(W), 청색(B) 및 녹색(G)의 순으로 수평 또는 수직하게 배치된다. 그리고 서브픽셀들은 적색(R), 백색(W), 청색(B) 및 녹색(G)이 하나의 픽셀(P)이 된다. 그러나 서브픽셀들의 배치 순서는 발광재료, 발광면적, 보상회로의 구성(또는 구조) 등에 따라 다양하게 변경될 수 있다. 또한, 서브픽셀들은 적색(R), 청색(B) 및 녹색(G)이 하나의 픽셀(P)이 될 수 있다.
도 5 및 도 6에 도시된 바와 같이, 기판(SUB1)의 표시영역(AA) 상에는 발광영역(EMA)과 회로영역(DRA)을 갖는 제1 서브픽셀(SPn1) 내지 제4 서브픽셀(SPn4)이 형성된다. 발광영역(EMA)에는 유기발광 다이오드(발광소자)가 형성되고, 회로영역(DRA)에는 유기발광 다이오드를 구동하는 스위칭, 센싱 및 구동 트랜지스터 등을 포함하는 회로가 형성된다. 제1 서브픽셀(SPn1) 내지 제4 서브픽셀(SPn4)은 회로영역(DRA)에 위치하는 스위칭 및 구동 트랜지스터 등의 동작에 대응하여 발광영역(EMA)에 위치하는 유기발광 다이오드가 빛을 발광하게 된다. 제1 서브픽셀(SPn1) 내지 제4 서브픽셀(SPn4) 사이에 위치하는 "WA"는 배선영역으로서, 전원 라인(EVDD), 센싱 라인(VREF), 제1 내지 제4 데이터 라인들(DL1 ~ DL4)이 배치된다. 제1 및 제2 게이트 라인들(GL1, GL2)은 제1 서브픽셀(SPn1) 내지 제4 서브픽셀(SPn4)을 가로지르며 배치된다.
전원 라인(EVDD), 센싱 라인(VREF), 제1 내지 제4 데이터 라인들(DL1 ~ DL4)과 같은 배선들은 물론 박막 트랜지스터를 구성하는 전극들은 서로 다른 층에 위치하지만 콘택홀(비어홀)을 통한 접촉으로 인하여 전기적으로 연결된다. 센싱 라인(VREF)은 센싱 연결라인(VREFC)을 통해 제1 내지 제4 서브픽셀(SPn1~SPn4)의 각 센싱 트랜지스터(미도시)에 연결된다. 전원 라인(EVDD)은 전원 연결라인(EVDDC)을 통해 제1 내지 제4 서브픽셀(SPn1~SPn4)의 각 구동 트랜지스터(미도시)에 연결된다. 제1 및 제2 게이트 라인들(GL1, GL2)은 제1 내지 제4 서브픽셀(SPn1~SPn4)의 각 센싱 및 스위칭 트랜지스터(미도시)에 연결된다.
도 7은 본 발명에 따라 도 6의 회로영역을 더욱 상세히 나타낸 도면이고, 도 8은 도 7의 절취선 I-I'에 따른 단면도이다.
도 6 및 도 7을 참조하면, 제1 서브픽셀(SPn1)은, 제1 및 제2 게이트 라인들(GL1, GL2)과 제1 데이터 라인(DL1)이 교차하여 정의된다. 제1 서브픽셀(SPn1)은 구동 트랜지스터(DR), 센싱 트랜지스터(ST), 스위칭 트랜지스터(SW), 커패시터(Cst) 및 유기발광 다이오드(OLED)를 포함한다.
발광영역(EMA)에는 유기발광 다이오드(OLED)의 제1 전극(ANO)이 배치되어 있고, 회로영역(DRA)에는 구동 트랜지스터(DR), 커패시터(Cst), 센싱 트랜지스터(ST) 및 스위칭 트랜지스터(SW)가 배치된다. 센싱 트랜지스터(ST)에는 앞선 도 5에 도시된 센싱 라인(VREF)으로부터 연결된 센싱 연결라인(VREFC)이 연결된다.
도 8을 참조하여 센싱 트랜지스터(ST), 구동 트랜지스터(DR) 및 커패시터(Cst)의 단면 구조를 살펴보면 다음과 같다.
기판(SUB1) 상에 센싱 트랜지스터(ST), 커패시터(Cst) 및 구동 트랜지스터(DR)가 배치된다. 광차단층(LS)은 기판(SUB1) 상에 배치되어 커패시터(Cst) 및 구동 트랜지스터(DR)의 채널과 중첩된다. 버퍼층(BUF)은 광차단층(LS)을 포함한 기판(SUB1) 전면에 배치된다.
버퍼층(BUF) 상에 일부에는 제1 반도체층(SACT), 제2 게이트 라인(GL2), 제1 소스 전극(SSD1) 및 제1 드레인 전극(SSD2)을 포함하는 센싱 트랜지스터(ST)가 배치된다. 제1 반도체층(SACT)과 제2 게이트 라인(GL2) 사이에는 게이트 절연막(GI)이 배치되어 이들을 절연시킨다. 제2 게이트 라인(GL2) 상에 층간 절연막(ILD)이 배치되고, 층간 절연막(ILD) 상에 제1 소스 전극(SSD1) 및 제1 드레인 전극(SSD2)이 배치된다. 층간 절연막(ILD)은 제1 반도체층(SACT)의 일부를 노출시키는 콘택홀들(CH)이 형성된다. 제1 소스 전극(SSD1) 및 제1 드레인 전극(SSD2)은 콘택홀들(CH)을 통해 제1 반도체층(SACT)에 컨택하여 연결된다.
상기 버퍼층(BUF) 상의 다른 일부에는 제2 반도체층(DACT), 제1 게이트 전극(DGAT), 제2 소스 전극(DSD1) 및 제2 드레인 전극(DSD2)이 배치되어 구동 트랜지스터(DR)를 구성한다. 제2 반도체층(DACT)과 제1 게이트 전극(DGAT) 사이에는 게이트 절연막(GI)이 배치되어 이들을 절연시킨다. 제1 게이트 전극(DGAT) 상에 층간 절연막(ILD)이 배치되고, 층간 절연막(ILD) 상에 제2 소스 전극(DSD1) 및 제2 드레인 전극(DSD2)이 배치된다. 층간 절연막(ILD)은 제2 반도체층(DACT)의 일부를 노출시키는 콘택홀들(CH)이 형성된다.
한편, 센싱 트랜지스터(ST)와 구동 트랜지스터(DR) 사이에는 커패시터(Cst)가 배치된다. 커패시터(Cst)는 광차단층(LS)과 중간 전극(CACT) 사이에 버퍼층(BUF)이 배치되어 정전용량을 형성한다. 또한, 커패시터(Cst)는 중간 전극(CACT)과 구동 트랜지스터(TR)의 제2 소스 전극(DSD1) 사이에 층간 절연막(ILD)이 배치되어 정전용량을 형성한다. 따라서, 커패시터(Cst)는 2중 커패시터로서 작용한다.
센싱 트랜지스터(ST), 구동 트랜지스터(DR) 및 커패시터(Cst) 상에 패시베이션막(PAS)이 배치되고, 이들을 평탄화를 위한 오버코트층(OC)이 배치된다. 오버코트층(OC)과 패시베이션막(PAS)은 구동 트랜지스터(DR)의 제2 소스 전극(DSD1)을 노출시키는 패시홀(PASH)이 배치된다. 오버코트층(OC) 상에 제1 전극(PXL)이 배치되어 패시홀(PASH)을 통해 제2 소스 전극(DSD1)과 연결된다. 제1 전극(PXL) 상에는 화소를 정의하기 위한 뱅크층(BNK)이 위치한다. 도시하지 않았지만, 뱅크층(BNK) 상에는 광을 발광하는 발광층과 제2 전극이 배치되어, 제1 전극(PXL), 발광층 및 제2 전극을 포함하는 유기발광 다이오드가 구비된다.
전술한 도 8의 구조에 따른 표시장치는 반도체층이 산화물로 이루어진 경우 반도체층의 도체화가 필요한데, 소스/드레인 전극과 컨택하는 영역에서만 도체화가 이루어지기 때문에 반도체층으로서 작동하지 않는다. 또한, 표시장치를 제조하기 위해, 광차단층, 반도체층, 게이트 전극, 콘택홀, 소스/드레인 전극, 패시홀(2번), 제1 전극, 뱅크층, 발광층, 제2 전극의 총 11개의 마스크가 필요하다.
이하 개시하는 본 발명의 실시예에서는 산화물 반도체층의 도체화가 가능하며 마스크의 개수를 줄일 수 있는 표시장치를 개시한다.
<실시예>
도 9는 본 발명의 제1 실시예에 따른 표시장치의 서브픽셀의 평면 구조를 나타낸 도면이고, 도 10은 도 9의 절취선 Ⅱ-Ⅱ'에 따른 단면도이다.
전술한 도 6 및 도 9를 함께 참조하면, 제1 서브픽셀(SPn1)은, 제1 및 제2 게이트 라인들(GL1, GL2)과 제1 데이터 라인(DL1)이 교차하여 정의된다. 제1 서브픽셀(SPn1)은 구동 트랜지스터(DR), 센싱 트랜지스터(ST), 스위칭 트랜지스터(SW), 커패시터(Cst) 및 유기발광 다이오드(OLED)를 포함한다.
발광영역(EMA)에는 유기발광 다이오드(OLED)의 제1 전극(ANO)이 배치되어 있고, 회로영역(DRA)에는 구동 트랜지스터(DR), 커패시터(Cst), 센싱 트랜지스터(ST) 및 스위칭 트랜지스터(SW)가 배치된다. 예를 들어, 센싱 트랜지스터(ST)는 게이트 전극으로 작용하는 제2 게이트 라인(GL2), 제1 드레인 전극(SSD2), 제1 소스 전극(SSD1) 및 제1 반도체층(SACT)으로 구성된다. 센싱 트랜지스터(ST)의 제1 드레인 전극(SSD2)은 앞선 도 6에 도시된 센싱 라인(VREF)으로부터 연결된 센싱 연결라인(VREFC)과 일체로 이루어진다. 본 발명의 도 9에 도시된 각 서브픽셀에서 가로 방향으로 배열된 라인들 예를 들어, 제1 및 제2 게이트 라인(GL1, GL2), 센싱 연결라인(VREFC) 및 전원 연결라인(EVDDC)은 게이트 전극물질로 이루어진다. 그리고 세로 방향으로 배열된 라인들 예를 들어, 제1 데이터 라인(DL1)과 전원 라인(EVDD)은 광차단층 물질로 이루어진다.
도 10을 참조하여 센싱 트랜지스터(ST), 구동 트랜지스터(DR) 및 커패시터(Cst)의 단면 구조를 살펴보면 다음과 같다.
기판(SUB1) 상에 센싱 트랜지스터(ST), 커패시터(Cst) 및 구동 트랜지스터(DR)가 배치된다. 광차단층(LS)은 기판(SUB1) 상에 배치되어 커패시터(Cst) 및 구동 트랜지스터(DR)의 채널과 중첩된다. 버퍼층(BUF)은 광차단층(LS)을 포함한 기판(SUB1) 전면에 배치된다.
버퍼층(BUF) 상에 일부에는 제1 반도체층(SACT), 제2 게이트 라인(GL2), 제1 소스 전극(SSD1) 및 제1 드레인 전극(SSD2)이 배치되어 센싱 트랜지스터(ST)를 구성한다. 제1 반도체층(SACT)과 제2 게이트 라인(GL2) 사이에는 게이트 절연막(GI)이 배치되어 이들을 절연시킨다. 게이트 절연막(GI)은 제1 반도체층(SACT)의 일부를 노출시키는 콘택홀들(CH)이 형성된다. 제1 소스 전극(SSD1) 및 제1 드레인 전극(SSD2)은 콘택홀들(CH)을 통해 제1 반도체층(SACT)에 컨택하여 연결된다. 그리고 제2 게이트 라인(GL2), 제1 소스 전극(SSD1) 및 제1 드레인 전극(SSD2)은 모두 동일한 물질로 이루어진다. 즉, 제2 게이트 라인(GL2)을 형성하는 물질로 제2 게이트 라인(GL2) 형성 시 동시에 제1 소스 전극(SSD1) 및 제1 드레인 전극(SSD2)을 형성한다.
상기 버퍼층(BUF) 상의 다른 일부에는 제2 반도체층(DACT), 제1 게이트 전극(DGAT), 제2 소스 전극(DSD1) 및 제2 드레인 전극(DSD2)이 배치되어 구동 트랜지스터(DR)를 구성한다. 제2 반도체층(DACT)과 제1 게이트 전극(DGAT) 사이에는 게이트 절연막(GI)이 배치되어 이들을 절연시킨다. 게이트 절연막(GI)은 제2 반도체층(DACT)의 일부를 노출시키는 콘택홀들(CH)이 형성된다. 제2 소스 전극(DSD1) 및 제2 드레인 전극(DSD2)은 콘택홀들(CH)을 통해 제2 반도체층(DACT)에 컨택하여 연결된다. 또한, 제2 소스 전극(DSD1) 및 제2 드레인 전극(DSD2)은 상기 게이트 절연막(GI)의 측면과 상면에 직접 컨택한다. 센싱 트랜지스터(ST)와 마찬가지로 제1 게이트 전극(DGAT), 제2 소스 전극(DSD1) 및 제2 드레인 전극(DSD2)은 모두 동일한 물질로 이루어진다.
한편, 센싱 트랜지스터(ST)와 구동 트랜지스터(DR) 사이에는 커패시터(Cst)가 배치된다. 커패시터(Cst)는 광차단층(LS)과 스위칭 트랜지스터(미도시)의 제3 반도체층(SWACT) 사이에 버퍼층(BUF)이 배치되어 정전용량을 형성한다. 또한, 커패시터(Cst)는 스위칭 트랜지스터(미도시)의 제3 반도체층(SWACT)과 유기발광 다이오드의 제1 전극(PXL) 사이에 패시베이션막(PAS)이 배치되어 정전용량을 형성한다. 따라서, 커패시터(Cst)는 2중 커패시터로서 작용한다.
센싱 트랜지스터(ST), 구동 트랜지스터(DR) 및 커패시터(Cst) 상에 패시베이션막(PAS)이 배치된다. 패시베이션막(PAS)은 전술한 제2 게이트 라인(GL2), 제1 소스 전극(SSD1) 및 제1 드레인 전극(SSD2)을 덮으며, 제2 반도체층(DACT)과 컨택한다. 게이트 절연막(GI)의 콘택홀들(CH)이 제2 소스 전극(DSD1)과 제2 드레인 전극(DSD2)으로 채워지지 않아 빈 영역이 존재하여 제2 반도체층(DACT)이 노출된다. 따라서, 패시베이션막(PAS)은 제2 반도체층(DACT)과 컨택한다. 이들을 평탄화를 위한 오버코트층(OC)이 배치된다. 오버코트층(OC)과 패시베이션막(PAS)은 구동 트랜지스터(DR)의 제2 소스 전극(DSD1)을 노출시키는 패시홀(PASH)이 배치된다. 오버코트층(OC) 상에 제1 전극(PXL)이 배치되어 패시홀(PASH)을 통해 제2 소스 전극(DSD1)과 연결된다. 제1 전극(PXL) 상에는 화소를 정의하기 위한 뱅크층(BNK)이 위치한다. 도시하지 않았지만, 뱅크층(BNK) 상에는 광을 발광하는 발광층과 제2 전극이 배치되어, 제1 전극(PXL), 발광층 및 제2 전극을 포함하는 유기발광 다이오드가 구비된다.
이하, 도 11a 내지 도 11e를 참조하여, 전술한 서브픽셀의 제조 공정에 대해 설명하기로 한다. 도 11a 내지 도 11e는 본 발명의 실시예에 따른 표시장치의 서브픽셀의 제조방법을 공정별로 나타낸 단면도이다. 하기에서는 구동 트랜지스터, 커패시터, 패드 및 유기발광 다이오드를 보여주기 위해 도 10과는 다른 단면 구조를 개시하기로 한다.
도 11a를 참조하면, 기판(SUB1) 상에 제1 마스크를 이용하여 광차단층(LS)과 제1 데이터 라인(DL1)을 형성한다. 광차단층(LS)은 외부의 광이 입사되는 것을 차단하여 박막 트랜지스터에서 광전류가 발생하는 것을 방지하는 역할을 한다. 광차단층(LS)과 제1 데이터 라인(DL1)은 동일한 재료로 이루어진다.
도 11b에 도시된 바와 같이, 광차단층(LS)이 형성된 기판(SUB1) 전면에 버퍼층(BUF)을 형성한다. 버퍼층(BUF)은 기판(SUB1)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막 트랜지스터를 보호하는 역할을 한다. 버퍼층(BUF)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다. 이어, 버퍼층(BUF) 상에 제2 마스크를 이용하여 제2 반도체층(DACT)과 제3 반도체층(SWACT)을 형성한다. 제2 반도체층(DACT)과 제3 반도체층(SWACT)은 산화물 반도체로 이루어질 수 있다.
도 11c를 참조하면, 기판(SUB1) 전면에 게이트 절연막(GI)을 증착한다. 그리고, 제3 마스크인 하프톤 마스크를 이용하여 제2 반도체층(DACT)을 노출하는 콘택홀들(CH)을 형성하고 광차단층(LS)을 노출하는 비어홀(VIA)을 형성한다. 콘택홀들(CH)을 형성하는 건식 식각 공정에서 플라즈마에 의해 불순물들이 제2 반도체층(DACT)에 도핑되어 제1 도체화영역(AD1)이 형성된다.
도 11d에 도시된 것처럼, 게이트 절연막(GI)이 형성된 기판(SUB1) 상에 게이트 전극 물질을 증착한 후 제4 마스크를 이용하여 패터닝하여 제2 게이트 전극(DGAT), 제2 소스 전극(DSD1), 제2 드레인 전극(DSD2) 및 데이터 패드(DPAD)를 형성한다. 제2 소스 전극(DSD1)과 제2 드레인 전극(DSD2)은 게이트 절연막(GI)의 콘택홀들(CH)을 통해 제2 반도체층(DACT)에 컨택하고, 제2 소스 전극(DSD1)은 비어홀(VIA)을 통해 광차단층(LS)과 컨택한다.
이후 제2 게이트 전극(DGAT)을 마스크로 하여 게이트 절연막(GI)을 건식 식각하여 제2 게이트 전극(DGAT) 하부에 위치한 게이트 절연막(GI)의 크기를 제2 게이트 전극(DGAT)과 동일하게 형성한다. 이때, 건식 식각 공정에서 플라즈마에 의해 불순물들이 제2 반도체층(DACT)에 도핑된다. 따라서, 제2 반도체층(DACT)은 2번의 건식 식각 공정에 의해 불순물이 도핑되어 도체화된 제2 도체화영역(AD2)과, 1번의 건식 식각 공정에 의해 불순물이 도핑되어 도체화된 제1 도체화영역(AD1)이 형성된다. 그리고 제2 게이트 전극(DGAT)과 대응하는 채널(CHA)이 제2 반도체층(DACT)에 형성된다. 따라서, 기판(SUB1) 상에 구동 트랜지스터(DR)와 데이터 패드(DPAD)가 형성된다.
상기 게이트 전극 물질은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 형성된다. 또한, 게이트 전극 물질은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수 있다. 예를 들면, 몰리브덴/알루미늄-네오디뮴 또는 몰리브덴/알루미늄의 2중층일 수 있다.
도 11e를 참조하면, 구동 트랜지스터(DR)와 데이터 패드(DPAD)가 형성된 기판(SUB1) 상에 패시베이션막(PAS)을 증착하고 제5 마스크를 이용하여 패시홀(PASH)을 형성한다. 패시베이션막(PAS)은 콘택홀들(CH)을 통해 상기 제2 반도체층(DACT)에 컨택한다. 그리고 컬러필터(CF)를 형성한 다음에 오버코트층(OC)을 형성한다. 오버코트층(OC)은 하부 구조의 단차를 완화시키기 위한 평탄화막일 수 있으며, 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 제6 마스크를 이용하여 오버코트층(OC)의 일부 영역에는 제2 소스 전극(DSD1)을 노출하는 패시홀(PASH)이 형성된다.
오버코트층(OC) 상에 제7 마스크를 이용하여 제1 전극(PXL)을 형성한다. 제1 전극(PXL)은 패시홀(PASH)을 통해 구동 트랜지스터(DR)의 제2 소스 전극(DSD1)에 연결된다. 또한, 제1 전극(PXL)의 일부는 스위칭 트랜지스터의 제3 반도체층(SWACT)과 함께 커패시터(Cst)로 작용한다. 제1 전극(PXL) 상에 뱅크층(BNK)을 형성하고 제8 마스크를 이용하여 서브픽셀의 개구부(미도시)를 형성한다. 도시하지 않았지만, 뱅크층(BNK) 상에 제9 마스크를 이용하여 발광층을 형성하고 제10 마스크를 이용하여 제2 전극을 형성한다.
이상과 같이 제조된 본 발명의 실시예에 따른 표시장치는 산화물로 이루어진 반도체층을 도체화하여 산화물 박막트랜지스터를 제조할 수 있고, 총 10매의 마스크로 제조되기 때문에 전술한 도 8의 표시장치에 비해 1매의 마스크를 줄일 수 있는 이점이 있다.
도 12는 본 발명의 실시예에 따른 표시장치의 GIP 구동부를 나타낸 평면도이고, 도 13은 도 12의 절취선 Ⅲ-Ⅲ'에 따라 절취한 단면도이다.
전술한 도 4에 도시된 GIP 구동부(GIP)는 스캔 구동부 및 에미션 구동부를 포함하고, 이들 스캔 구동부 및 에미션 구동부에는 각각 버퍼 TFT부가 구비된다, 본 실시예에서는 이들 버퍼 TFT부의 구조를 예로 GIP 구동부(GIP)의 TFT의 구조를 설명한다.
도 12를 참조하면, 기판(SUB1) 상에 복수의 반도체층(ACT)이 세로 방향으로 배치되고, 반도체층(ACT) 상에 소스 전극(S), 게이트 전극(G), 소스-드레인 전극(S/D) 및 드레인 전극(D)이 배치된다. 소스-드레인 전극(S/D)은 왼쪽의 게이트 전극(G)을 기준으로 드레인 전극이 될 수 있고, 오른쪽의 게이트 전극(G)을 기준으로 소스 전극이 될 수 있으므로 소스-드레인 전극으로 명명하였다. 예를 들어, 왼쪽의 게이트 전극(G)을 사이에 두고 일측에 소스 전극(S)이 배치되고 타측에 소스-드레인 전극(S/D)이 이웃하여 배치된다. 또한, 오른쪽의 게이트 전극(G)을 사이에 두고 상기 소스-드레인 전극(S/D)과 이웃하여 드레인 전극(D)이 배치된다. 본 실시예에서는 2개의 게이트 전극(G)과 각각 하나씩의 소스 전극(S), 소스-드레인 전극(S/D) 및 드레인 전극(D)이 배치된 것으로 도시하였으나, 보다 많은 개수의 전극들이 배치될 수도 있다.
구체적으로, 도 13을 참조하여 설명하면, 기판(SUB1) 상에 반도체층(ACT)이 배치되고, 반도체층(ACT)의 일부 상에 게이트 절연패턴(GP)이 배치된다. 게이트 절연패턴(GP) 상에는 게이트 전극(G)이 배치된다. 반도체층(ACT) 상면에는 각각 소스 전극(S)과 소스-드레인 전극(S/D)이 반도체층(ACT) 상면에 컨택하여 배치된다. 구체적으로, 소스 전극(S)과 소스-드레인 전극(S/D)의 밑면 전체가 반도체층(ACT) 상면에 컨택한다. 도시하지 않았지만 드레인 전극(D)도 밑면 전체가 반도체층(ACT) 상면에 컨택한다. 상기 게이트 전극(G), 소스 전극(S), 소스-드레인 전극(S/D) 및 드레인 전극(D)은 게이트 전극 물질로 이루어진다.
전술한 소스 전극(S), 소스-드레인 전극(S/D) 및 드레인 전극(D)은 게이트 절연패턴(GP)과 이격되어 배치된다. 게이트 절연패턴(GP)은 게이트 전극(G)과 중첩하여 배치되되 게이트 전극(G) 하부에만 배치된다. 게이트 절연패턴(GP)의 끝단은 게이트 전극(G)의 끝단과 일치하며, 게이트 절연패턴(GP)과 게이트 전극(G)의 크기는 동일하게 이루어진다.
본 발명의 반도체층(ACT)은 제1 영역(P1) 및 제1 영역(P1)보다 두께가 얇은 제2 영역(P2)을 포함한다. 반도체층(ACT)의 제1 영역(P1)은 게이트 전극(G), 소스 전극(S), 소스-드레인 전극(S/D) 및 드레인 전극(D)과 중첩된다. 반도체층(ACT)의 제2 영역(P2)은 소스 전극(S)과 게이트 전극(G) 사이, 및 게이트 전극(G)과 소스-드레인 전극(S/D) 사이에 배치된다. 도시하지 않았지만, 게이트 전극(G)과 드레인 전극(D) 사이에도 반도체층(ACT)의 제2 영역(P2)이 배치된다.
반도체층(ACT)의 제1 영역(P1)은 반도체층(ACT)의 두께가 두꺼운 영역으로 적어도 반도체층(ACT)의 채널(CHA)이 배치될 수 있다. 특히, 게이트 절연패턴(GP)과 중첩되는 반도체층(ACT)의 제1 영역(P1)은 채널(CHA)을 포함하며, 이 제1 영역(P1)의 크기는 게이트 절연패턴(GP)보다 크게 이루어진다. 채널(CHA)이 두께가 두꺼운 것은 채널(CHA)이 공정 중에 손상되지 않음을 의미하며 이로써 채널(CHA)의 막 균일도(uniformity)를 저하시키지 않는다. 따라서, 반도체층(ACT)의 특성이 저하되는 것을 방지할 수 있다.
반도체층(ACT)의 제2 영역(P2)은 제1 영역(P1)보다 두께가 얇은 영역으로, 공정 중에 식각에 의해 두께가 감소된 영역이다. 제2 영역(P2)의 두께(d2)는 제1 영역(P1)의 두께(d1) 대비 30 내지 70%로 이루어질 수 있다. 제2 영역(P2)의 두께(d2)가 제1 영역(P1)의 두께(d1) 대비 30% 이상이면 반도체층(ACT) 내의 전하의 이동을 원활하게 하여 특성을 향상시킬 수 있다. 제2 영역(P2)의 두께(d2)가 제1 영역(P1)의 두께(d1) 대비 70% 이하이면 반도체층(ACT) 상에 게이트 절연막이 일부 잔존하게 되어 원치 않는 박막트랜지스터가 제조되는 것을 방지할 수 있다.
이하, 도 14a 내지 도 14c를 참조하여, 전술한 버퍼 TFT부의 박막트랜지스터의 제조 공정에 대해 설명하기로 한다. 도 14a 내지 도 14c는 본 발명의 일 실시예에 따른 박막트랜지스터의 제조방법을 공정별로 나타낸 단면도이다.
도 14a를 참조하면, 기판(SUB1) 상에 반도체층(ACT)을 형성한다. 반도체층(ACT)은 산화물 반도체로 이루어질 수 있다. 반도체층(ACT)이 형성된 기판(SUB1) 전면에 게이트 절연막(GI)을 증착한다. 그리고 반도체층(ACT)의 소스 전극과 소스-드레인 전극이 접속되는 영역에 콘택홀(CH)을 형성한다. 도시하지 않았지만 드레인 전극이 접속되는 영역에도 콘택홀이 형성된다. 콘택홀들(CH)을 형성하는 건식 식각 공정에서 플라즈마에 의해 불순물들이 반도체층(ACT)에 도핑되어 제1 도체화영역(AD1)이 형성된다.
이어, 도 14b를 참조하면, 게이트 절연막(GI)이 형성된 기판(SUB1) 상에 게이트 전극 물질을 증착한 후 패터닝하여 게이트 전극(G), 소스 전극(S), 소스-드레인 전극(S/D)을 형성한다. 도시하지 않았지만, 드레인 전극(D)도 형성된다. 게이트 전극 물질은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 형성된다. 또한, 게이트 전극 물질은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수 있다. 예를 들면, 몰리브덴/알루미늄-네오디뮴 또는 몰리브덴/알루미늄의 2중층일 수 있다.
따라서, 소스 전극(S)과 소스-드레인 전극(S/D)은 직접 반도체층(ACT)에 각각 컨택한다. 즉, 소스 전극(S)과 소스-드레인 전극(S/D)의 밑면 전체가 반도체층(ACT)의 상면에 컨택한다. 이후 게이트 전극(G)을 마스크로 하여 게이트 절연막(GI)을 식각하여 게이트 전극(G) 하부에만 중첩되는 게이트 절연패턴(GP)을 형성한다. 그 외의 게이트 절연막은 모두 식각하여 제거한다. 이때, 게이트 절연패턴(GP)의 크기는 게이트 전극(G)과 동일하게 형성한다.
또한, 도 14c에 도시된 것처럼 게이트 절연막을 식각하는 건식 식각 공정에서 플라즈마에 의해 불순물들이 반도체층(ACT)에 재차 도핑되어 제2 도체화영역(AD2)이 형성된다. 이때, 건식 식각 공정에 의해, 노출된 반도체층(ACT)들의 표면이 일부 식각되어 두께가 감소된다. 즉, 게이트 절연막이 식각되는 영역은 제1 영역으로 형성되고 콘택홀들이 위치한 영역 즉 외부로 노출되어 있던 영역은 제2 영역으로 형성된다. 따라서, 전술한 도 13에 도시된 것처럼, 반도체층(ACT)의 제1 영역(P1) 및 제2 영역(P2)이 형성된다.
이상과 같이 제조된 본 발명의 실시예에 따른 박막트랜지스터는 1매의 마스크로 게이트 전극, 소스 전극, 소스-드레인 전극 및 드레인 전극을 형성함으로써 마스크 개수를 줄여 생산성을 향상시킬 수 있는 이점이 있다. 또한, 본 발명의 실시예에 따른 박막트랜지스터는 게이트 전극 하부의 반도체층이 과식각되는 것을 방지하여 채널의 막 균일도를 손상시키지 않음으로써 박막트랜지스터의 특성이 저하되는 것을 방지할 수 있다.
전술한 바와 같이, 본 발명의 실시예에 따른 표시장치는 1매의 마스크로 게이트 전극, 소스 전극 및 드레인 전극을 형성함으로써 마스크 개수를 줄여 생산성을 향상시킬 수 있는 이점이 있다.
또한, 본 발명의 실시예에 따른 표시장치는 게이트 전극과 반도체층 사이에만 게이트 절연패턴을 형성함으로써, 반도체층과 컨택하는 소스 전극 및 드레인 전극의 컨택 면적을 증가시킬 수 있다. 따라서, 반도체층과 소스 전극 및 드레인 전극 사이의 컨택 저항을 줄여 박막 트랜지스터의 특성을 향상시킬 수 있다.
또한, 본 발명의 실시예에 따른 표시장치는 GIP 구동부의 박막트랜지스터에서 산화물로 이루어진 반도체층을 도체화하여 산화물 박막트랜지스터를 제조할 수 있다. 또한, 게이트 전극 하부의 반도체층이 과식각되는 것을 방지하여 채널의 막 균일도를 손상시키지 않음으로써 박막트랜지스터의 특성이 저하되는 것을 방지할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
SUB1 : 기판 ACT : 반도체층
P1 : 제1 영역 P2 : 제2 영역
S : 소스 전극 D : 드레인 전극
S/D : 소스-드레인 전극 AD1 : 제1 도체화영역
AD2 : 제2 도체화영역

Claims (13)

  1. 기판;
    상기 기판 상에 위치하는 반도체층;
    상기 반도체층 상에 위치하는 게이트 절연패턴;
    상기 게이트 절연패턴 상에 위치하는 복수의 게이트 전극; 및
    상기 게이트 절연패턴과 이격되어 배치되며, 상기 반도체층 상면에 각각 컨택하는 소스 전극과, 상기 어느 하나의 게이트 전극을 사이에 두고 상기 소스 전극과 이웃하는 소스-드레인 전극과, 상기 다른 하나의 게이트 전극을 사이에 두고 상기 소스-드레인 전극과 이웃하는 드레인 전극을 포함하는 박막트랜지스터를 포함하는 표시장치.
  2. 제1 항에 있어서,
    상기 게이트 절연패턴은 상기 게이트 전극 하부에만 배치되는 표시장치.
  3. 제1 항에 있어서,
    상기 반도체층은 제1 영역 및 상기 제1 영역보다 두께가 얇은 제2 영역을 포함하는 표시장치.
  4. 제3 항에 있어서,
    상기 반도체층의 제1 영역은 상기 게이트 전극, 상기 소스 전극, 상기 소스-드레인 전극 및 상기 드레인 전극과 중첩되는 표시장치.
  5. 제3 항에 있어서,
    상기 반도체층의 제2 영역은 상기 소스 전극과 상기 게이트 전극 사이, 상기 게이트 전극과 상기 소스-드레인 전극 사이, 상기 게이트 전극과 상기 드레인 전극 사이에 배치되는 표시장치.
  6. 제3 항에 있어서,
    상기 제2 영역의 두께는 상기 제1 영역의 두께 대비 30 내지 70%인 표시장치.
  7. 제3 항에 있어서,
    상기 게이트 절연패턴과 중첩되는 상기 반도체층의 제1 영역의 크기는 상기 게이트 절연패턴보다 큰 표시장치.
  8. 제1 항에 있어서,
    상기 박막트랜지스터는 상기 표시장치의 GIP 구동부에 배치되는 표시장치.
  9. 제1 항에 있어서,
    상기 게이트 전극, 상기 소스 전극, 상기 소스-드레인 전극 및 상기 드레인 전극은 게이트 전극 물질로 이루어진 표시장치.
  10. 기판 상에 반도체층을 형성하는 단계;
    상기 반도체층 상에 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막이 형성된 상기 기판 상에 게이트 전극물질을 적층하고 한 매의 마스크를 이용하여, 복수의 게이트 전극을 형성하고 상기 반도체층의 일측에 컨택하는 소스 전극, 상기 반도체층의 타측에 컨택하는 드레인 전극, 상기 복수의 게이트 전극들 사이마다 위치하는 소스-드레인 전극을 형성하는 단계;를 포함하는 표시장치의 제조방법.
  11. 제10 항에 있어서,
    상기 게이트 절연막에 상기 반도체층의 일부를 노출하는 콘택홀들을 형성하는 단계를 더 포함하며,
    상기 소스 전극, 상기 드레인 전극 및 상기 소스-드레인 전극은 상기 콘택홀들을 통해 상기 반도체층에 컨택하는 표시장치의 제조방법.
  12. 제10 항에 있어서,
    상기 게이트 전극을 마스크로 이용하여, 상기 게이트 절연막을 식각하여 상기 게이트 전극과 중첩하는 게이트 절연패턴을 형성하고 상기 게이트 절연패턴 이외의 상기 게이트 절연막을 모두 제거하는 단계를 더 포함하는 표시장치의 제조방법.
  13. 제12 항에 있어서,
    상기 게이트 절연패턴을 형성하는 단계에서, 상기 게이트 절연막이 식각되는 영역은 제1 영역으로 형성되고, 상기 콘택홀들이 위치한 영역은 제2 영역으로 형성되는 표시장치의 제조방법.
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