Nothing Special   »   [go: up one dir, main page]

KR20190012792A - 웨이퍼 다이싱 방법 및 웨이퍼를 다이싱하기 위한 시스템 - Google Patents

웨이퍼 다이싱 방법 및 웨이퍼를 다이싱하기 위한 시스템 Download PDF

Info

Publication number
KR20190012792A
KR20190012792A KR1020170096314A KR20170096314A KR20190012792A KR 20190012792 A KR20190012792 A KR 20190012792A KR 1020170096314 A KR1020170096314 A KR 1020170096314A KR 20170096314 A KR20170096314 A KR 20170096314A KR 20190012792 A KR20190012792 A KR 20190012792A
Authority
KR
South Korea
Prior art keywords
wafer
dicing
transfer substrate
pattern
layer
Prior art date
Application number
KR1020170096314A
Other languages
English (en)
Other versions
KR102030398B1 (ko
Inventor
최용섭
오정근
정현영
이진석
Original Assignee
(주) 예스티
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by (주) 예스티 filed Critical (주) 예스티
Priority to KR1020170096314A priority Critical patent/KR102030398B1/ko
Priority to PCT/KR2017/008217 priority patent/WO2019022278A1/ko
Priority to CN201720993609.2U priority patent/CN207338313U/zh
Publication of KR20190012792A publication Critical patent/KR20190012792A/ko
Application granted granted Critical
Publication of KR102030398B1 publication Critical patent/KR102030398B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67092—Apparatus for mechanical treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67132—Apparatus for placing on an insulating substrate, e.g. tape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Dicing (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

일 실시예에 따른 웨이퍼 다이싱 방법은, 웨이퍼의 일면에 형성된 복수 개의 반도체 소자들 사이의 간격에 대응하여 상기 웨이퍼의 타면에 일정한 깊이의 홈을 지닌 패턴을 형성하는 단계 및 제1 플라즈마를 조사하여 상기 웨이퍼의 타면 및 상기 홈을 에칭하고 상기 홈이 상기 웨이퍼의 두께를 관통함으로써 상기 웨이퍼를 복수 개의 반도체 칩으로 분할하는 다이싱 단계를 포함한다.

Description

웨이퍼 다이싱 방법 및 웨이퍼를 다이싱하기 위한 시스템{A METHOD AND SYSTEM FOR DICING WAFER}
아래의 실시예들은 웨이퍼 다이싱 방법 및 웨이퍼를 다이싱하기 위한 시스템에 관한 것이다.
반도체 기판 프로세싱에서, 전형적으로 실리콘 또는 다른 반도체 재료로 구성된 기판(또한, 웨이퍼라고 지칭됨) 상에 IC들이 형성된다. 일반적으로, IC들을 형성하기 위해, 반전도성, 전도성, 또는 절연성인 다양한 재료들의 얇은 필름 층들이 활용된다. 동일한 기판 상에, 병행하여, 메모리 디바이스들, 로직 디바이스들, 광발전 (photovoltaic) 디바이스들 등과 같은 복수의 IC들을 동시에 형성하기 위해, 다양한 잘 알려진 프로세스들을 사용하여 이들 재료들이 도핑, 증착, 및 에칭된다.
디바이스 형성 후에, 필름 프레임에 걸쳐 신장된(stretched) 접착성(adhesive) 필름과 같은 지지 부재 상에 기판이 탑재되고, 패키징 등을 위하여 각각의 개별적인 디바이스 또는 "다이(die)"를 서로로부터 분리시키기 위해 기판이 다이싱 된다.
반도체 패키지 조립(assembly) 공정에 있어서, 다이싱 공정(dicing process)이란, 웨이퍼에 포함된 복수 개의 반도체 칩을 절단하는 공정을 지칭하며, 다른 의미로 웨이퍼를 리드 프레임 혹은 인쇄 회로 기판 등과 같은 반도체 패키지용 기본 프레임 위에 탑재할 수 있도록 개별 반도체 칩으로 분리하는 공정을 말한다.
다이싱 공정에는 블레이드(blade), 레이저(laser) 또는 제1 플라즈마 식각 등이 사용될 수 있다. 최근, 웨이퍼 제조 공정에서 반도체 소자의 고용량화, 고속화, 미세화 공정이 발달됨에 따라, 금속간 절연 재료로 저유전 물질(Low K material)의 사용이 점차 증가하고 있는 추세이다. 이러한 저유전 물질이란 일반적으로 실리콘 산화물의 유전 상수보다 유전율이 낮은 물질을 통칭한다.
한국 특허 2008-0015771호에는 반도체 장치의 제조 방법에 관하여 개시되어 있다.
일 실시예에 따른 목적은 반도체 구동소자의 고속화, 저소비 전력화에 따른 웨이퍼 집적화, 초박막화를 위해 비접촉식 웨이퍼 다이싱 방법 및 웨이퍼를 다이싱하기 위한 시스템를 제공하기 위한 것이다.
일 실시예에 따른 목적은 웨이퍼 스트레스 제거에 의한 칩강도 향상 및 웨이퍼 내외의 불순물 포집에 의한 수율 향상을 위한 비접촉식 웨이퍼 다이싱 방법 및 웨이퍼를 다이싱하기 위한 시스템를 제공하기 위한 것이다.
일 실시예에 따른 웨이퍼 다이싱 방법은, 웨이퍼의 일면에 형성된 복수 개의 반도체 소자들 사이의 간격에 대응하여 상기 웨이퍼의 타면에 일정한 깊이의 홈을 지닌 패턴을 형성하는 단계 및 제1 플라즈마를 조사하여 상기 웨이퍼의 타면 및 상기 홈을 에칭하고 상기 홈이 상기 웨이퍼의 두께를 관통함으로써 상기 웨이퍼를 복수 개의 반도체 칩으로 분할하는 다이싱 단계를 포함한다.
상기 웨이퍼 다이싱 방법은, 상기 웨이퍼의 타면에 패턴을 형성하는 단계 이전에, 촬영부를 이용하여 웨이퍼의 일면에 형성된 복수 개의 반도체 소자들 사이의 패턴 정보를 촬영하는 단계를 더 포함할 수 있다.
이 때, 상기 웨이퍼의 타면에 패턴을 형성하는 단계는, 상기 촬영부에 의하여 촬영된 상기 패턴 정보에 대응하여 웨이퍼의 타면에 패턴을 형성할 수 있다.
상기 웨이퍼를 복수 개의 반도체 칩으로 분할하는 다이싱 단계는, 웨이퍼의 타면을 연삭하는 단계에서 형성된 가공 손상층을 제거하는 단계, 상기 웨이퍼의 타면을 에칭하여 박막화하는 단계 및 웨이퍼에 패턴을 형성하는 단계에서 생성된 상기 웨이퍼의 패터닝 면의 손상을 제거하는 단계를 포함할 수 있다.
상기 웨이퍼 다이싱 방법은, 상기 웨이퍼를 복수 개의 반도체 칩으로 분할하는 다이싱 단계 이후에, 상기 웨이퍼의 타면에 제2 플라즈마를 조사하여 게더링 레이어(Gettering layer)를 형성하는 단계를 더 포함할 수 있다.
상기 웨이퍼 다이싱 방법은, 상기 촬영부를 이용하여 패턴 정보를 촬영하는 단계 이후에, 반도체 소자가 형성된 웨이퍼의 일면에 보호필름을 부착하는 단계 및 상기 웨이퍼의 타면을 연삭하는 단계를 더 포함할 수 있다.
이 때, 상기 보호필름은, 일면이 반도체 소자가 형성된 상기 웨이퍼의 일면에 접착되는 접착제층 및 상기 접착제층의 타면에 구비되고, 웨이퍼를 연삭하는 단계에서 발생되는 기계적 강도에 대하여 상기 웨이퍼의 일면을 보호하는 보호층을 포함할 수 있다.
상기 웨이퍼 다이싱 방법은, 상기 웨이퍼의 타면에 패턴을 형성하는 단계 이후에, 상기 보호필름의 상기 보호층을 박리하는 단계 및 이송기판이 상기 접착제층의 타면에 부착되는 단계를 더 포함할 수 있다.
상기 이송기판이 투명한 경우, 게더링 레이어(Gettering layer)를 형성하는 단계 이후에, 상기 이송기판의 하측에서 상기 이송기판을 향하여 UV광을 조사함으로써 상기 접착제층과 상기 웨이퍼 사이의 접착력을 약화시키는 단계 및 분할된 상기 복수 개의 반도체 칩을 상기 접착제층 및 상기 이송기판으로부터 탈착하여 패키징하는 단계를 포함할 수 있다.
상기 이송기판이 불투명한 경우, 게더링 레이어(Gettering layer)를 형성하는 단계 이후에, 상기 웨이퍼의 타면을 다이싱 시트에 테이핑하는 단계, 상기 웨이퍼의 일면이 위를 향하도록 뒤집는 단계, 상기 이송기판 및 상기 접착제층을 제거하는 단계 및 분할된 상기 복수 개의 반도체 칩을 상기 다이싱 시트로부터 탈착하여 패키징하는 단계를 더 포함할 수 있다.
상기 웨이퍼의 타면에 패턴을 형성하는 단계에서 형성된 상기 홈의 깊이는, 상기 다이싱 단계 이후에 잔존하는 웨이퍼의 두께와 동일한 수치를 지닐 수 있다.
상기 웨이퍼를 복수 개의 반도체 칩으로 분할하는 다이싱 단계는, 상기 웨이퍼의 일면에 형성되고, 복수 개의 반도체 소자들 사이의 존재하는 스트리트층을 제거하는 단계를 더 포함할 수 있다.
변형 실시예에 따른 웨이퍼 다이싱 방법, 상기 웨이퍼의 타면에 패턴을 형성하는 단계 이전에, 상기 반도체 소자가 형성된 웨이퍼의 일면에 보호필름을 부착하는 단계 및 상기 웨이퍼의 타면을 연삭하는 단계를 더 포함할 수 있다. 이 때, 상기 보호필름은, 일면이 반도체 소자가 형성된 상기 웨이퍼의 일면에 접착되는 접착제층 및 상기 접착제층의 타면에 구비되고, 웨이퍼를 연삭하는 단계에서 발생되는 기계적 강도에 대하여 상기 웨이퍼의 일면을 보호하는 보호층을 포함할 수 있다.
상기 웨이퍼 다이싱 방법은, 상기 웨이퍼의 타면을 연삭하는 단계 이후에, 상기 보호필름의 상기 보호층을 박리하는 단계 및 투명한 이송기판이 상기 접착제층의 타면에 부착되는 단계를 더 포함할 수 있다.
이 때, 상기 웨이퍼의 타면에 패턴을 형성하는 단계는, 상기 투명한 이송기판을 통하여 확인되는 웨이퍼의 일면에 형성된 복수 개의 반도체 소자들 사이의 패턴 정보에 대응하여 상기 웨이퍼의 타면에 패턴을 형성할 수 있다.
일 실시예에 따른 웨이퍼를 다이싱하기 위한 시스템은, 웨이퍼의 일면에 형성된 복수 개의 반도체 소자들 사이의 패턴 정보를 촬영하는 촬영 모듈, 상기 촬영 모듈에 의하여 촬영된 상기 패턴 정보에 대응하여 상기 웨이퍼의 타면에 일정한 깊이의 홈을 지닌 패턴을 형성하는 패터닝 모듈 및 제1 플라즈마를 조사하여 상기 웨이퍼의 타면 및 상기 홈을 에칭하고 상기 홈이 상기 웨이퍼의 두께를 관통함으로써 상기 웨이퍼를 복수 개의 반도체 칩으로 분할하는 다이싱 모듈을 포함할 수 있다.
또한, 상기 웨이퍼를 다이싱하기 위한 시스템은, 상기 웨이퍼의 일면에 패턴을 형성하기 전에, 반도체 소자가 형성된 웨이퍼의 일면에 보호필름을 부착하는 부착 모듈, 상기 보호필름을 부착한 후에, 상기 웨이퍼의 타면을 연삭하는 연삭 모듈 및 상기 웨이퍼를 복수 개의 반도체 칩으로 분할한 후에, 상기 웨이퍼의 타면에 제2 플라즈마를 조사하여 게더링 레이어(Gettering layer)를 형성하는 게더링 레이어 형성 모듈을 더 포함할 수 있다.
상기 보호필름은, 일면이 반도체 소자가 형성된 상기 웨이퍼의 일면에 접착되는 접착제층 및 상기 접착제층의 타면에 구비되고, 웨이퍼를 연삭하는 동안 발생되는 기계적 강도에 대하여 상기 웨이퍼의 일면을 보호하는 보호층을 포함할 수 있다.
이 때, 상기 웨이퍼를 다이싱하기 위한 시스템은, 상기 패터닝 모듈로부터 상기 다이싱 모듈로 상기 웨이퍼를 이송시키기 위해 상기 보호층이 박리된 상태에서 상기 접착제층의 타면에 부착되는 이송기판을 더 포함할 수 있다.
상기 이송기판이 투명한 경우, 상기 웨이퍼의 타면에 게더링 레이어(Gettering layer)를 형성한 후에, 상기 이송기판의 하측에서 상기 이송기판을 향하여 UV광을 조사함으로써 상기 접착제층와 상기 웨이퍼 사이의 접착력을 약화시키고, 분할된 상기 복수 개의 반도체 칩을 상기 접착제층 및 상기 이송기판으로부터 탈착하여 패키징하는 패키징 모듈을 더 포함할 수 있다.
상기 이송기판이 불투명한 경우, 상기 웨이퍼의 타면에 게더링 레이어(Gettering layer)를 형성한 후에, 상기 웨이퍼의 타면에 다이싱 시트를 테이핑하고, 상기 웨이퍼의 일면이 위를 향하도록 뒤집고, 상기 이송기판 및 상기 접착제층을 제거하고 분할된 상기 복수 개의 반도체 칩을 상기 다이싱 시트로부터 탈착하여 패키징하는 패키징 모듈을 더 포함할 수 있다.
변형 실시예에 따른 웨이퍼를 다이싱하기 위한 시스템은, 반도체 소자가 형성된 웨이퍼의 일면에 보호필름의 일면을 부착하는 부착 모듈, 상기 웨이퍼의 타면을 연삭하는 연삭 모듈, 상기 웨이퍼를 이송시키기 위해 상기 보호필름의 타면에 부착되는 투명한 이송기판; 상기 투명한 이송기판을 통하여 확인되는 웨이퍼의 일면에 형성된 복수 개의 반도체 소자들 사이의 패턴 정보에 대응하여 상기 웨이퍼의 타면에 일정한 깊이의 홈을 지닌 패턴을 형성하는 패터닝 모듈, 제1 플라즈마를 조사하여 상기 웨이퍼의 타면 및 상기 홈을 에칭하고 상기 홈이 상기 웨이퍼의 두께를 관통함으로써 상기 웨이퍼를 복수 개의 반도체 칩으로 분할하는 다이싱 모듈 및 상기 웨이퍼를 복수 개의 반도체 칩으로 분할한 후에 상기 웨이퍼의 타면에 제2 플라즈마를 조사하여 게더링 레이어(Gettering layer)를 형성하는 게더링 레이어 형성 모듈을 포함할 수 있다.
일 실시예에 따른 비접촉식 웨이퍼 다이싱 방법 및 웨이퍼를 다이싱하기 위한 시스템은 반도체 구동소자의 고속화, 저소비 전력화에 따른 웨이퍼 집적화, 초박막화을 구현할 수 있다.
일 실시예에 따른 비접촉식 웨이퍼 다이싱 방법 및 웨이퍼를 다이싱하기 위한 시스템은 웨이퍼 스트레스 제거에 의해 칩강도를 향상시킬 수 있으며, 웨이퍼 내외의 불순물 포집에 의한 수율 향상을 도모할 수 있다.
도1은 일 실시예에 따른 웨이퍼 다이싱 방법의 순서도를 나타낸다.
도2는 일 실시예에 따른 웨이퍼 다이싱 방법의 대기압에서의 공정도를 나타낸다.
도3은 일 실시예에 따른 웨이퍼 다이싱 방법의 진공 상태에서의 공정도를 나타낸다.
도4는 이송기판이 투명한 경우 일 실시예에 따른 패키징 단계의 순서도를 나타낸다.
도5는 이송기판이 투명한 경우 일 실시예에 따른 패키징 단계의 공정도를 나타낸다.
도6은 이송기판이 불투명한 경우 일 실시예에 따른 패키징 단계의 순서도를 나타낸다.
도7은 이송기판이 불투명한 경우 일 실시예에 따른 패키징 단계의 공정도를 나타낸다.
도8은 변형 실시예에 따른 웨이퍼 다이싱 방법의 순서도를 나타낸다.
도9는 변형 실시예에 따른 웨이퍼 다이싱 방법의 공정도를 나타낸다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 이하의 설명은 실시예들의 여러 태양(aspects) 중 하나이며, 하기의 기술(description)은 실시예에 대한 상세한 기술(detailed description)의 일부를 이룬다.
다만, 일 실시예를 설명함에 있어서, 공지된 기능 혹은 구성에 관한 구체적인 설명은 본 발명의 요지를 명료하게 하기 위하여 생략하기로 한다.
또한, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여, 일 실시예에 따른 웨이퍼 다이싱 방법 및 웨이퍼를 다이싱하기 위한 시스템의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.
따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 일 실시예에 따른 웨이퍼 다이싱 방법 및 웨이퍼를 다이싱하기 위한 시스템의 가장 바람직한 일 실시예에 불과할 뿐이고, 일 실시예에 따른 웨이퍼 다이싱 방법 및 웨이퍼를 다이싱하기 위한 시스템의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다.
도1은 일 실시예에 따른 웨이퍼 다이싱 방법의 순서도를 나타내며, 도2는 일 실시예에 따른 웨이퍼 다이싱 방법의 대기압에서의 공정도를 나타내고, 도3은 일 실시예에 따른 웨이퍼 다이싱 방법의 진공 상태에서의 공정도를 나타낸다. 도4는 이송기판이 투명한 경우 일 실시예에 따른 패키징 단계의 순서도를 나타내며, 도5는 이송기판이 투명한 경우 일 실시예에 따른 패키징 단계의 공정도를 나타낸다. 도6은 이송기판이 불투명한 경우 일 실시예에 따른 패키징 단계의 순서도를 나타내며, 도7은 이송기판이 불투명한 경우 일 실시예에 따른 패키징 단계의 공정도를 나타낸다. 도8은 변형 실시예에 따른 웨이퍼 다이싱 방법의 순서도를 나타내며, 도9는 변형 실시예에 따른 웨이퍼 다이싱 방법의 공정도를 나타낸다.
도1 내지 도3을 참조하면, 일 실시예에 따른 웨이퍼 다이싱 방법(S10)은, 촬영부를 이용하여 웨이퍼의 일면에 형성된 복수 개의 반도체 소자들 사이의 패턴 정보를 촬영하는 단계(S100), 반도체 소자가 형성된 웨이퍼의 일면에 보호필름을 부착하는 단계(S200), 일면에 반도체 소자가 형성된 웨이퍼의 타면을 연삭하는 단계(S300) 및 촬영부에 의하여 촬영된 패턴 정보에 대응하여 웨이퍼의 타면에 일정한 깊이의 홈을 지닌 패턴을 형성하는 단계(S400)를 포함할 수 있다.
이 때, 상기 패턴 정보는 웨이퍼의 일면에 형성된 복수 개의 반도체 소자들 사이의 간격들에 대한 정보이며, 상기 보호필름(100)은 일면이 반도체 소자(S)가 형성된 웨이퍼(W)의 일면에 접착되는 접착제층(110) 및 접착제층(110)의 타면에 구비되고 웨이퍼(W)를 연삭하는 단계에서 발생되는 기계적 강도에 대하여 웨이퍼(W)의 일면을 보호하는 보호층(120)으로 구성될 수 있다.
또한, 일 실시예에 따른 웨이퍼 다이싱 방법(S10)은, 상기 과정 후에, 보호필름의 보호층을 박리하는 단계(S500) 및 이송기판이 접착제층의 타면에 부착되는 단계(S600), 제1 플라즈마를 조사하여 웨이퍼의 타면 및 홈을 에칭하고 홈이 웨이퍼의 두께를 관통함으로써 웨이퍼를 각각의 반도체 소자를 개별적으로 포함하는 복수 개의 반도체 칩으로 분할하는 다이싱 단계(S700) 및 웨이퍼의 타면에 제2 플라즈마를 조사하여 게더링 레이어(Gettering layer)를 형성하는 단계(S800)을 더 포함할 수 있다.
뿐만 아니라, 웨이퍼를 복수 개의 반도체 칩으로 분할하는 다이싱 단계(S700)는, 웨이퍼의 일면에 형성되고, 복수 개의 반도체 소자들 사이의 존재하는 스트리트층을 제거하는 단계를 더 포함할 수 있다. 이 때, 상기 스트리트층은 제1 플라즈마에 의하여 제거될 수 있다.
다만, 이에 한정되는 것은 아니며, 상기 스트리트층은 다이싱 단계와 별개로 제3 플라즈마에 의하여 제거될 수 있음은 당연하다.
각각의 단계 및 구성에 대해서는 이하에서 상세하게 설명한다.
이 때, 도2의 (a)를 참조하면, 웨이퍼(W)는 Si, SiAl, GaAs, Ge, SiGe, AlN, GaN, AlGaN, SiC, ZnO 또는 AlSiC 등으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 또한, 반도체 소자(S)는 반도체층, 절연층 및 금속층 중에서 적어도 하나를 포함할 수 있다.
또한, 보호필름이 부착되기 전 촬영부에 의하여 웨이퍼에서 반도체 소자 형성면의 패턴 정보를 인식할 수 있으며, 이는 저장부(미도시)에 저장될 수 있다. 이 때, 상기 패턴 정보는 웨이퍼의 일면에 형성된 복수 개의 반도체 소자들 사이의 간격들에 대한 정보이며, 즉, 스트리트 라인에 의해 구획된 복수의 영역일 수 있다.
또한, 상기 패턴 정보는 반도체 소자가 형성된 일면 또는 웨이퍼의 타면의 일 영역에 바코드로 형성되어 있을 수 있으며, 촬영부는 상기 바코드를 촬영하여 패턴 정보를 파악할 수 있다. 일 예로써, 촬영부는 카메라일 수 있으며, 특히, 적외선 카메라일 수도 있다. 다만, 이에 한정되는 것은 아니다.
도2의 (b)를 참조하면, 보호필름(100)은 접착제층(110) 및 보호층(120)으로 구성되며, 웨이퍼의 일면에 형성된 반도체 소자(S)를 보호하는 기능을 가진다. 즉, 후공정의 웨이퍼 박막화 공정에서는 반도체 소자가 형성된 웨이퍼의 일면에서 웨이퍼를 지지하면서, 웨이퍼의 타면이 연삭되기 위해, 웨이퍼의 일면이 연삭 시의 부하에 견딜 필요가 있다. 따라서, 보호필름은 단순한 레지스트막 등과는 달리 웨이퍼 일면에 형성된 반도체 소자를 피복할 만한 두께가 있고, 그 가압 저항은, 낮고 연삭 시의 더스트나 연삭수 등의 침입이 일어나지 않도록 반도체 소자를 밀착 가능하도록 밀착성이 높은 것일 수 있다.
보호필름(100) 중 보호층(120)은 플라스틱이나 고무 등으로 구성되며, 예를 들면 폴리에틸렌, 폴리프로필렌, 에틸렌 프로필렌 공중합체, 폴리부텐-1, 폴리-4-메틸펜텐- 1, 에틸렌-초산비닐 공중합체, 에틸렌 아크릴산 공중합체, 이오노머 등의 α-올레핀의 단독 중합체 또는 공중합체, 폴리에틸렌 테레프탈레이트, 폴리에틸렌 나프탈레이트, 폴리페닐렌설파이드, 폴리에테르이미드, 폴리이미드, 폴리카보네이트, 폴리메틸 메타크릴레이트, 폴리우레탄, 스티렌-에틸렌부텐 또는 펜텐계 공중합체 중 어느 하나로 형성되거나 이들 중 둘 이상을 혼합시킨 것일 수 있다. 또한, 이들 이외의 수지나 충전재, 첨가제 등이 배합된 수지 조성물로 조성될 수 있고, 요구 특성에 따라 임의로 선택될 수 있다. 또한, 보호층은 접착제층으로부터 용이하게 박리될 수 있다.
접착제층(110)은, 웨이퍼(W)의 일면으로 접착 시 반도체 소자(S) 등을 손상시키는 것이 아니며 또한 그 제거 시에 반도체 소자(S) 등의 파손이나 표면으로의 점착제 잔류를 일으키지 않는 것이다.
따라서, 접착제층(110)은 이와 같은 성질을 지니는 비경화성 접착제일 수 있다. 또한, 방사선 또는 자외선 경화에 의해 접착제층이 삼차원 망형화되면서 점착력이 저하됨과 동시에 박리한 후의 표면에 점착제 등의 잔류물이 잘 발생하지 않는다. 뿐만 아니라, 자외선 경화형이나 전자선과 같은 전리성 방사선 경화형 등의 방사선 중합형 접착제가 이용될 수 있다.
도2의 (c)를 참조하면, 일면에 반도체 소자가 형성된 웨이퍼의 타면을 연삭하는 단계(S300)는, 보호필름이 아래를 향하도록 고정시키고 웨이퍼의 타면을 연삭 헤드(미도시)에 의하여 연삭함으로써 웨이퍼를 박화하는 공정이다. 바람직하게는 웨이퍼의 두께가 약 400~500㎛가 될 때까지 연삭하는 공정이 지속될 수 있다. 다만, 연삭으로 인하여 잔존하는 웨이퍼의 두께가 반드시 이에 한정되는 것은 아니다. 뿐만 아니라, 웨이퍼의 두께 조절은, 기계적 연삭 뿐만 아니라 식각률이 높은 플라즈마에 의한 에칭에 의하여도 가능할 것이다.
도2의 (d)를 참조하면, 웨이퍼의 타면에 일정한 깊이의 홈을 지닌 패턴을 형성하는 단계(S400)는, 블레이드 톱(blade saw), 레이저 또는 플라즈마를 사용하여 웨이퍼의 타면에 패턴을 형성할 수 있으며, 웨이퍼의 일정 깊이까지 홈을 형성할 수 있다. 즉, 웨이퍼에 복수 개의 홈을 형성할 수 있다. 다만, 상기 패턴을 형성하는 단계(S400)는, 웨이퍼를 완전히 절단하여 하나의 웨이퍼를 복수 개의 웨이퍼로 분리하는 것은 아니며, 웨이퍼의 일부만을 제거하는 것이다.
또한, 웨이퍼의 타면에 패턴을 형성하는 단계(S400)에서, 홈의 깊이(L)는 웨이퍼(W)의 두께의 약 30% 내지 약 70%에 해당할 수 있다. 바람직하게는, 홈의 깊이(L)는 웨이퍼의 두께의 약 40% 내지 약 60%에 해당할 수 있다. 또한, 더 바람직하게는, 홈의 깊이(L)는 웨이퍼(W)의 두께의 약 50%에 해당할 수 있다. 예를 들어, 웨이퍼(W)의 두께가 약 10㎛ 내지 약 1000㎛인 경우, 홈의 깊이(L)는 약 5㎛ 내지 약 500㎛ 정도일 수 있다. 예를 들어, 웨이퍼(W)의 두께가 약 140㎛인 경우, 홈의 깊이(L)는 약 70㎛ 정도일 수 있다. 다만, 반드시 홈의 깊이(L)가 이에 한정되는 것은 아니다.
뿐만 아니라, 웨이퍼의 타면에 패턴을 형성하는 단계에서 형성된 상기 홈의 깊이(L)는, 다이싱 단계 이후에 잔존하는 웨이퍼의 두께의 수치와 동일할 수 있다.
한편, 홈의 너비(B)는 수십 ㎛일 수 있으며, 예를 들어, 약 10㎛ 내지 90㎛일 수 있다. 홈의 너비(B) 즉, 복수 개의 반도체 소자(S) 사이의 간격이 작을수록, 한정된 넓이의 웨이퍼(W) 상에 더 많은 개수의 반도체 소자(S)를 형성할 수 있다.
도2를 참조하면, 촬영부를 이용하여 웨이퍼의 일면에 형성된 복수 개의 반도체 소자들 사이의 패턴 정보를 촬영하는 단계(S100)부터 이송기판이 접착제층의 타면에 부착되는 단계(S600)까지는 대기압의 상태에서 이루어질 수 있다.
다만, 도3을 참조하면, 그 후의 과정인 제1 플라즈마를 조사하여 웨이퍼의 타면 및 홈을 에칭하고 홈이 웨이퍼의 두께를 관통함으로써 웨이퍼를 각각의 반도체 소자를 개별적으로 포함하는 복수 개의 반도체 칩으로 분할하는 다이싱 단계(S700) 및 웨이퍼의 타면에 제2 플라즈마를 조사하여 게더링 레이어(Gettering layer)를 형성하는 단계(S800)는 진공의 상태에서 이루어 질 수 있다. 다만, 이에 반드시 한정되는 것은 아니며, 상기 다이싱 단계 및 게더링 레이어를 형성하는 단계 또한 선택적으로 대기압의 상태에서 이루어질 수도 있을 것이다.
도3의 (g)를 참조하면, 웨이퍼를 복수 개의 반도체 칩으로 분할하는 다이싱 단계(S700)는, 불소계 가스의 플라즈마를 웨이퍼(W)의 타면 측에 조사함으로써, 홈이 노출될 때까지 웨이퍼(W)의 타면을 불소 래디컬의 화학 작용과 가속된 이온의 물리 작용에 의해 제거할 수 있다. 그에 따라, 웨이퍼(W)의 두께를 관통하는 홈을 형성함으로써 웨이퍼(W)를 각각의 반도체 소자를 개별적으로 포함하는 복수 개의 반도체 칩으로 분할할 수 있다.
또한, 웨이퍼를 복수 개의 반도체 칩으로 분할하는 다이싱 단계(S700)는, 웨이퍼의 타면을 연삭하는 단계에서 형성된 가공 손상층을 제1 플라즈마를 이용하여 제거하는 단계(S710), 제1 플라즈마를 이용하여 상기 웨이퍼의 타면을 에칭하여 박막화하는 단계(S720) 및 웨이퍼에 패턴을 형성하는 단계에서 생성된 상기 웨이퍼의 패터닝 면의 손상을 제1 플라즈마를 이용하여 제거하는 단계(S730)를 포함할 수 있다.
가공 손상층을 제거하는 단계(S710)는 스트레스 릴리프(Stress Relief) 단계라고 불릴 수도 있다. 또한, 웨이퍼의 타면을 에칭하여 박막화하는 단계(S720)는 파인 그라인딩(fine grinding) 단계라고 불릴 수도 있다.
상기 스트레스 릴리프(Stress Relief) 단계(S710), 파인 그라인딩(fine grinding)하는 단계(S720) 및 웨이퍼의 패터닝 면의 손상을 제거하는 단계(S730)는 불소계 가스에 의한 플라즈마 에칭에 의하여 이루어질 수 있으며, 일 실시예로써, 제1 플라즈마(310)의 소스는, 육불화황(SF6) 또는 삼불화질소(NF3) 일 수 있으며, 테트라플루오르메탄(CF4)와 산소(O2)를 혼합한 것일 수도 있다.
이와 같은 단계를 통하여, 연삭 단계에서 웨이퍼(W)의 타면 측에 형성된 가공 손상층 및 웨이퍼(W)에 패턴을 형성하는 단계에서 생성된 웨이퍼의 패터닝 면의 손상층이 제거될 수 있으며, 이로써 웨이퍼(W)의 휘는 현상(Warpage)을 방지할 수 있다.
도3의 (h)를 참조하면, 복수 개의 반도체 칩으로 분할된 웨이퍼의 타면에 제2 플라즈마(320)를 조사하여 게더링 레이어(Gettering layer)를 형성할 수 있다. 그리하여, 복수 개의 반도체 칩들의 뒷면을 거칠게 형성할 수 있다.
보다 상세하게, 게터링(Gettering)은 소자 작동 영역으로부터 철(Fe), 니켈(Ni), 구리(Cu), 및 은(Au) 등과 같은 천이 금속 불순물을 제거하는 기술을 의미하는 한다. 또한, 게더링 레이어를 형성한다는 것은, 웨이퍼의 백사이드에 나노 단위의 다결정 실리콘층을 형성하여, 웨이퍼 내부결함(Defect)과 불순물을 흡수 포집하고 외부 오염을 방지하는 레이어를 형성하는 것이다. 이 때, 제2 플라즈마의 소스는 아르곤(Ar) 또는 헬륨(He) 일 수 있다.
도4 및 도5를 참조하면, 게더링 레이어(Gettering layer)를 형성하는 단계(S800) 이후에, 이송기판(200)이 투명한 경우 복수 개의 반도체 칩을 패키징 하는 단계(S910)은, 이송기판(200)의 하측에서 이송기판을 향하여 UV광을 조사함으로써 접착제층(110)과 웨이퍼(W) 사이의 접착력을 약화시키는 단계(S911) 및 분할된 복수 개의 반도체 칩을 접착제층(110) 및 이송기판(200)으로부터 탈착하여 패키징하는 단계(S912)를 더 포함할 수 있다.
도5의 (i)를 참조하면, 복수 개의 반도체 칩으로 분할된 웨이퍼의 타면이 위를 향하게 놓인 상태에서, 이송기판(200)의 하측에서 이송기판 및 웨이퍼의 일면을 향해 UV광(자외선광)을 조사할 수 있고, 접착제층의 접착력을 약화시킴으로써 웨이퍼(W)와 접착제층 사이의 접착력을 감소시킬 수 있다.
그 후, 도5의 (j)와 같이, 분할된 각각의 반도체 칩을 접착제층(110) 및 이송기판(200)으로부터 탈착하여 패키징할 수 있다.
도6 및 도7을 참조하면, 게더링 레이어(Gettering layer)를 형성하는 단계(S800) 이후에, 이송기판(200)이 불투명한 경우 복수 개의 반도체 칩을 패키징 하는 단계(S920)은, 웨이퍼의 타면을 다이싱 시트에 테이핑하는 단계(S921), 웨이퍼의 일면이 위를 향하도록 뒤집는 단계(S922), 이송기판 및 접착제층을 제거하는 단계(S923) 및 분할된 복수 개의 반도체 칩을 다이싱 시트로부터 탈착하여 패키징하는 단계(S924)를 더 포함할 수 있다.
도7의 (i)를 참조하면, 게더링 레이어(Gettering layer)를 형성하는 단계(S800) 이후에 웨이퍼(W)의 일면이 아래를 향하고 있는 상태에서 웨이퍼(W)의 타면에 다이싱 시트(400)를 테이핑할 수 있다.
그 후, 도7의 (j)와 같이, 이송기판 및 웨이퍼의 일면이 위를 향하도록 뒤집은 뒤, 도7의 (k)와 같이 이송기판(200) 및 접착제층(110)을 제거할 수 있다. 이 때, 접착제층은 감압 접착형으로 형성될 수 있고, 접착제층(110)과 이송기판(200) 사이의 접착력이 접착제층(110)과 웨이퍼(W)사이의 접착력보다 강하여, 이송기판(200) 탈착하는 경우, 접착제층(110)은 이송기판(200)에 접착된 상태에서 웨이퍼(W)로부터 떨어질 수 있다.
도7의 (l)을 참조하면, 다이싱 시트(400)의 하측에서 UV광(자외선광)을 조사하여 다이싱 시트(400)와 웨이퍼(W) 사이의 접착력을 약화시킬 수 있고, 분할된 각각의 반도체 칩을 다이싱 시트(400)로부터 탈착하여 패키징할 수 있다.
도8 및 도9를 참조하면, 변형 실시예에 따른 웨이퍼 다이싱 방법(S10')은,
반도체 소자(S)가 형성된 웨이퍼(W)의 일면에 보호필름(100)을 부착하는 단계(S100'), 웨이퍼의 타면을 연삭하는 단계(S200'), 접착제층(110) 및 상기 접착제층의 타면에 구비되고 웨이퍼를 연삭하는 단계에서 발생되는 기계적 강도에 대하여 웨이퍼의 일면을 보호하는 보호층(120)으로 구성된 보호필름 중 상기 보호층(120)을 박리하는 단계(S300'), 투명한 이송기판(200)이 접착제층(110)의 타면에 부착되는 단계(S400')를 포함할 수 있다.
또한, 상기 웨이퍼 다이싱 방법(S10')은, 투명한 이송기판(200)을 통하여 확인되는 웨이퍼의 일면에 형성된 복수 개의 반도체 소자들 사이의 패턴 정보에 대응하여 상기 웨이퍼의 타면에 일정한 깊이의 홈을 지닌 패턴을 형성하는 단계(S500'), 제1 플라즈마를 조사하여 웨이퍼의 타면 및 홈을 에칭하고 홈이 웨이퍼의 두께를 관통함으로써 웨이퍼를 각각의 반도체 소자를 개별적으로 포함하는 복수 개의 반도체 칩으로 분할하는 다이싱 단계(S600') 및 웨이퍼의 타면에 제2 플라즈마를 조사하여 게더링 레이어(Gettering layer)를 형성하는 단계(S700')을 더 포함할 수 있다.
이와 같은 웨이퍼 다이싱 방법(S10')은, 촬영부를 통하여 웨이퍼 일면에 형성된 반도체 소자 간의 패턴에 관한 정보를 획득하는 것이 용이하지 않은 경우, 투명한 이송기판을 통하여 패턴 정보를 실시간으로 체크하면서 웨이퍼의 타면에 패터닝을 형성할 수 있기 때문에 유용하게 활용될 수 있을 것이다.
일 실시예에 따른 웨이퍼를 다이싱하기 위한 시스템은, 웨이퍼(W)의 일면에 형성된 복수 개의 반도체 소자(S)들 사이의 패턴 정보를 촬영하는 촬영 모듈, 촬영 모듈에 의하여 촬영된 패턴 정보에 대응하여 웨이퍼(W)의 타면에 일정한 깊이(L)의 홈을 지닌 패턴을 형성하는 패터닝 모듈 및 제1 플라즈마(310)를 조사하여 웨이퍼(W)의 타면 및 홈을 에칭하고 홈이 웨이퍼(W)의 두께를 관통함으로써 웨이퍼를 복수 개의 반도체 칩으로 분할하는 다이싱 모듈을 포함할 수 있다.
또한, 상기 웨이퍼를 다이싱하기 위한 시스템은, 웨이퍼(W)의 일면에 패턴을 형성하기 전에, 반도체 소자(S)가 형성된 웨이퍼의 일면에 보호필름(100)을 부착하는 부착 모듈, 보호필름(100)을 부착한 후에, 웨이퍼(W)의 타면을 연삭하는 연삭 모듈 및 웨이퍼를 복수 개의 반도체 칩으로 분할한 후에, 상기 웨이퍼의 타면에 제2 플라즈마(320)를 조사하여 게더링 레이어(Gettering layer)를 형성하는 게더링 레이어 형성 모듈을 더 포함할 수 있다.
상기 보호필름(100)은, 일면이 반도체 소자가 형성된 웨이퍼의 일면에 접착되는 접착제층(110) 및 접착제층의 타면에 구비되고 웨이퍼를 연삭하는 동안 발생되는 기계적 강도에 대하여 웨이퍼의 일면을 보호하는 보호층(120)을 포함할 수 있다.
이 때, 웨이퍼를 다이싱하기 위한 시스템은, 패터닝 모듈로부터 다이싱 모듈로 웨이퍼(W)를 이송시키기 위해 보호층(120)이 박리된 상태에서 접착제층(110)의 타면에 부착되는 이송기판(200)을 더 포함할 수 있다.
이송기판이 투명한 경우, 웨이퍼의 타면에 게더링 레이어(Gettering layer)를 형성한 후에, 이송기판의 하측에서 이송기판을 향하여 UV광을 조사함으로써 접착제층(110)와 웨이퍼(W) 사이의 접착력을 약화시키고, 분할된 상기 복수 개의 반도체 칩을 접착제층(110) 및 이송기판(200)으로부터 탈착하여 패키징하는 패키징 모듈을 더 포함할 수 있다.
이와 달리, 이송기판이 불투명한 경우, 웨이퍼(W)의 타면에 게더링 레이어(Gettering layer)를 형성한 후에, 웨이퍼의 타면에 다이싱 시트(400)를 테이핑하고, 웨이퍼의 일면이 위를 향하도록 뒤집고, 이송기판(200) 및 접착제층(110)을 제거하고 분할된 상기 복수 개의 반도체 칩을 다이싱 시트(400)로부터 탈착하여 패키징하는 패키징 모듈을 더 포함할 수 있다.
또한, 변형 실시예에 따른 웨이퍼를 다이싱하기 위한 시스템은, 반도체 소자가 형성된 웨이퍼의 일면에 보호필름(100)의 일면을 부착하는 부착 모듈, 웨이퍼(W)의 타면을 연삭하는 연삭 모듈, 웨이퍼(W)를 이송시키기 위해 보호필름(100)의 타면에 부착되는 투명한 이송기판, 투명한 이송기판을 통하여 확인되는 웨이퍼의 일면에 형성된 복수 개의 반도체 소자들 사이의 패턴 정보에 대응하여 웨이퍼의 타면에 일정한 깊이의 홈을 지닌 패턴을 형성하는 패터닝 모듈, 제1 플라즈마를 조사하여 웨이퍼의 타면 및 홈을 에칭하고 홈이 웨이퍼의 두께를 관통함으로써 웨이퍼를 복수 개의 반도체 칩으로 분할하는 다이싱 모듈 및 웨이퍼를 복수 개의 반도체 칩으로 분할한 후에 웨이퍼의 타면에 제2 플라즈마를 조사하여 게더링 레이어(Gettering layer)를 형성하는 게더링 레이어 형성 모듈을 포함할 수 있다.
상기에서 설명한 일 실시예에 따른 웨이퍼 다이싱 방법 및 웨이퍼를 다이싱하기 위한 시스템은, 반도체 구동소자의 고속화, 저소비 전력화에 따른 웨이퍼 집적화, 초박막화을 구현할 수 있다.
또한, 일 실시예에 따른 웨이퍼 다이싱 방법 및 웨이퍼를 다이싱하기 위한 시스템은, 웨이퍼 스트레스 제거에 의해 칩강도를 향상시킬 수 있으며, 웨이퍼 내외의 불순물 포집에 의한 수율 향상을 도모할 수 있다.
이상과 같이 실시예에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 실시예가 설명되었으나 이는 전반적인 이해를 돕기 위해서 제공된 것이다. 또한, 본 발명이 상술한 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 그러므로, 본 발명의 사상은 상술한 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.
100 : 보호필름
110 : 접착제층
120 : 보호층
200 : 이송기판
310 : 제1 플라즈마
320 : 제2 플라즈마
400 : 다이싱 시트
W : 웨이퍼
S : 반도체 소자

Claims (17)

  1. 웨이퍼의 일면에 형성된 복수 개의 반도체 소자들 사이의 간격에 대응하여 상기 웨이퍼의 타면에 일정한 깊이의 홈을 지닌 패턴을 형성하는 단계; 및
    제1 플라즈마를 조사하여 상기 웨이퍼의 타면 및 상기 홈을 에칭하고, 상기 홈이 상기 웨이퍼의 두께를 관통함으로써, 상기 웨이퍼를 복수 개의 반도체 칩으로 분할하는 다이싱 단계;
    를 포함하는,
    웨이퍼 다이싱 방법.
  2. 제1항에 있어서,
    상기 웨이퍼의 타면에 패턴을 형성하는 단계 이전에,
    촬영부를 이용하여 웨이퍼의 일면에 형성된 복수 개의 반도체 소자들 사이의 패턴 정보를 촬영하는 단계;
    를 더 포함하고,
    상기 웨이퍼의 타면에 패턴을 형성하는 단계는, 상기 촬영부에 의하여 촬영된 상기 패턴 정보에 대응하여 웨이퍼의 타면에 패턴을 형성하는, 웨이퍼 다이싱 방법.
  3. 제2항에 있어서,
    상기 웨이퍼를 복수 개의 반도체 칩으로 분할하는 다이싱 단계는,
    웨이퍼의 타면을 연삭하는 단계에서 형성된 가공 손상층을 제거하는 단계;
    상기 웨이퍼의 타면을 에칭하여 박막화하는 단계; 및
    웨이퍼에 패턴을 형성하는 단계에서 생성된 상기 웨이퍼의 패터닝 면의 손상을 제거하는 단계;
    를 포함하는, 웨이퍼 다이싱 방법.
  4. 제3항에 있어서,
    상기 웨이퍼를 복수 개의 반도체 칩으로 분할하는 다이싱 단계 이후에,
    상기 웨이퍼의 타면에 제2 플라즈마를 조사하여 게더링 레이어(Gettering layer)를 형성하는 단계;
    를 더 포함하는, 웨이퍼 다이싱 방법.
  5. 제4항에 있어서,
    상기 촬영부를 이용하여 패턴 정보를 촬영하는 단계 이후에,
    반도체 소자가 형성된 웨이퍼의 일면에 보호필름을 부착하는 단계; 및
    상기 웨이퍼의 타면을 연삭하는 단계;
    를 더 포함하고,
    상기 보호필름은,
    일면이 반도체 소자가 형성된 상기 웨이퍼의 일면에 접착되는 접착제층; 및
    상기 접착제층의 타면에 구비되고, 웨이퍼를 연삭하는 단계에서 발생되는 기계적 강도에 대하여 상기 웨이퍼의 일면을 보호하는 보호층;
    을 포함하는, 웨이퍼 다이싱 방법.
  6. 제5항에 있어서,
    상기 웨이퍼의 타면에 패턴을 형성하는 단계 이후에,
    상기 보호필름의 상기 보호층을 박리하는 단계; 및
    이송기판이 상기 접착제층의 타면에 부착되는 단계;
    를 더 포함하고,
    상기 이송기판이 투명한 경우,
    게더링 레이어(Gettering layer)를 형성하는 단계 이후에,
    상기 이송기판의 하측에서 상기 이송기판을 향하여 UV광을 조사함으로써, 상기 접착제층과 상기 웨이퍼 사이의 접착력을 약화시키는 단계; 및
    분할된 상기 복수 개의 반도체 칩을 상기 접착제층 및 상기 이송기판으로부터 탈착하여 패키징하는 단계;
    를 더 포함하는, 웨이퍼 다이싱 방법.
  7. 제5항에 있어서,
    상기 웨이퍼의 타면에 패턴을 형성하는 단계 이후에,
    상기 보호필름의 상기 보호층을 박리하는 단계; 및
    이송기판이 상기 접착제층의 타면에 부착되는 단계;
    를 더 포함하고,
    상기 이송기판이 불투명한 경우,
    게더링 레이어(Gettering layer)를 형성하는 단계 이후에,
    상기 웨이퍼의 타면을 다이싱 시트에 테이핑하는 단계;
    상기 웨이퍼의 일면이 위를 향하도록 뒤집는 단계;
    상기 이송기판 및 상기 접착제층을 제거하는 단계; 및
    분할된 상기 복수 개의 반도체 칩을 상기 다이싱 시트로부터 탈착하여 패키징하는 단계;
    를 더 포함하는, 웨이퍼 다이싱 방법.
  8. 제1항에 있어서,
    상기 웨이퍼의 타면에 패턴을 형성하는 단계에서 형성된 상기 홈의 깊이는, 상기 다이싱 단계 이후에 잔존하는 웨이퍼의 두께와 동일한 수치를 지니는, 웨이퍼 다이싱 방법.
  9. 제3항에 있어서,
    상기 웨이퍼를 복수 개의 반도체 칩으로 분할하는 다이싱 단계는,
    상기 웨이퍼의 일면에 형성되고, 복수 개의 반도체 소자들 사이의 존재하는 스트리트층을 제거하는 단계;
    를 더 포함하는, 웨이퍼 다이싱 방법.
  10. 제1항에 있어서,
    상기 웨이퍼의 타면에 패턴을 형성하는 단계 이전에,
    상기 반도체 소자가 형성된 웨이퍼의 일면에 보호필름을 부착하는 단계; 및
    상기 웨이퍼의 타면을 연삭하는 단계;
    를 더 포함하고,
    상기 보호필름은,
    일면이 반도체 소자가 형성된 상기 웨이퍼의 일면에 접착되는 접착제층; 및
    상기 접착제층의 타면에 구비되고, 웨이퍼를 연삭하는 단계에서 발생되는 기계적 강도에 대하여 상기 웨이퍼의 일면을 보호하는 보호층;
    을 포함하는, 웨이퍼 다이싱 방법.
  11. 제10항에 있어서,
    상기 웨이퍼의 타면을 연삭하는 단계 이후에,
    상기 보호필름의 상기 보호층을 박리하는 단계; 및
    투명한 이송기판이 상기 접착제층의 타면에 부착되는 단계;
    를 더 포함하고,
    상기 웨이퍼의 타면에 패턴을 형성하는 단계는,
    상기 투명한 이송기판을 통하여 확인되는 웨이퍼의 일면에 형성된 복수 개의 반도체 소자들 사이의 패턴 정보에 대응하여 상기 웨이퍼의 타면에 패턴을 형성하는, 웨이퍼 다이싱 방법.
  12. 웨이퍼의 일면에 형성된 복수 개의 반도체 소자들 사이의 패턴 정보를 촬영하는 촬영 모듈;
    상기 촬영 모듈에 의하여 촬영된 상기 패턴 정보에 대응하여 상기 웨이퍼의 타면에 일정한 깊이의 홈을 지닌 패턴을 형성하는 패터닝 모듈; 및
    제1 플라즈마를 조사하여 상기 웨이퍼의 타면 및 상기 홈을 에칭하고, 상기 홈이 상기 웨이퍼의 두께를 관통함으로써, 상기 웨이퍼를 복수 개의 반도체 칩으로 분할하는 다이싱 모듈;
    을 포함하는,
    웨이퍼를 다이싱하기 위한 시스템.
  13. 제12항에 있어서,
    상기 웨이퍼의 일면에 패턴을 형성하기 전에, 반도체 소자가 형성된 웨이퍼의 일면에 보호필름을 부착하는 부착 모듈;
    상기 보호필름을 부착한 후에, 상기 웨이퍼의 타면을 연삭하는 연삭 모듈; 및
    상기 웨이퍼를 복수 개의 반도체 칩으로 분할한 후에, 상기 웨이퍼의 타면에 제2 플라즈마를 조사하여 게더링 레이어(Gettering layer)를 형성하는 게더링 레이어 형성 모듈;
    을 더 포함하는, 웨이퍼를 다이싱하기 위한 시스템.
  14. 제13항에 있어서,
    상기 보호필름은,
    일면이 반도체 소자가 형성된 상기 웨이퍼의 일면에 접착되는 접착제층; 및
    상기 접착제층의 타면에 구비되고, 웨이퍼를 연삭하는 동안 발생되는 기계적 강도에 대하여 상기 웨이퍼의 일면을 보호하는 보호층;
    을 포함하고,
    상기 웨이퍼를 다이싱하기 위한 시스템은,
    상기 패터닝 모듈로부터 상기 다이싱 모듈로 상기 웨이퍼를 이송시키기 위해 상기 보호층이 박리된 상태에서 상기 접착제층의 타면에 부착되는 이송기판;
    을 더 포함하는, 웨이퍼를 다이싱하기 위한 시스템.
  15. 제14항에 있어서,
    상기 이송기판이 투명한 경우,
    상기 웨이퍼의 타면에 게더링 레이어(Gettering layer)를 형성한 후에, 상기 이송기판의 하측에서 상기 이송기판을 향하여 UV광을 조사함으로써 상기 접착제층와 상기 웨이퍼 사이의 접착력을 약화시키고, 분할된 상기 복수 개의 반도체 칩을 상기 접착제층 및 상기 이송기판으로부터 탈착하여 패키징하는 패키징 모듈;
    을 더 포함하는, 웨이퍼를 다이싱하기 위한 시스템.
  16. 제14항에 있어서,
    상기 이송기판이 불투명한 경우,
    상기 웨이퍼의 타면에 게더링 레이어(Gettering layer)를 형성한 후에, 상기 웨이퍼의 타면에 다이싱 시트를 테이핑하고, 상기 웨이퍼의 일면이 위를 향하도록 뒤집고, 상기 이송기판 및 상기 접착제층을 제거하고 분할된 상기 복수 개의 반도체 칩을 상기 다이싱 시트로부터 탈착하여 패키징하는 패키징 모듈;
    을 더 포함하는, 웨이퍼를 다이싱하기 위한 시스템.
  17. 반도체 소자가 형성된 웨이퍼의 일면에 보호필름의 일면을 부착하는 부착 모듈;
    상기 웨이퍼의 타면을 연삭하는 연삭 모듈;
    상기 웨이퍼를 이송시키기 위해 상기 보호필름의 타면에 부착되는 투명한 이송기판;
    상기 투명한 이송기판을 통하여 확인되는 웨이퍼의 일면에 형성된 복수 개의 반도체 소자들 사이의 패턴 정보에 대응하여 상기 웨이퍼의 타면에 일정한 깊이의 홈을 지닌 패턴을 형성하는 패터닝 모듈;
    제1 플라즈마를 조사하여 상기 웨이퍼의 타면 및 상기 홈을 에칭하고, 상기 홈이 상기 웨이퍼의 두께를 관통함으로써, 상기 웨이퍼를 복수 개의 반도체 칩으로 분할하는 다이싱 모듈; 및
    상기 웨이퍼를 복수 개의 반도체 칩으로 분할한 후에, 상기 웨이퍼의 타면에 제2 플라즈마를 조사하여 게더링 레이어(Gettering layer)를 형성하는 게더링 레이어 형성 모듈;
    을 포함하는, 웨이퍼를 다이싱하기 위한 시스템.
KR1020170096314A 2017-07-28 2017-07-28 웨이퍼 다이싱 방법 및 웨이퍼를 다이싱하기 위한 시스템 KR102030398B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020170096314A KR102030398B1 (ko) 2017-07-28 2017-07-28 웨이퍼 다이싱 방법 및 웨이퍼를 다이싱하기 위한 시스템
PCT/KR2017/008217 WO2019022278A1 (ko) 2017-07-28 2017-07-31 웨이퍼 다이싱 방법 및 웨이퍼를 다이싱하기 위한 시스템
CN201720993609.2U CN207338313U (zh) 2017-07-28 2017-08-09 用于切割晶片的装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170096314A KR102030398B1 (ko) 2017-07-28 2017-07-28 웨이퍼 다이싱 방법 및 웨이퍼를 다이싱하기 위한 시스템

Publications (2)

Publication Number Publication Date
KR20190012792A true KR20190012792A (ko) 2019-02-11
KR102030398B1 KR102030398B1 (ko) 2019-10-10

Family

ID=62378033

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170096314A KR102030398B1 (ko) 2017-07-28 2017-07-28 웨이퍼 다이싱 방법 및 웨이퍼를 다이싱하기 위한 시스템

Country Status (3)

Country Link
KR (1) KR102030398B1 (ko)
CN (1) CN207338313U (ko)
WO (1) WO2019022278A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117066977B (zh) * 2023-09-28 2024-02-23 浙江睿兆芯半导体科技有限公司 一种芯片超薄研磨切割方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060044756A (ko) * 2004-03-25 2006-05-16 엘피다 메모리, 아이엔씨. 반도체 장치 및 그 제조 방법
JP2006186234A (ja) * 2004-12-28 2006-07-13 Matsushita Electric Ind Co Ltd 半導体ウェーハの分割方法、研削装置および半導体ウェーハ分割システム
KR20100131159A (ko) * 2009-06-05 2010-12-15 에스티에스반도체통신 주식회사 플라즈마를 이용한 다이싱 방법
JP2015207718A (ja) * 2014-04-22 2015-11-19 デクセリアルズ株式会社 半導体装置の製造方法
KR101595916B1 (ko) * 2012-04-24 2016-02-19 어플라이드 머티어리얼스, 인코포레이티드 Uv-경화가능 접착 필름을 이용한 레이저 및 플라즈마 에칭 웨이퍼 다이싱
US20160190010A1 (en) * 2014-12-29 2016-06-30 Disco Corporation Method of dividing wafer into dies

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008159985A (ja) * 2006-12-26 2008-07-10 Matsushita Electric Ind Co Ltd 半導体チップの製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060044756A (ko) * 2004-03-25 2006-05-16 엘피다 메모리, 아이엔씨. 반도체 장치 및 그 제조 방법
JP2006186234A (ja) * 2004-12-28 2006-07-13 Matsushita Electric Ind Co Ltd 半導体ウェーハの分割方法、研削装置および半導体ウェーハ分割システム
KR20100131159A (ko) * 2009-06-05 2010-12-15 에스티에스반도체통신 주식회사 플라즈마를 이용한 다이싱 방법
KR101595916B1 (ko) * 2012-04-24 2016-02-19 어플라이드 머티어리얼스, 인코포레이티드 Uv-경화가능 접착 필름을 이용한 레이저 및 플라즈마 에칭 웨이퍼 다이싱
JP2015207718A (ja) * 2014-04-22 2015-11-19 デクセリアルズ株式会社 半導体装置の製造方法
US20160190010A1 (en) * 2014-12-29 2016-06-30 Disco Corporation Method of dividing wafer into dies

Also Published As

Publication number Publication date
WO2019022278A1 (ko) 2019-01-31
CN207338313U (zh) 2018-05-08
KR102030398B1 (ko) 2019-10-10

Similar Documents

Publication Publication Date Title
US20230115122A1 (en) Method of bonding thin substrates
US8969177B2 (en) Laser and plasma etch wafer dicing with a double sided UV-curable adhesive film
CN108807253B (zh) 扩展方法、半导体装置的制造方法、及半导体装置
US9847258B2 (en) Plasma dicing with blade saw patterned underside mask
CN105514038B (zh) 切割半导体晶片的方法
US8222120B2 (en) Method of dicing wafer using plasma
US9252057B2 (en) Laser and plasma etch wafer dicing with partial pre-curing of UV release dicing tape for film frame wafer application
US10157765B2 (en) Methods for processing a semiconductor workpiece
CN107452596B (zh) 元件芯片的制造方法
US8822325B2 (en) Chip package and fabrication method thereof
KR102487563B1 (ko) 반도체 패키지 및 그 제조방법
CN107452597B (zh) 元件芯片的制造方法
CN112534567B (zh) 用于切割管芯附着膜的方法
US9917011B2 (en) Semiconductor wafer, semiconductor device diced from semiconductor wafer, and method for manufacturing semiconductor device
KR102030409B1 (ko) 웨이퍼 다이싱 방법 및 웨이퍼를 다이싱하기 위한 시스템
KR20190012792A (ko) 웨이퍼 다이싱 방법 및 웨이퍼를 다이싱하기 위한 시스템
US9449897B2 (en) Chip package and method for forming the same
JP2018133496A (ja) 素子チップの製造方法
CN111755385A (zh) 基板处理方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant