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KR20170100198A - 단층 박막 커패시터 및 이의 제조 방법 - Google Patents

단층 박막 커패시터 및 이의 제조 방법 Download PDF

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KR20170100198A
KR20170100198A KR1020160022444A KR20160022444A KR20170100198A KR 20170100198 A KR20170100198 A KR 20170100198A KR 1020160022444 A KR1020160022444 A KR 1020160022444A KR 20160022444 A KR20160022444 A KR 20160022444A KR 20170100198 A KR20170100198 A KR 20170100198A
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KR
South Korea
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layer
electrode
dielectric layer
metal layer
disposed
Prior art date
Application number
KR1020160022444A
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English (en)
Inventor
이종필
임종봉
이해준
박지현
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

본 발명은 하부 전극; 상기 하부 전극의 상부에 배치되는 유전층; 상기 유전층 상부에 배치되는 상부 전극; 상기 유전층을 관통하도록 상기 유전층에 배치되는 제1 비아; 상기 상부 전극을 관통하도록 상기 상부 전극에 배치되며, 상기 제1 비아에 비해 폭 또는 지름이 큰 제2 비아; 및 상기 제1 및 제2 비아의 내측에 배치되며, 상기 하부 전극과 전기적으로 연결되는 연결 전극;을 포함하는 단층 박막 커패시터에 관한 것이다.

Description

단층 박막 커패시터 및 이의 제조 방법{Monolayer thin film capacitor and method for fabricating the same}
본 발명은 단층 박막 커패시터 및 이의 제조 방법에 관한 것이다.
이동통신기기 및 휴대용 전자기기 시장이 확대됨에 따라 초소형이면서도 높은 용량을 갖는 커패시터에 대한 요구가 증가하고 있다. 이에 따라 소형화가 가능하면서도 높은 용량을 얻을 수 있는 다층 세라믹 커패시터(Multi Layer Ceramic Capacitor, MLCC)가 각종 전자기기에 넓게 이용되고 있다.
기존의 다층 세라믹 커패시터는 전극 페이스트가 도포된 수십 내지 수백 장의 세라믹 시트를 적층하고, 양측면에 측면 전극을 형성하는 공정으로 제조되었다. 그러나 이러한 벌크 공정으로는 새로운 소형화나 대용량화에 한계가 있었다.
특히, 전자기기의 소형화 경향에 따라 커패시터, 인덕터와 같은 수동소자를 회로기판에 내장하는 기술이 연구되고 있는데, 기판 내장형 커패시터의 경우에는 기판 내에 내장되는 수동소자의 점유 면적을 감소시키고, 수동소자의 높이를 최소화할 필요가 있다.
단층 박막 커패시터는 기판 내장형 커패시터에서 요구되는 점유 면적 감소 및 커패시터의 높이의 최소화하기 유리하다는 장점이 있다.
이러한 단층 박막 커패시터의 높이를 더욱 최소화하고, 제조 공정을 단순화 할 수 있는 방안이 필요한 실정이다.
일본 공개특허공보 제2007-194472호
본 발명은 높이를 최소화하고, 점유 면적을 최소화 할 수 있는 단층 박막 커패시터를 제공하고자 한다.
또한, 본 발명은 제조 공정을 최소화하여 경제성이 높으며, 동시에 신뢰성이 뛰어난 단층 박막 커패시터의 제조방법을 제공하고자 한다.
본 발명의 일 실시예에 따른 단층 박막 커패시터는 하부 전극; 상기 하부 전극의 상부에 배치되는 유전층; 상기 유전층 상부에 배치되는 상부 전극; 상기 유전층을 관통하도록 상기 유전층에 배치되는 제1 비아; 상기 상부 전극을 관통하도록 상기 상부 전극에 배치되며, 상기 제1 비아에 비해 폭 또는 지름이 큰 제2 비아; 및 상기 제1 및 제2 비아의 내측에 배치되며, 상기 하부 전극과 전기적으로 연결되는 연결 전극;을 포함한다.
본 발명의 다른 실시예에 따른 단층 박막 커패시터의 제조 방법은 하부 전극을 마련하는 단계; 상기 하부 전극의 상부에 유전층 및 제1 비아를 형성하는 단계; 상기 제1 비아가 형성된 상기 유전층의 상부에 제1 금속층을 형성하는 단계; 상기 제1 금속층의 상부의 상기 제1 비아의 주변부에 제2 비아 형성용부재를 배치한 후에 제2 비아가 형성된 제2 금속층을 형성하는 단계; 및 상기 제2 비아 형성용부재를 제거하고, 노출된 제1 금속층을 식각하여 연결 전극과 상부 전극을 형성하는 단계;를 포함한다.
본 발명의 일 실시예에 따른 단층 박막 커패시터는 유전층의 상부에 배치되는 연결 전극 및 상부 전극이 별도의 보호층을 필요로 하지 않아, 단층 박막 커패시터의 높이를 최소화할 수 있다.
또한, 본 발명의 일 실시예에 따른 단층 박막 커패시터는 제1 및 제2 비아 내측에 배치되는 연결 전극를 통해 유전층 하부에 배치되는 금속을 기반으로 하는 기판이 외부 전원과 전기적으로 연결되기 때문에 단층 박막 커패시터의 점유 면적을 최소화할 수 있다.
본 발명의 다른 실시예에 따른 단층 박막 커패시터의 제조 방법은 유전층 형성시에 제1 비아를 동시에 형성하여 공정을 최소화할 수 있다.
또한, 본 발명의 다른 실시예에 따른 단층 박막 커패시터는 별도의 보호층을 형성하는 공정을 포함하지 않아 공정을 더욱 최소화할 수 있다.
도 1은 본 발명의 일 실시예에 따른 단층 박막 커패시터의 단면도를 개략적으로 도시한 것이다.
도 2는 본 발명의 일 실시예에 따른 단층 박막 커패시터의 평면도를 개략적으로 도시한 것이다.
도 3은 본 발명의 다른 실시예에 따른 단층 박막 커패시터의 단면도를 개략적으로 도시한 것이다.
도 4 내지 15는 본 발명의 또 다른 실시예인 단층 박막 커패시터의 제조 방법을 개략적으로 도시한 것이다.
도 16은 본 발명의 또 다른 실시예에 따른 단층 박막 커패시터 내장용 기판의 단면도를 개략적으로 도시한 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다.
그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
단층 박막 커패시터
도 1은 본 발명의 일 실시예에 따른 단층 박막 커패시터(100)의 단면도를 개략적으로 도시한 것이며, 도 2는 본 발명의 일 실시예에 따른 단층 박막 커패시터(100)의 평면도를 개략적으로 도시한 것이다.
이하, 도 1 및 도 2를 참조하여 본 발명의 일 실시예에 따른 단층 박막 커패시터(100)의 구조를 살펴보도록 한다.
본 발명의 일 실시예에 따른 단층 박막 커패시터(100)는 하부 전극(110), 유전층(120), 상부 전극(141) 및 연결 전극(142)을 포함한다.
하부 전극(100)은 금속 재질의 기판을 이용할 수 있다.
하부 전극(100)의 상부에는 유전층(120)이 형성된다. 유전층(120)은 BaTiO3(BTO), SrTiO3(STO), (Ba,Sr)TiO3(BST), Pb(Zr,Ti)O3(PZT), SrBiTaO9(SBT) 등의 고유전체 재료나 Ta2O5 등을 이용할 수 있다.
유전층(120)에는 제1 비아(151)가 배치된다. 제1 비아(151)는 유전층(120)을 관통하여 유전층(120)의 하부에 배치되는 하부 전극(100)의 일부가 제1 비아(151)로 노출되도록 배치된다.
유전층(120)의 상부에는 상부 전극(141)이 배치된다.
상부 전극(141)은 제1 상부 금속층(141a) 및 제2 상부 금속층(142b)를 포함한다.
제1 상부 금속층(141a)은 유전층(120)과 제2 상부 금속층(142b) 사이의 접착성을 향상시키는 역할을 수행할 수 있다.
인쇄회로기판에 단층 박막 커패시터가 내장되는 경우, 일반적으로 인쇄회로기판의 구리(Cu) 비아를 통해 단층 박막 커패시터가 외부 전원과 전기적으로 연결될 수 있다.
구리(Cu) 비아는 레이저를 이용하여 인쇄회로기판에 비아를 형성하고, 형성된 비아에 구리를 도금법에 의해 충전하게 된다.
상술한 인쇄회로기판에 비아를 형성하는 공정은 내장되는 단층 박막 커패시터의 상부 전극이 손상되지 않을 정도의 깊이로 레이저 식각이 수행되어야 하는데, 상부 전극이 도전성 페이스트를 이용하여 형성된 경우에는 식각 깊이를 조절하기 어렵다.
따라서 상부 전극의 최상층, 즉 제2 상부 금속층(141b)은 구리를 도금하여 형성된 구리 도금층일 수 있다. 다만, 구리에 한정되는 것은 아니며 인쇄회로기판에 내장시에 비아에 충전되는 금속과 동일한 금속을 이용한 도금층 일 수 있다.
이와 같이, 제2 상부 금속층(141b)이 도금으로 형성되는 경우에는 유전층(120)에 도금층을 직접 형성시키기 어렵다. 또한, 유전층(120)의 상부에 직접 도금, 증착 등의 방법으로 금속층을 형성시키더라도 유전층(120)과 직접 형성된 금속층 사이에 접착성이 떨어지는 문제가 있다.
따라서, 제2 상부 금속층(141b)과 유전층(120)의 사이에는 제1 상부 금속층(141a)이 배치될 수 있다.
제1 상부 금속층(141a)은 유전층(120)과 동일한 유전 재료를 첨가제로 일부 포함하고, 제2 상부 금속층(141b)에 이용된 금속 재료와 동일한 금속 분말을 일부 포함하는 도전성 페이스트를 이용하여 형성될 수 있다. 또는 제1 상부 금속층(141a)은 유전층(120)과 제2 상부 금속층(141b)과 접착성이 우수한 금속을 스퍼터를 이용하여 형성될 수 있다.
즉, 제1 상부 금속층(141a)은 유전층(120) 및 제2 상부 금속층(141b)에 대하여 모두 접착성이 우수한 특성을 가지게 된다.
상부 전극(141)에는 제2 비아(152)가 배치된다. 제2 비아(152)는 상부 전극(141)을 관통하며, 제1 비아(151)와 평면도 상에서 중심이 일치하도록 배치된다.
다시 말하자면, 제2 비아(152)는 별도의 보호층을 관통하는 것이 아니며, 상부 전극(141)을 관통하여 배치된다.
제1 비아(151) 및 제2 비아(152)의 내측에는 연결 전극(142)이 배치된다. 연결 전극(142)은 하부 전극(110)과 접속하여, 하부 전극(110)이 외부 전원과 전기적으로 연결되도록 할 수 있다.
연결 전극(142)은 제1 연결 금속층(142a) 및 제2 연결 금속층(142b)를 포함한다.
제1 연결 금속층(142a)은 유전층(120)과 제2 연결 금속층(142b) 사이의 접착성을 향상시키는 역할을 수행할 수 있다.
인쇄회로기판에 단층 박막 커패시터가 내장되는 경우, 일반적으로 인쇄회로기판의 구리(Cu) 비아를 통해 단층 박막 커패시터가 외부 전원과 전기적으로 연결될 수 있다.
구리(Cu) 비아는 레이저를 이용하여 인쇄회로기판에 비아를 형성하고, 형성된 비아에 구리를 도금법에 의해 충전하게 된다.
상술한 인쇄회로기판에 비아를 형성하는 공정은 내장되는 단층 박막 커패시터의 연결 전극이 손상되지 않을 정도의 깊이로 레이저 식각이 수행되어야 하는데, 연결 전극이 도전성 페이스트를 이용하여 형성된 경우에는 식각 깊이를 조절하기 어렵다.
따라서 연결 전극의 최상층, 즉 제2 연결 금속층(142b)은 구리를 도금하여 형성된 구리 도금층일 수 있다. 다만, 구리에 한정되는 것은 아니며 인쇄회로기판에 내장시에 비아에 충전되는 금속과 동일한 금속을 이용한 도금층 일 수 있다.
이와 같이, 제2 연결 금속층(142b)이 도금으로 형성되는 경우에는 유전층(120)에 도금층을 직접 형성시키기 어렵다. 또한, 유전층(120)의 상부에 직접 도금, 증착 등의 방법으로 금속층을 형성시키더라도 유전층(120)과 직접 형성된 금속층 사이에 접착성이 떨어지는 문제가 있다.
따라서, 제2 연결 금속층(142b)과 유전층(120)의 사이에는 제1 연결 금속층(142a)이 배치될 수 있다.
제1 연결 금속층(142a)은 유전층(120)과 동일한 유전 재료를 첨가제로 일부 포함하고, 제2 연결 금속층(142b)에 이용된 금속 재료와 동일한 금속 분말을 일부 포함하는 도전성 페이스트를 이용하여 형성될 수 있다. 또는 제1 연결 금속층(142a)은 유전층(120)과 제2 연결 금속층(142b)과 접착성이 우수한 금속을 스퍼터를 이용하여 형성될 수 있다.
즉, 제1 연결 금속층(142a)은 유전층(120) 및 제2 연결 금속층(142b)에 대하여 모두 접착성이 우수한 특성을 가지게 된다.
연결 전극(142)은 제1 비아(151)는 충전되도록 배치될 수 있으나, 제2 비아(152)에 대해서는 제2 비아(152)의 벽면과 이격되도록 제2 비아의 일부만을 충전되도록 배치된다.
특히, 제2 비아(152)는 제1 비아(151)보다 큰 폭 또는 큰 지름을 가지도록 배치되는데, 제2 비아(152)의 폭 또는 지름이 제1 비아(151)보다 크기 때문에 연결 전극(142)이 별도의 절연 부재 없이도 상부 전극(141)과 접속하는 것을 방지할 수 있다.
즉, 제2 비아(152)와 연결 전극(142)의 사이에는 공간(空間)(160)이 배치된다.
도 2를 참조하면, 종래의 단층 박막 커패시터와 달리 본 발명의 일 실시예에 따른 단층 박막 커패시터(100)는 연결 전극(142)이 평면도 상으로 유전층(120)의 내측에 배치되는 것을 알 수 있다.
즉, 하부 전극(110)과 외부 전원을 연결시키기 위하여 평면도 상으로 별도의 면적을 필요로 하지 않기 때문에 같은 커패시터 용량이 요구되는 경우에 단층 박막 커패시터의 점유 면적을 최소화할 수 있다. 이와 반대로 같은 점유 면적에 있어서는 단층 박막 커패시터의 용량을 최대화할 수 있다.
또한, 도 2를 참조하면, 평면도 상으로 연결 전극(142)은 공간(160)의 내측에 배치되는 것을 알 수 있으며, 공간(160)의 주변에는 상부 전극(141)이 배치되는 것을 알 수 있다.
즉, 상부 전극(141)은 유전층(120)의 상면 중 연결 전극(142)과 상부 전극(141)이 절연을 위한 최소한의 공간(160)을 제외한 유전층(120)의 상면 전부에 배치되는 것을 알 수 있다.
단층 박막 커패시터의 용량은 유전층을 사이에 두고 상부 전극 및 하부 전극이 오버랩(overlap) 되는 면적에 의해 결정된다.
본 발명의 일 실시예에 따른 단층 박막 커패시터(100)는 유전층(120)의 하부 전면에 접하도록 하부 전극(110)이 배치되고, 유전층(120)의 상면 중 연결 전극(142)과 상부 전극(141)의 절연을 위한 최소한의 공간(160)을 제외한 유전층(120)의 상면 전부에 상부 전극(141)이 배치되기 때문에, 상부 전극(141)과 하부 전극(110)이 유전층(120)을 사이에 두고 오버랩(overlap)되는 면적을 극대화할 수 있다.
따라서 본 발명의 일 실시예에 따른 단층 박막 커패시터(100)는 동일 점유 면적이라는 조건하에서 용량을 극대화 시키거나, 동일 목표 용량이라는 조건하에서 점유 면적을 최소화시킬 수 있다.
특히, 본 발명의 일 실시예에 따른 단층 박막 커패시터(100)는 상부 전극(141)과 연결 전극(142)을 절연시키거나, 상부 전극(141) 또는 연결 전극(142)을 형성할 때, 상부 전극(141) 및 연결 전극(142)의 상부를 덮는 보호층을 필요로 하지 않기 때문에, 단층 박막 커패시터의 두께를 최소화할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 단층 박막 커패시터(200)의 단면도를 개략적으로 도시한 것이다.
도 3에 있어서, 도 1 및 2를 참조하여 설명한 것과 동일한 구성에 대해서는 설명을 생략하도록 한다.
도 3을 참조하면, 본 발명의 다른 실시예에 따른 단층 박막 커패시터(200)의 하부 전극(210)은 금속 재질의 기판(211) 및 기판(211)에 도금된 하부 금속층(212)을 포함한다. 하부 금속층(212)은 니켈(Ni)일 수 있다.
본 발명의 다른 실시예에 따른 단층 박막 커패시터(200)의 하부 전극(210)은 유전층(220)과 유사한 열팽창 계수를 갖추는 재료를 이용하여 제작될 수 있으며, 이에 따라 단층 박막 커패시터(200)의 신뢰성을 향상시킬 수 있다.
단층 박막 커패시터의 제조 방법
도 4 내지 15는 본 발명의 또 다른 실시예인 단층 박막 커패시터의 제조 방법을 개략적으로 도시한 것이다.
도 4 내지 15를 각각 참조하여, 본 발명의 또 다른 실시예인 단층 박막 커패시터의 제조 방법을 설명하도록 한다.
먼저, 하부 전극(10)을 마련하는 단계(도 4)가 수행된다.
하부 전극(10)은 후술하는 제조 공정에 있어서, 기판의 역할을 수행하게 된다.
하부 전극(10)은 금속 재질의 기판일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, Si 기판에 금속층을 형성시킨 것일 수도 있다.
또는, 도 3에서 본 바와 같이 하부 전극(10)은 금속 재질의 기판과 기판에 도금된 하부 금속층을 포함할 수 있다.
하부 전극(10)을 마련한 뒤, 하부 전극(10)의 상부에 유전층(20) 및 제1 비아(51)를 형성하는 단계(도 5 내지 도 9)를 수행할 수 있다.
먼저, 하부 전극(10)의 상부에 유전층(20)을 형성(도 5)한다.
유전층(20)은 BaTiO3(BTO), SrTiO3(STO), (Ba,Sr)TiO3(BST), Pb(Zr,Ti)O3(PZT), SrBiTaO9(SBT) 등의 고유전체 재료나 Ta2O5 등을 이용할 수 있다.
유전층(20)을 형성하는 공정은 스크린 인쇄법, 코팅, 졸겔(Sol-gel)법, 화학 증착법(CVD) 등을 이용하여 수행될 수 있다.
형성된 유전층(20)의 상부에 제1 비아 형성용부재(21)를 형성(도 6)한다.
제1 비아 형성용부재(21)는 포토레지스트 일 수 있다.
제1 비아 형성용부재(21)가 포토레지스트인 경우, 제1 비아(51)가 형성될 영역의 제1 비아 형성용부재(21)를 제거하여 제1 식각 영역(51a)을 형성(도 7)한다.
그 후, 유전층(20)에 대한 식각을 수행하여 유전층(20)에 제2 식각 영역(51b)을 형성(도 8)한다.
마지막으로 제1 비아 형성용부재(21)를 제거하면 제1 비아(51) 및 유전층(20)이 형성(도 9)된다.
하부 전극(10)을 마련한 뒤, 하부 전극(10)의 상부에 유전층(20) 및 제1 비아(51)를 형성하는 단계는 위의 설명과 달리, 하부 전극(10)의 상부에 제1 비아(51)에 대응하는 영역에 제1 비아 형성용부재를 배치한 후, 유전층(20)을 형성하고, 마지막으로 제1 비아 형성용부재를 제거하여 제1 비아(51) 및 유전층(20)이 형성할 수도 있다.
다음으로 도 10에서 보는 바와 같이, 제1 금속층(40a)를 형성한다. 제1 금속층(40a)는 유전층(20)과 동일한 유전 재료를 첨가제로 일부 포함하고, 후술하는 제2 금속층(40b)에 이용된 금속 재료와 동일한 금속 분말을 일부 포함하는 도전성 페이스트를 이용하여 형성될 수 있다. 또는 제1 금속층(40a)은 유전층(120)과 제2 금속층(40b)과 접착성이 우수한 금속을 스퍼터를 이용하여 형성될 수 있다.
제1 금속층(40a)을 형성한 후에 제2 비아(52)가 형성된 제2 금속층(40b)을 형성하는 단계가 수행(도 11 내지 도 13)될 수 있다.
먼저, 제1 금속층(40a)의 상부에 제2 비아 형성용부재(43)를 형성(도 11)한다. 제2 비아 형성용부재(43)는 포토레지스트일 수 있다.
그 후, 도 12와 같이 제2 비아 형성용부재(43)를 후술하는 제1 금속층 식각 영역(60`)에 대응하는 부분만 남기고 제거한다.
이 때, 제2 비아 형성용부재(43)는 유전층(20)의 상부에 배치되며 제1 비아(51)의 주변부에 배치된다. 따라서, 후술하는 바와 같이 제2 비아(52)가 형성되면, 제2 비아(52)는 제1 비아(51)에 비해 폭 또는 지름이 크게 된다.
마지막으로 도금 등의 방법에 의해 제2 금속층(40b)을 형성(도 13)한다. 기판 내장용 단층 박막 커패시터인 경우, 제2 금속층(40b)은 구리(Cu)를 이용하여 수행될 수 있다.
그 후, 도 14과 같이, 제2 비아 형성용부재(43)을 제거하여 제1 금속층 식각 영역(60`)을 형성한다.
마지막으로, 도 15와 같이, 제1 금속층 식각 영역(60`)을 통해 노출된 제1 금속층(40a)를 식각하여 상부 전극(41)과 연결 전극(52)을 형성하게 되며, 제1 금속층 식각 영역(60`), 즉 제2 비아 형성용부재(43)을 제거된 부분은 공간(60)이 된다.
이와 같이, 본 발명의 또 다른 실시예에 따른 단층 박막 커패시터의 제조 방법에 있어서, 유전층 형성시에 제1 비아를 동시에 형성하여 공정을 택하는 경우에는 공정을 최소화할 수 있다.
또한, 본 발명의 다른 실시예에 따른 단층 박막 커패시터의 제조 방법은 별도의 보호층을 형성하는 공정을 포함하지 않아 공정을 더욱 최소화할 수 있다.
단층 박막 커패시터 내장용 기판
도 16은 본 발명의 또 다른 실시예에 따른 단층 박막 커패시터 내장용 기판의 단면도를 개략적으로 도시한 것이다.
도 16을 참조하면, 본 발명의 또 다른 실시예에 따른 단층 박막 커패시터 내장용 기판(1000)은 기판(1001), 제1 단자 전극(1011) 및 제2 단자 전극(1012)을 포함하며, 본 발명의 단층 박막 커패시터를 내장하고 있다.
제1 단자 전극(1011)은 상부 전극(141)과 전기적으로 연결되고, 제2 단자 전극(1012)는 연결 전극(142)과 전기적으로 연결된다.
본 발명의 단층 박막 커패시터는 전술한 바와 같이, 상부 전극(141)과 연결 전극(142)을 절연시키거나, 상부 전극(141) 또는 연결 전극(142)을 형성할 때, 상부 전극(141) 및 연결 전극(142)의 상부를 덮는 보호층을 필요로 하지 않기 때문에, 단층 박막 커패시터의 두께를 최소화할 수 있다. 즉, 상부 전극(141) 및 연결 전극(142)를 형성하는 경우에 보호층을 필요로 하지 않아, 상부 전극(141) 및 연결 전극(142)의 두께를 최소화할 수 있다.
기판(1001)에 단층 박막 커패시터를 내장시킨 경우, 도 16의 화살표와 같이 전류가 흐르게 된다.
종래, 기판에 내장되는 커패시터의 경우에는 각 전극의 절연 및 보호를 위해 보호층이 형성되고, 보호층의 두께만큼 전극의 두께가 증가된다.
ESL(Equivalent Series Inductance)를 결정하는 자기 선속량은 전류가 흐르는 루프(loop)의 면적에 비례 한다.
종래의 기판 내장형 커패시터의 경우에는 보호층으로 인해 전극의 두께가 본 발명의 전극의 두께보다 두꺼울 수 밖에 없다.
따라서, 본 발명의 일 실시예에 따른 단층 박막 커패시터 또는 이를 포함하는 단층 박막 커패시터 내장용 기판(1000)은 상부 전극(141) 및 연결 전극(142)를 형성하는 경우에 보호층을 필요로 하지 않아, 상부 전극(141) 및 연결 전극(142)의 두께를 최소화할 수 있으므로, 전류가 흐르는 루프(loop)의 면적을 최소화하고 ESL을 감소시킬 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정된다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이며, 이 또한 첨부된 청구범위에 기재된 기술적 사상에 속한다 할 것이다.
100, 200: 단층 박막 커패시터
110, 210: 하부 전극
120, 220: 유전층
141, 241: 상부 전극
142, 242: 연결 전극
150, 250: 비아

Claims (13)

  1. 하부 전극;
    상기 하부 전극의 상부에 배치되는 유전층;
    상기 유전층 상부에 배치되는 상부 전극;
    상기 유전층을 관통하도록 상기 유전층에 배치되는 제1 비아;
    상기 상부 전극을 관통하도록 상기 상부 전극에 배치되며, 상기 제1 비아에 비해 폭 또는 지름이 큰 제2 비아; 및
    상기 제1 및 제2 비아의 내측에 배치되며, 상기 하부 전극과 전기적으로 연결되는 연결 전극;을 포함하는 단층 박막 커패시터.
  2. 제1항에 있어서,
    상기 제2 비아와 상기 연결 전극의 사이에는 공간(空間)이 배치되는 단층 박막 커패시터.
  3. 제1항에 있어서,
    상기 제2 비아와 상기 연결 전극 사이에는 절연 부재가 배치되지 않는 단층 박막 커패시터.
  4. 제1항에 있어서,
    상기 상부 전극은,
    제1 상부 금속층; 및
    상기 제1 상부 금속층의 상부에 배치되는 제2 상부 금속층을 포함하고,
    상기 제1 상부 금속층은 상기 유전층과 상기 제2 상부 금속층 사이의 접착성을 향상시키는 단층 박막 커패시터.
  5. 제1항에 있어서,
    상기 연결 전극은 재1 연결 금속층 및 제2 연결 금속층을 포함하고,
    상기 제1 연결 금속층은 상기 하부 전극과 상기 제2 연결 금속층의 사이 및 상기 유전층과 상기 제2 연결 금속층의 사이에 배치되는 단층 박막 커패시터.
  6. 제1항에 있어서,
    상기 하부 전극은,
    금속 재질의 기판; 및
    상기 기판의 표면에 배치되는 하부 금속층;을 포함하는 단층 박막 커패시터.
  7. 제1항에 있어서,
    상기 상부 전극 및 상기 연결 전극의 상부에는 보호층이 배치되지 않아, 상기 단층 박막 커패시터의 높이를 최소화할 수 있는 단층 박막 커패시터.
  8. 하부 전극을 마련하는 단계;
    상기 하부 전극의 상부에 유전층 및 제1 비아를 형성하는 단계;
    상기 제1 비아가 형성된 상기 유전층의 상부에 제1 금속층을 형성하는 단계;
    상기 제1 금속층의 상부의 상기 제1 비아의 주변부에 제2 비아 형성용부재를 배치한 후에 제2 비아가 형성된 제2 금속층을 형성하는 단계; 및
    상기 제2 비아 형성용부재를 제거하고, 노출된 제1 금속층을 식각하여 연결 전극과 상부 전극을 형성하는 단계;를 포함하는 단층 박막 커패시터의 제조 방법.
  9. 제8항에 있어서,
    상기 제2 비아는 상기 제1 비아에 비해 폭 또는 지름이 큰 단층 박막 커패시터의 제조 방법.
  10. 제8항에 있어서,
    상기 유전층 및 제1 비아를 형성하는 단계는,
    상기 하부 전극의 상부에 상기 제1 비아에 대응하는 영역에 제1 비아 형성용부재를 배치한 후에 상기 유전층을 형성하여 수행되거나,
    상기 유전층을 형성한 후에 상기 유전층의 상부에 상기 제1 비아에 대응하는 부분을 제외한 영역에 제1 비아 형성용부재를 배치한 후에 상기 유전층을 식각하여 상기 제1 비아를 형성하는 단층 박막 커패시터의 제조 방법.
  11. 제8항에 있어서,
    상기 제2 비아 형성용부재가 제거된 영역은 공간(空間)이 배치되는 단층 박막 커패시터의 제조 방법.
  12. 제8항에 있어서,
    상기 제2 비아 형성용부재가 제거된 영역은 절연 부재가 배치되지 않는 단층 박막 커패시터의 제조 방법.
  13. 제8항에 있어서,
    상기 단층 박막 커패시터의 제조 방법은 상기 상부 전극 및 상기 연결 전극의 상부에 보호층을 형성하는 단계를 포함하지 않는 단층 박막 커패시터의 제조 방법.
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