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KR20170035649A - 반도체 소자 및 그 제조방법 - Google Patents

반도체 소자 및 그 제조방법 Download PDF

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KR20170035649A
KR20170035649A KR1020150134814A KR20150134814A KR20170035649A KR 20170035649 A KR20170035649 A KR 20170035649A KR 1020150134814 A KR1020150134814 A KR 1020150134814A KR 20150134814 A KR20150134814 A KR 20150134814A KR 20170035649 A KR20170035649 A KR 20170035649A
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이양희
고영호
권병호
김영국
윤보언
황인석
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삼성전자주식회사
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Abstract

본 발명의 기술적 사상은 셀 어레이 영역에 다이렉트 콘택 및 비트 라인이 형성되고 주변 회로 영역에 신뢰성 있는 게이트 전극 구조체가 형성된 반도체 소자 및 그 제조방법을 제공한다. 그 반도체 소자는, 제1 활성 영역이 정의된 셀 어레이 영역과, 제2 활성 영역이 정의된 주변 회로 영역을 포함하는 기판; 상기 기판 상에 형성되고 상기 제1 활성 영역을 노출시키는 콘택 홀들을 구비한 제1 절연층; 상기 제1 활성 영역에 연결되도록 상기 콘택 홀 내에 형성되고 상기 기판에 매몰된 다이렉트 콘택; 상기 다이렉트 콘택과 연결되고 일 방향으로 연장하는 비트 라인; 및 상기 제2 활성 영역 상에 형성된 게이트 절연막 및 게이트 전극 구조체;를 포함하고, 상기 다이렉트 콘택과 실질적으로 동일한 물질로 형성된 더미 도전층이 상기 주변 회로 영역에 존재한다.

Description

반도체 소자 및 그 제조방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 소자에 관한 것으로, 특히 셀 어레이 영역에 다이렉트 콘택 및 비트 라인이 형성되고 주변 회로 영역에 게이트 전극 구조체가 형성된 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소하고 있다. 또한, 고도로 집적된 반도체 소자 제조방법에 있어서, 셀 어레이 영역에 다이렉트 콘택과 비트 라인을 형성하고, 주변 회로 영역에 게이트 전극 구조체를 형성하는 공정이 동시에 진행될 수 있다. 한편, 셀 어레이 영역과 주변 회로 영역에 반도체 공정이 동시에 진행됨에 따라, 셀 어레이 영역과 주변 회로 영역의 높이를 동일 수준으로 유지하기 위하여 화학적기계적 연마(Chemical mechanical polishing: CMP)와 같은 평탄화 공정이 수행될 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 셀 어레이 영역에 다이렉트 콘택 및 비트 라인이 형성되고 주변 회로 영역에 신뢰성 있는 게이트 전극 구조체가 형성된 반도체 소자 및 그 제조방법을 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은 제1 소자 분리막에 의해 제1 활성 영역이 정의된 셀 어레이 영역과, 제2 소자 분리막에 의해 제2 활성 영역이 정의된 주변 회로 영역을 포함하는 기판; 상기 셀 어레이 영역에서, 상기 기판 상에 형성되고 상기 제1 활성 영역을 노출시키는 콘택 홀들을 구비한 제1 절연층; 상기 셀 어레이 영역에서, 상기 제1 활성 영역에 연결되도록 상기 콘택 홀 내에 형성되고 상기 기판에 매몰된 다이렉트 콘택; 상기 셀 어레이 영역에서, 상기 다이렉트 콘택과 연결되고 일 방향으로 연장하는 비트 라인; 및 상기 주변 회로 영역에서, 상기 제2 활성 영역 상에 형성된 게이트 절연막 및 게이트 전극 구조체;를 포함하고, 상기 다이렉트 콘택과 실질적으로 동일한 물질로 형성된 더미 도전층이 상기 주변 회로 영역에 존재하는, 반도체 소자를 제공한다.
본 발명의 일 실시예에 있어서, 상기 더미 도전층은, 상기 게이트 전극 구조체의 주변에 위치하거나 상기 게이트 전극 구조체의 일부를 구성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 전극 구조체는, 상기 게이트 절연막 상에 형성된 게이트용 제1 도전 패턴을 포함하고, 상기 게이트용 제1 도전 패턴은 상기 다이렉트 콘택과 다른 물질로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 더미 도전층은 상기 게이트 전극 구조체의 주변에 위치할 수 있다.
본 발명의 일 실시예에 있어서, 상기 다이렉트 콘택에 콘택하는 상기 비트 라인의 제1 도전 패턴은 상기 다이렉트 콘택과 다른 물질로 형성되고, 상기 비트라인의 제1 도전 패턴과 상기 게이트용 제1 도전 패턴은 실질적으로 동일 물질로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 다이렉트 콘택에 콘택하는 상기 비트 라인의 제1 도전 패턴은 상기 다이렉트 콘택과 실질적으로 동일 물질로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 전극 구조체는, 상기 게이트 절연막 상에 형성된 게이트용 제1 도전 패턴을 포함하고, 상기 게이트용 제1 도전 패턴은 상기 다이렉트 콘택과 다른 물질로 형성되며, 상기 더미 도전층은 상기 게이트 전극 구조체의 주변에 위치할 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 전극 구조체는, 상기 게이트 절연막 상에 형성된 게이트용 제1 도전 패턴을 포함하고, 상기 게이트용 제1 도전 패턴은 상기 더미 도전층으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 더미 도전층은, 상기 더미 도전층 상의 상부 물질층이 평탄화될 때 식각 저지막으로 작용할 수 있다.
본 발명의 일 실시예에 있어서, 상기 더미 도전층은 상기 주변 회로 영역에 다수 개 형성되고, 상기 더미 도전층은 상기 상부 물질층이 평탄화된 후, 상기 더미 도전층들 사이에 상기 상부 물질층 및 하부 도전층이 유지되며, 상기 하부 도전층 또는 더미 도전층이 상기 게이트 전극 구조체의 게이트용 제1 도전 패턴을 구성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 셀 어레이 영역에서, 상기 기판에 매몰 구조로 형성되고 상기 일 방향과 다른 방향으로 연장하는 워드 라인과 상기 워드 라인 상의 매몰 절연막; 상기 비트 라인들 사이에 배치되고 상기 제1 활성 영역에 연결되는 매몰 콘택; 상기 비트 라인 양 측벽에 형성되는 절연 스페이서 구조체; 및 상기 매몰 콘택에 연결된 랜딩 패드;를 포함할 수 있다.
또한, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 제1 소자 분리막에 의해 제1 활성 영역이 정의된 셀 어레이 영역과, 제2 소자 분리막에 의해 제2 활성 영역이 정의된 주변 회로 영역을 포함하는 기판; 상기 셀 어레이 영역에서, 상기 기판에 매몰 구조로 형성되고 제1 방향으로 연장하는 워드 라인과 상기 워드 라인 상의 매몰 절연막; 상기 셀 어레이 영역에서, 상기 기판과 상기 매몰 절연막 상에 형성되고 상기 제1 활성 영역을 노출시키는 콘택 홀들을 구비한 제1 절연층; 상기 셀 어레이 영역에서, 상기 제1 활성 영역에 연결되도록 상기 콘택 홀 내에 형성되고 상기 기판에 매몰된 다이렉트 콘택; 상기 셀 어레이 영역에서, 상기 다이렉트 콘택과 연결되고 제2 방향으로 연장하는 비트 라인; 상기 비트 라인들 사이에 배치되고 상기 제1 활성 영역에 연결되는 매몰 콘택; 및 상기 주변 회로 영역에서, 상기 제2 활성 영역 상에 형성된 게이트 절연막 및 게이트 전극 구조체;를 포함하고, 상기 다이렉트 콘택과 실질적으로 동일한 물질로 형성된 더미 도전층이 상기 주변 회로 영역에 존재하는, 반도체 소자를 제공한다.
본 발명의 일 실시예에 있어서, 상기 게이트 전극 구조체의 전극층은 상기 더미 도전층과 다른 물질로 형성되고, 상기 더미 도전층은 상기 게이트 전극 구조체의 주변에 위치할 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 전극 구조체의 전극층은 상기 더미 도전층으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 더미 도전층은 상기 주변 회로 영역에 다수 개 형성되고, 상기 더미 도전층은 상기 상부 물질층이 평탄화될 때 식각 저지막으로 작용하고, 상기 평탄화 후에 상기 더미 도전층들 사이에 상기 상부 물질층 및 하부 도전층이 유지되며, 상기 하부 도전층 또는 더미 도전층이 상기 게이트 전극 구조체의 전극층을 구성할 수 있다.
본 발명의 기술적 사상에 따른 반도체 소자는, 주변 회로 영역의 게이트 전극 구조체, 특히 게이트용 제1 도전 패턴이 더미 도전층의 존재로 인해 평탄화 공정에서 손상을 받지 않을 수 있다. 구체적으로, 폴리실리콘의 게이트용 제1 도전층을 덮는 희생층의 평탄화 공정에서, 더미 도전층 및 그 상부의 제1 도전층이 CMP 정지막으로 작용하여 희생층의 디싱이 방지됨으로써, 희생층 하부의 게이트용 제1 도전층 부분이 보호되고, 결과적으로 게이트용 제1 도전 패턴의 손상이 방지될 수 있다. 따라서, 본 발명의 기술적 사상에 따른 반도체 소자는 주변 회로 영역에 전기적 특성이 우수하고 신뢰성 있는 게이트 전극 구조체가 구현되도록 할 수 있다.
또한, 기술적 사상에 따른 반도체 소자 제조방법은, 더미 도전층이 셀 어레이 영역의 제1 도전층에 대한 패터닝 공정에서 함께 형성되므로 별도의 추가 공정이 불필요하여 공정상 유리할 수 있다.
더 나아가, 기술적 사상에 따른 반도체 소자 제조방법은, 더미 도전층이 상기희생층의 평탄화뿐만 아니라 차후 층간 절연막들을 형성할 때 직접 또는 간접적으로 CMP 정지막으로 이용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 셀 어레이 영역에 대한 개략적인 레이아웃이다.
도 2는 도 1의 반도체 소자의 셀 어레이 영역에 대한 단면도들이다.
도 3a 내지 도 3c는 도 1의 반도체 소자에서 주변 회로 영역에 대한 단면도들이다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자에 대한 단면도이다.
도 5 내지 도 7은 본 발명의 일 실시예에 따른 반도체 소자들에 적용되는 반도체 공정 원리를 개략적으로 보여주는 평면도들 및 단면도들이다.
도 8 내지 도 18은 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 과정을 보여주는 단면도들이다.
도 19는 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 과정을 보여주는 단면도이다.
도 20 내지 도 22은 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 과정을 보여주는 단면도들이다.
도 23은 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 시스템이다.
도 24는 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 메모리 카드이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 기술적 사상의 범위가 하기 실시예들에 한정되는 것은 아니다. 오히려, 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 통상의 기술자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 구성 요소가 다른 구성 요소에 연결된다고 기술될 때, 이는 다른 구성 요소와 바로 연결될 수도 있지만, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 유사하게, 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 구조나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 기술적 사상을 제한하기 위하여 사용된 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 셀 어레이 영역에 대한 개략적인 레이아웃이다.
도 1을 참조하면, 반도체 소자(100)는 활성 영역(ACT)들을 포함할 수 있다. 활성 영역(ACT)들은 제1 방향(X 방향) 및 제2 방향(Y 방향)에 대하여 사선 방향으로 배치될 수 있다.
워드 라인(WL)들이 활성 영역(ACT)들을 가로질러 제1 방향(X 방향)으로 연장하고 제2 방향(Y 방향)을 따라 상호 평행하게 배치될 수 있다. 워드 라인(WL)들 위에는 비트 라인(BL)들이 제2 방향(Y 방향)으로 연장하고 제1 방향(X 방향)을 따라 상호 평행하게 배치될 수 있다. 비트 라인(BL)들은 다이렉트 콘택(Direct Contact: DC)들을 통해 활성 영역(ACT)들에 연결될 수 있다.
일부 실시예들에서, 비트 라인(BL)들 중 상호 인접한 2 개의 비트 라인(BL)들 사이에 매몰 콘택(Buried Contact: BC)들이 형성될 수 있다. 매몰 콘택(BC)들은 각각 상호 인접한 2 개의 비트 라인(BL)들 중 어느 하나의 비트 라인(BL)의 상부까지 연장될 수 있다. 일부 실시예들에서, 매몰 콘택(BC)들은 제1 방향(X 방향) 및 제2 방향(Y 방향)을 따라 일렬로 배열될 수 있다.
매몰 콘택(BC)들 위에는 랜딩 패드(Landing Pad: LP)들이 형성될 수 있다. 매몰 콘택(BC)들 및 랜딩 패드(LP)들은 비트 라인(BL)들의 상부에 형성되는 커패시터들의 하부 전극들(도시 생략)을 활성 영역(ACT)들에 연결하는 역할을 할 수 있다. 랜딩 패드(LP)들은 각각 매몰 콘택(BC)들과 일부 오버랩되도록 배치될 수 있다.
도 2는 도 1의 반도체 소자의 셀 어레이 영역에 대한 단면도들로서, 왼쪽부터 각각 도 1의 I-I' 선, Ⅱ-Ⅱ' 선 및 Ⅲ-Ⅲ' 선을 절단한 단면도들이다.
도 2를 참조하면, 본 실시예의 반도체 소자(100)는 소자 분리막들(116)에 의해 활성 영역들(118)이 정의된 기판(110)을 포함할 수 있다. 활성 영역들(118)은 도 1의 활성 영역(ACT)들에 대응할 수 있다. 한편, 소자 분리막들(116)은 도시된 바와 같이, 제1 소자 분리막(116A) 및 제2 소자 분리막(116B)을 포함할 수 있다. 제1 소자 분리막(116A) 및 제2 소자 분리막(116B)은 서로 다른 물질로 형성될 수 있다. 활성 영역들(118) 중 다이렉트 콘택(132)에 콘택하는 부분들이 소스 영역들(118S)에 해당할 수 있다.
일부 실시예들에서, 기판(110)은 실리콘, 예컨대 단결정 실리콘, 다결정 실리콘, 또는 비정질 실리콘을 포함할 수 있다. 일부 실시예들에서, 기판(110)은 Ge, SiGe, SiC, GaAs, InAs, 및 InP 중에서 선택된 적어도 하나를 포함할 수 있다. 일부 실시예들에서, 기판(110)은 도전 영역, 예컨대 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
기판(110)에는 제1 방향(도 1의 X 방향)으로 연장하는 트렌치들(120T)이 형성되고, 트렌치들(120T) 내에 각각 게이트 절연막(122) 및 워드 라인(120)이 형성될 수 있다. 워드 라인들(120)은 도 1의 복수의 워드 라인(WL)들에 대응할 수 있다. 한편, 워드 라인들 상에는 매몰 절연막(124)이 형성될 수 있다.
기판(110)에는 활성 영역들(118) 중 일부를 노출하는 다이렉트 콘택 홀들(132H)이 형성되고, 다이렉트 콘택 홀들(132H) 내에 각각 도전 물질이 채워져 다이렉트 콘택들(132)이 형성될 수 있다. 다이렉트 콘택들(132)은 도 1의 다이렉트 콘택(DC)들에 대응할 수 있다.
기판(110) 상에 제1 버퍼 절연막 패턴(112) 및 제2 버퍼 절연막 패턴(114)이 차례로 형성될 수 있다. 제1 버퍼 절연막 패턴(112) 및 상기 제2 버퍼 절연막 패턴(114)은 각각 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합으로 이루어질 수 있다. 제1 버퍼 절연막 패턴(112) 및 제2 버퍼 절연막 패턴(114) 중 어느 하나는 생략될 수도 있다.
제2 버퍼 절연막 패턴(114) 상에는 제2 방향(도 1의 Y 방향)으로 상호 평행하게 연장되는 비트 라인들(142)이 형성될 수 있다. 비트 라인들(142)은 도 1의 비트 라인(BL)들에 대응할 수 있다. 비트 라인들(142)은 각각 다이렉트 콘택들(132)을 통해 활성 영역들(118)에 연결될 수 있다.
한편, 본 실시에의 반도체 소자(100)에서, 다이렉트 콘택(132)은 비트 라인(142)을 구성하는 제1 도전 패턴(142A)과 일체로 형성될 수 있다. 예컨대, 도 9에서 알 수 있듯이, 도전 물질이 다이렉트 콘택 홀(132H)을 채워 다이렉트 콘택(132)을 형성하고, 다이렉트 콘택(132)의 상부 부분(즉, 제1 도전 패턴(142A))은 비트 라인(142)의 일부를 구성할 수 있다. 한편, 왼쪽 단면도(I-I')와 오른쪽 단면도( Ⅲ-Ⅲ')에서, 다이렉트 콘택(132)과 제1 도전 패턴(142A)을 구별하기 위하여 점선으로 표시하고 있으나, 다이렉트 콘택(132)과 제1 도전 패턴(142A)은 동일한 도전 물질로 형성되므로 물리적으로 구별되지 않을 수 있다. 편의상, 점선을 기준으로 하부를 다이렉트 콘택(132)으로 하고, 상부를 제1 도전 패턴(142A)으로 정의하면, 다이렉트 콘택(132)의 상면은 제2 버퍼 절연막 패턴(114)의 상면과 동일 평면을 갖는다고 할 수 있다.
일부 실시예들에서, 다이렉트 콘택들(132)은 실리콘(Si), 게르마늄(Ge), 텅스텐(W), 텅스텐 질화물(WN), 코발트(Co), 니켈(Ni), 알루미늄(Al), 몰리브덴(Mo), 루테늄(Ru), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 구리(Cu), 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 다이렉트 콘택들(132)은 에피택셜(epitaxial) 실리콘층으로 이루어질 수 있다. 본 실시예의 반도체 소자(100)에서, 다이렉트 콘택들(132)은 폴리실리콘으로 형성될 수 있다.
한편, 다이렉트 콘택들(132)은 바텀-업(bottom-up) 방식 또는 탑-다운(top-down) 방식으로 형성될 수 있다. 바텀-업 방식의 경우, 선택적 에피택셜 성장 (Selective Epitaxial Growth, SEG), 전기 도금 (Electroplating), 무전해 도금 (Electro-less deposition, ELD) 등을 들 수 있다. 탑-다운 방식의 경우, CVD (Chemical Vapor Deposition), ALD (Atomic Layer Deposition) 등을 들 수 있다. 물론, 바텀-업 방식이나 탑-다운 방식이 상기 방법들에 한정되는 것은 아니다. 다이렉트 콘택들(132)은 씨드층의 그레인 사이즈나 결정 구조를 조절함으로써, 저항 특성이 조절될 수 있다. 예컨대, 다이렉트 콘택들(132)은 게이트 전극 구조체에 이용되는 폴리실리콘, 즉 게이트 폴리보다 저항이 더 낮을 수 있다.
덧붙여, 본 실시예의 반도체 소자(100)는 다이렉트 콘택들(132)이 먼저 형성되고, 상기 게이트 폴리가 나중에 형성하는 순서로 형성될 수 있다. 그에 따라, 다이렉트 콘택들(132) 내부에 보이드(void)나 심(seam)이 형성되는 것이 방지될 수 있다. 또한, 상기 게이트 폴리를 먼저 형성하고 다이렉트 콘택들을 형성하는 순서로 진행하는 경우에, 발생할 수 있는 여러 가지 문제점들이 해결될 수 있다. 예컨대, 다이렉트 콘택들(132)이 상기 게이트 폴리보다 먼저 형성됨으로써, 갭-필 향상을 위해 DED(depo-etch-depo) 공정 수행, 다이렉트 콘택과 게이트 폴리 계면에서 저항 증가, 및 비트 라인을 위한 패터닝 시에 언에치(Unetch) 또는 네클링(necking)과 같은 패턴 불량의 문제들이 해결될 수 있다.
비트 라인들(142)은 각각 다이렉트 콘택들(132)에 접하는 제1 도전 패턴(142A)을 포함할 수 있다. 또한, 비트 라인들(142) 각각은 제1 도전 패턴(142A) 상에 순차적으로 적층된 제2 도전 패턴(142B) 및 제3 도전 패턴(142C)을 더 포함할 수 있다. 도 2에서, 비트 라인들(142)이 제1 도전 패턴(142A), 제2 도전 패턴(142B) 및 제3 도전 패턴(142C)을 포함하는 3 중층 적층 구조로 형성되나, 비트 라인들(142)의 적층 구조가 그에 한정되는 것은 아니다. 예컨대, 비트 라인들(142)은 단일층, 이중층, 또는 4 중층 이상의 복수의 적층 구조로 형성될 수 있다.
비트 라인들(142)의 제1 도전 패턴들(142A) 각각은, 오른쪽 단면도(Ⅲ-Ⅲ')에서 알 수 있듯이, 다이렉트 콘택들(132)과 연결되는 제1 부분과, 제1 부분들 사이에 배치되고 제1 버퍼 절연막 패턴(112) 및 제2 버퍼 절연막 패턴(114)을 사이에 두고 기판(110)과 이격된 제2 부분을 포함할 수 있다. 상기 제1 부분과 제2 부분은 일체로 형성되어 비트 라인(142)이 연장하는 제2 방향(도 1의 Y 방향)으로 연장할 수 있다.
제1 도전 패턴들(142A)은 다이렉트 콘택(132)과 동일한 재질로 형성될 수 있다. 따라서, 다이렉트 콘택(132)에 대해서 전술한 도전 물질들로 형성될 수 있다. 예컨대, 본 실시예의 반도체 소자(100)에서, 제1 도전 패턴들(142A)은 폴리실리콘으로 형성될 수 있다. 한편, 제2 도전 패턴들(142B)은 티타늄 질화물(TiN)로 형성되고, 제3 도전 패턴(142C)은 텅스텐(W)으로 형성될 수 있다. 물론, 제2 도전 패턴들(142B)과 제3 도전 패턴(142C)의 재질이 상기 물질들에 한정되는 아니다.
비트 라인들(142) 상에는 각각 절연 캡핑 라인(144)이 형성될 수 있다. 하나의 비트 라인(142)과, 그에 대응하는 하나의 절연 캡핑 라인(144)이 하나의 비트 라인 구조체(140)를 구성할 수 있다.
비트 라인 구조체들(140) 각각의 양 측벽은 절연 스페이서 구조체(150)로 덮일 수 있다. 절연 스페이서 구조체들(150)은 각각 제1 절연 스페이서(152), 제2 절연 스페이서(154) 및 제3 절연 스페이서(156)를 포함할 수 있다. 일부 실시예들에서, 제1 절연 스페이서(152), 제2 절연 스페이서(154) 및 제3 절연 스페이서(156)는 각각 산화막, 질화막, 또는 이들의 조합으로 형성될 수 있다. 다른 일부 실시예들에서, 제1 절연 스페이서(152) 및 제3 절연 스페이서(156)는 각각 산화막, 질화막, 또는 이들의 조합으로 형성되고, 제1 절연 스페이서(152)와 상기 제3 절연 스페이서(156)의 사이에 개재되는 제2 절연 스페이서(154)는 에어 스페이서(air spacer)로 형성될 수 있다.
비트 라인들(142) 각각의 사이의 공간에는 절연 패턴들(130)과, 절연 패턴들(130)에 의해 한정되는 매몰 콘택 홀들(170H)이 형성될 수 있다. 매몰 콘택 홀들(170H)은 비트 라인들(142) 중 이웃하는 2 개의 비트 라인들(142) 사이에서 절연 스페이서 구조체들(150) 및 활성 영역들(118)에 의해 그 내부 공간이 한정될 수 있다. 이러한 매몰 콘택 홀들(170H) 내에 도전 물질이 각각 채워져 활성 영역들(118)에 연결되는 매몰 콘택들(170)이 형성될 수 있다. 매몰 콘택들(170) 각각의 상부에 랜딩 패드(180)가 형성될 수 있다. 매몰 콘택들(170)과 랜딩 패드들(180)은 각각 도 1의 매몰 콘택(BC)들 및 랜딩 패드(LP)들에 대응할 수 있다.
매몰 콘택들(170)은 활성 영역들(118)로부터 기판(110)에 수직하는 제3 방향(도 1에서 지면에서 나오는 방향)으로 연장될 수 있다. 랜딩 패드들(180)은 각각 매몰 콘택들(170) 상에 배치되고, 비트 라인들(142) 상으로 연장될 수 있다. 랜딩 패드들(180)은 매몰 콘택들(170)을 통해 활성 영역들(118)에 연결될 수 있다. 랜딩 패드들(180)은 비트 라인들(142) 사이의 영역에서 상기 제3 방향(도 1에서 지면에서 나오는 방향)으로 연장되고 비트 라인들(142)의 일부와 수직으로 오버랩되도록 비트 라인들(142)의 상면 중 적어도 일부를 덮을 수 있다.
매몰 콘택들(170)과 랜딩 패드들(180)의 사이에는 금속 실리사이드막들(172)이 형성될 수 있다. 금속 실리사이드막들(172)은 코발트 실리사이드(CoSix), 니켈 실리사이드(NiSix), 또는 망간 실리사이드(MnSix) 등으로 형성될 수 있으나, 이에 한정되는 것은 아니다.
랜딩 패드들(180)과 절연 스페이서 구조체들(150)의 사이, 및 랜딩 패드들(180)과 비트 라인 구조체들(140)의 사이에는 각각 도전성 배리어막들(174)이 개재될 수 있다. 도전성 배리어막들(174)은 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예컨대, 도전성 배리어막들(174)은 Ti/TiN 적층 구조로 형성될 수 있다. 한편, 도전성 배리어막들(174)은 비트 라인 구조체들(140)의 절연 캡핑 라인(144) 부분과 접할 수 있다. 또한, 도전성 배리어막들(174)은 금속 실리사이드막들(172)과 랜딩 패드들(180)의 사이에도 개재될 수 있다.
도 3a 내지 도 3c는 도 1의 반도체 소자에서 주변 회로 영역에 대한 단면도들로서, 셀 어레이 영역의 구조는 도 2에 예시된 구조와 동일할 수 있다.
도 3a를 참조하면, 본 실시예의 반도체 소자(100)의 주변 회로 영역(CORE/PERI)에서, 기판(110) 내에 소자 분리막들(116)에 의해 활성 영역들(119)이 정의되고, 활성 영역들(119) 상에는 게이트 절연막(140G)을 개재하여 게이트 전극 구조체(242)가 배치될 수 있다.
게이트 전극 구조체(242)는 게이트 절연막(140G) 상에 순차적으로 적층된 게이트용 제1 도전 패턴(142AG), 게이트용 제2 도전 패턴(142BG), 및 게이트용 제3 도전 패턴(142CG)을 포함할 수 있다. 게이트용 제1 도전 패턴(142AG)은 비트 라인(142)의 제1 도전 패턴(142A)과 동일한 도전 물질로 형성되거나 또는 서로 다른 도전 물질로 형성될 수 있다. 동일한 도전 물질로 형성되는 경우에, 예컨대 게이트용 제1 도전 패턴(142AG)과 제1 도전 패턴(142A) 둘 다 폴리실리콘으로 형성될 수 있다. 한편, 둘 다 폴리실리콘으로 형성되는 경우에도, 공정 조건의 조절을 통해 제1 도전 패턴(142A)의 저항이 게이트용 제1 도전 패턴(142AG)보다 낮도록 형성될 수 있다.
한편, 도 8 내지 도 18의 설명 부분을 통해 알 수 있듯이, 게이트용 제2 도전 패턴(142BG) 및 게이트용 제3 도전 패턴(142CG) 각각은 비트 라인(142)의 제2 도전 패턴(142B) 및 제3 도전 패턴(142C)과 동시에 형성될 수 있다. 따라서, 게이트용 제2 도전 패턴(142BG)은 제2 도전 패턴(142B)과 동일 도전 물질로 형성되고, 게이트용 제3 도전 패턴(142CG)은 제3 도전 패턴(142C)과 동일 도전 물질로 형성될 수 있다. 한편, 게이트용 제1 도전 패턴(142AG)은 제1 도전 패턴(142A)과는 다른 시점에서 형성될 수 있다. 예컨대, 제1 도전 패턴(142A)이 먼저 형성되고 게이트용 제1 도전 패턴(142AG)은 그 후에 형성될 수 있다.
게이트 전극 구조체(242) 상부에는 게이트용 절연 캡핑 라인(144G)이 형성될 수 있다. 게이트용 절연 캡핑 라인(144G)은 비트 라인(142) 상부의 절연 캡핑 라인(144)과 동시에 형성되고 그에 따라 절연 캡핑 라인(144)과 동일 절연 물질로 형성될 수 있다. 게이트 전극 구조체(242) 및 게이트용 절연 캡핑 라인(144G)의 양 측면에 절연 스페이서 구조체(250)가 형성될 수 있다. 절연 스페이스 구조체(250)는 제1 절연 스페이서(252), 제2 절연 스페이서(254) 및 제3 절연 스페이서(256)를 포함할 수 있다. 절연 스페이서 구조체(250)는 셀 어레이 영역(CELL)의 절연 스페이서 구조체(150)와 동시에 형성되거나 또는 별도로 형성될 수 있다. 동시에 형성되는 경우에, 제1 절연 스페이서(252), 제2 절연 스페이서(254) 및 제3 절연 스페이서(256) 각각은, 셀 어레이 영역(CELL)의 제1 절연 스페이서(152), 제2 절연 스페이서(154) 및 제3 절연 스페이서(156)와 동일한 물질로 형성될 수 있다.
절연 스페이서 구조체(250)의 측면으로 절연 스페이서 구조체(250)를 둘러싸는 절연막(230)이 형성될 수 있다. 절연막(230)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 형성할 수 있다. 한편, 절연막(230)에는 콘택 홀들(270H)이 형성되고, 콘택 홀(270H) 내벽에 도전성 배리어막(274)이 형성될 수 있다. 콘택 홀(270H)과 도전성 배리어막(274) 각각은 셀 어레이 영역(CELL)의 매몰 콘택 홀(170H) 및 도전성 배리어막(174)과 동시에 형성되고, 동일한 물질로 형성될 수 있다.
도전성 배리어막(274) 상에는 도전 라인(280)이 형성될 수 있다. 도전 라인(280)은 셀 어레이 영역(CELL)의 랜딩 패드(180)와 동시에 동일 물질로 형성될 수 있다. 도전 라인(280)은 금속, 금속 질화물, 도전성 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 예컨대, 도전 라인(280)은 텅스텐(W)을 포함할 수 있다.
덧붙여, 도시되지는 않았지만, 주변 회로 영역(CORE/PERI)의 적어도 일부분에는 더미 도전층(도 10의 142D 참조)이 존재할 수 있다. 예컨대, 반도체 소자(100)에 대한 제조 과정 중, 주변 회로 영역(CORE/PERI)에 게이트 전극 구조체(242)를 형성하기 위한 패터닝이 수행되는데, 이러한 패터닝 공정에서 더미 도전층들의 일부가 제거되지 않고 남을 수 있다. 도 3a의 경우, 게이트 전극 구조체(242)에 인접하여 존재하는 더미 도전층은 제거되고 게이트 전극 구조체(242)에서 멀리 떨어진 위치에 더미 도전층이 존재하나 편의상 도시되지 않고 있다.
본 실시예의 반도체 소자(100)에서, 주변 회로 영역(CORE/PERI)의 게이트 전극 구조체(242), 특히 게이트용 제1 도전 패턴(142AG)이 더미 도전층의 존재로 인해 평탄화 공정에서 손상을 받지 않을 수 있다. 구체적으로, 도 12 내지 도 14에서 보듯이, 폴리실리콘의 게이트용 제1 도전층(142AG')을 덮는 희생층(171)의 평탄화 공정에서, 더미 도전층(142D) 및 그 상부의 게이트용 제1 도전층(142AG')이 CMP 정지막으로 작용하여 희생층(171)의 디싱이 방지됨으로써, 희생층(171) 하부의 게이트용 제1 도전층(142AG') 부분이 보호되고, 결과적으로 게이트용 제1 도전 패턴(142AG)의 손상이 방지될 수 있다. 따라서, 본 실시예의 반도체 소자(100)는 주변 회로 영역(CORE/PERI)에 전기적 특성이 우수하고 신뢰성 있는 게이트 전극 구조체(242)가 구현되도록 할 수 있다. 또한, 본 실시예의 반도체 소자(100)는, 도 9 및 도 10에서 알 수 있듯이, 더미 도전층이 제1 도전층(142AL)에 대한 패터닝 공정에서 함께 형성되므로 별도의 추가 공정이 불필요할 수 있다. 상기 더미 도전층의 존재로 인해 평탄화 공정에서 하부층, 예컨대 게이트용 제1 도전 패턴(142AG)이 손상 받지 않는 원리에 대해서는 도 5 내지 도 7의 설명 부분에서 좀더 상세히 설명한다. 또한, 본 실시예의 반도체 소자(100)에 상기 원리를 적용하는 것과 관련하여, 도 8 내지 도 18의 설명 부분에 기술한다.
도 3b를 참조하면, 본 실시예의 반도체 소자(100a)는 도 3a의 반도체 소자(100)와 유사하나, 주변 회로 영역(CORE/PERI)의 게이트 전극 구조체(242a)에서 다를 수 있다. 구체적으로, 본 실시예의 반도체 소자(100a)에서, 게이트 전극 구조체(242a)는 게이트용 제1 도전 패턴(142DG), 게이트용 제2 도전 패턴(142BG) 및 게이트용 제3 도전 패턴(142CG)을 포함하고, 도 3a의 반도체 소자(100)의 게이트 전극 구조체(242)와는 게이트용 제1 도전 패턴(142DG)이 다를 수 있다.
예컨대, 본 실시예에서, 게이트용 제1 도전 패턴(142DG)은 평탄화 공정에서 하부층의 손상을 방지하기 위해 형성되는 더미 도전층을 기반으로 하여 형성될 수 있다. 한편, 상기 더미 도전층은 셀 어레이 영역(CELL)의 제1 도전 패턴(142A)과 동시에 형성될 수 있다. 그에 따라, 게이트용 제1 도전 패턴(142DG)은 제1 도전 패턴(142A)과 동일 재질로 형성될 수 있다. 예컨대, 게이트용 제1 도전 패턴(142DG)은 폴리실리콘으로 형성될 수 있다. 또한, 게이트용 제1 도전 패턴(142DG)은 제1 도전 패턴(142A)과 실질적으로 동일한 저항을 가질 수 있다.
본 실시예의 반도체 소자(100a) 역시, 주변 회로 영역(CORE/PERI)의 게이트 전극 구조체(242a)의 게이트용 제1 도전 패턴(142DG)이 더미 도전(142D)층의 존재로 인해 평탄화 공정에서 손상을 받지 않으며, 그에 따라, 주변 회로 영역(CORE/PERI)에 전기적 특성이 우수하고 신뢰성 있는 게이트 전극 구조체(242a)가 구현될 수 있다. 본 실시예의 반도체 소자(100a)에서, 게이트 전극 구조체(142a)가 더미 도전층을 기반으로 한 게이트용 제1 도전 패턴(142DG)을 포함하는 것과 관련하여, 도 19의 설명 부분에서 좀더 구체적으로 설명한다.
도 3c를 참조하면, 본 실시예의 반도체 소자(100b)는 도 3a의 반도체 소자(100)와 유사하나, 주변 회로 영역(CORE/PERI)의 게이트 전극 구조체(242)에 인접하여 더미 도전층(142D)이 존재한다는 점에서 다를 수 있다. 구체적으로, 본 실시예의 반도체 소자(100b)는, 주변 회로 영역(CORE/PERI)에 별도의 패터닝 공정을 진행하여 게이트 전극 구조체(242)를 형성하되, 게이트용 제1 도전층들(도 16의 142AG") 양쪽의 더미 도전층(142D)이 제거되지 않고 유지되도록 함으로써, 게이트 전극 구조체(242)에 인접하여 더미 도전층(142D)이 존재하도록 할 수 있다.
또한, 도 3a의 반도체 소자(100)의 제조 과정과 유사하게 도 18에서 게이트 전극 구조체(242)를 형성하되, 더미 도전층(142D)과 식각 선택비가 있는 제2 도전층(142BL), 제3 도전층(142CL), 및 절연막(144L)을 형성하고 패터닝을 진행함으로써, 게이트 전극 구조체(242)에 인접하여 더미 도전층(142D)이 유지되도록 할 수도 있다.
덧붙여, 게이트 전극 구조체(242) 형성 후, 층간 절연막들이 형성되는 경우에 더미 도전층(142D)은 층간 절연막들에 대한 평탄화 공정에서 직접 또는 간접적으로 CMP 정지막으로 이용될 수 있다. 여기서, 직접은 더미 도전층(142D) 자체가 CMP 정지막으로 작용하는 것을 의미하고, 간접은 앞서 도 14에서와 유사하게 평탄화 공정에서, 더미 도전층(142D) 상에 형성된 적어도 하나의 상부층 부분이 CMP 정지막으로 작용하는 것을 의미할 수 있다.
한편, 게이트 전극 구조체(242)에 인접하는 더미 도전층(142D)이 존재하는 경우에, 게이트 전극 구조체(242)의 패터닝 과정 중에 더미 도전층(142D)의 일부가 식각되어 크기가 작아질 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자에 대한 단면도이다. 도 1 내지 도 3b에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 4를 참조하면, 본 실시예의 반도체 소자(100c)는 셀 어레이 영역(CELL)의 다이렉트 콘택(132)과 비트 라인(142)의 구조에서, 도 3a의 반도체 소자(100)와 다를 수 있다. 구체적으로 본 실시예의 반도체 소자(100c)에서, 다이렉트 콘택(132)과 비트 라인(142)의 제1 도전 콘택(142A')은 서로 다른 공정을 통해 형성될 수 있다. 따라서, 다이렉트 콘택(132)과 제1 도전 콘택(142A')은 서로 다른 물질로 형성될 수 있다.
예컨대, 다이렉트 콘택(132)은 에피택셜(epitaxial) 실리콘, 금속 또는 금속 질화물로 형성되고, 제1 도전 콘택(142A')은 폴리실리콘으로 형성될 수 있다. 물론, 다이렉트 콘택(132)과 제1 도전 콘택(142A')이 서로 다른 공정으로 형성되더라도 동일 물질로 형성되는 것을 배제하는 것은 아니다. 예컨대, 다이렉트 콘택(132)과 제1 도전 콘택(142A') 둘 다 폴리실리콘으로 형성될 수 있다.
한편, 주변 회로 영역(CORE/PERI)의 게이트 전극 구조체(242)는 도 3a의 반도체 소자(100)의 게이트 전극 구조체(242)와 동일한 구조를 가질 수 있다. 그러나 그에 한하지 않고, 본 실시예의 반도체 소자(100c)는 도 3a의 반도체 소자(100)의 게이트 전극 구조체(242) 대신 도 3b의 반도체 소자(100a)의 게이트 전극 구조체(242a)를 포함할 수 있다. 다시 말해서, 본 실시예의 반도체 소자(100c)는 더미 도전층을 기반으로 한 게이트용 제1 도전 패턴(142DG)을 포함한 게이트 전극 구조체(242a)를 포함할 수 있다.
도 5 내지 도 7은 본 발명의 일 실시예에 따른 반도체 소자들에 적용되는 반도체 공정 원리를 개략적으로 보여주는 평면도들 및 단면도들로서, 각 도면에서 (a)는 주변 회로 영역에 더미 패턴들이 없는 구조를 보여주고, (b)는 주변 회로 영역에 더미 패턴들이 배치된 구조를 보여준다. 또한, 도 6 및 도 7 각각은 도 5의 단면도에 대응할 수 있다.
도 5를 참조하면, (a)에서, DRAM이나 플래시 메모리 등을 포함한 반도체 소자에서, 셀들(C)이 셀 어레이 영역(CELL)에 비교적 좁은 간격으로 배치될 수 있다. 또한, 셀 어레이 영역(CELL) 사이에 주변 회로 영역(PERI)이 배치되는데, 도시된 바와 같이 주변 회로 영역(PERI)은 매우 넓은 면적을 차지할 수 있다. 예컨대, 주변 회로 영역(PERI)의 폭(Wp)은 최대 800㎛에 이를 수 있다.
한편, 도 6에서 알 수 있듯이, 셀들(C)에는 소정 높이의 제1 물질층(L1)이 형성되어 있는 반면, 주변 회로 영역(PERI)에는 제1 물질층(L1)이 형성되지 않을 수 있다. 다른 경우로서, 셀들(C)과 주변 회로 영역(PERI)에 동일한 제1 물질층들(L1)이 형성되나 주변 회로 영역(PERI)에서 제1 물질층(L1)의 상면이 더 낮게 형성될 수 있다.
도 6에서 설명하겠지만, 전술한 구조로 제1 물질층들(L1)이 형성되고, 제1 물질층들(L1) 상부에 평탄화용 물질층(PL1)이 형성된 후, CMP 공정에 의한 평탄화가 수행되는 경우, 넓은 주변 회로 영역(PERI)에서 중앙 부분이 움푹 들어가는 형태의 디싱(dishing) 현상이 발생할 수 있다. 이러한 디싱 현상에 의해 평탄화용 물질층(PL1) 하부의 물질층 또는 제1 물질층(L1)이 노출되어 CMP 공정 자체 또는 그 후속 공정에서 손상을 입을 수 있다.
(b)에서, 주변 회로 영역(PERI)에는 다수의 더미 패턴들(Dp)이 형성될 수 있다. 한편, 주변 회로 영역(PERI)에는 제1 물질층이 형성되어 있거나 또는 제1 물질층과 다른 하부 물질층이 형성되어 있을 수 있다. 그에 따라, 더미 패턴들(Dp)은 제1 물질층 상에 형성되거나 상기 하부 물질층 상에 형성될 수 있다.
더미 패턴들(Dp)은 차후의 CMP 공정을 통한 평탄화에서 주변 회로 영역(PERI)의 디싱 현상을 방지하기 위하여 형성될 수 있다. 그에 따라, 더미 패턴들(Dp)의 재질은 상부로 형성되는 상부 물질층, 즉 평탄화용 물질층(도 6의 PL1 또는 PL2)에 대해서 식각 선택비가 높은 물질로 형성될 수 있다. 그에 따라, 상기 평탄화용 물질층에 대한 CMP 공정에서, 더미 패턴들(Dp)이 식각 정지막(etch stopping layer) 또는 CMP 정지막(CMP stopping layer)으로 작용하거나 또는 CMP 정지막의 기능을 보조하는 기능을 할 수 있다. 예컨대, 상기 평탄화용 물질층이 산화물로 형성되는 경우에, 더미 패턴들(Dp)은 폴리실리콘으로 형성될 수 있다.
더미 패턴들(Dp)의 폭(Wd)과 간격(S)은 공정 난이도를 증가시키지 않으면서, 디싱 현상을 최적으로 방지할 수 있는 수준으로 결정될 수 있다. 예컨대, 더미 패턴들(Dp)의 간격(S)을 4.8㎛ 정도로 유지함으로써, 디싱의 깊이를 150Å 이하로 유지시킬 수 있다. 더미 패턴들(Dp)의 폭(Wd)은 예컨대 수십 ㎛ 정도로 유지하여 거의 셀들(C)의 폭과 유사할 수 있다. 물론, 더미 패턴들(Dp)의 폭(Wd)과 간격(S)이 상기 수치들에 한정되는 것은 아니다.
참고로, 셀 어레이 영역(CELL)의 셀들(C) 사이의 좁은 영역들이 코어 영역을 구성할 수 있다. 코어 영역은 예컨대, 12㎛ 정도의 폭을 가질 수 있고, 그러한 코어 영역에도 디싱 현상이 발생할 수 있다. 따라서, 필요한 경우, 주변 회로 영역(PERI)과 동일한 원리의 반도체 공정 원리가 코어 영역에 적용될 수 있다. 도 3a 내지 도 4, 그리고 도 8 내지 22에서 주변 회로 영역(CORE/PERI)은 코어 영역을 포함하는 개념일 수 있다.
도 6을 참조하면, 셀 어레이 영역(CELL)과 주변 회로 영역(PERI) 상에 평탄화용 물질층(PL1, PL2)이 형성될 수 있다. 구체적으로, (a)에서, 셀 어레이 영역(CELL)의 제1 물질층들(L1)을 덮고 주변 회로 영역(PERI)의 상면을 덮는 평탄화용 물질층(PL1)이 형성될 수 있다. 또한, (b)에서, 셀 어레이 영역(CELL)의 제1 물질층들(L1)을 덮고 주변 회로 영역(PERI)의 더미 패턴들(Dp)을 덮는 평탄화용 물질층(PL2)이 형성될 수 있다.
도 7을 참조하면, 평탄화용 물질층(PL1, PL2)에 대하여, CMP 공정에 의한 평탄화가 수행될 수 있다. CMP 공정은 제1 물질층(L1)의 상면이 노출될 때까지 수행될 수 있다. CMP 공정에 의한 평탄화 후, (a)에서는 주변 회로 영역(PERI)의 중앙 부분에 디싱 현상이 크게 발생하는 반면, (b)에서는 주변 회로 영역(PERI)에 디싱 현상이 거의 발생하지 않을 수 있다. 이는 (b)의 경우, 더미 패턴들(Dp)이 CMP에 대해 정지막으로 역할을 하여 하부로의 식각이 억제될 수 있기 때문이다.
이와 같이, 비교적 넓은 영역에 더미 패턴들(Dp)을 형성하여 CMP 정지막으로 활용함으로써, 더미 패턴들(Dp) 하부의 물질층이 CMP 공정 자체 또는 그 후속 공정에서 손상되는 것을 방지할 수 있다. 한편, 이러한 원리는 셀 어레이 영역(CELL)과 주변 회로 영역(PERI) 상에 제2 물질층 및 평탄화용 물질층(PL2)을 형성한 후, CMP를 통한 평탄화를 수행하는 경우에도 동일하게 적용될 수 있다. 이때, 더미 패턴들(Dp)은 CMP 정지막의 보조 역할을 하고 그 상부의 제2 물질층 부분이 CMP 정지막의 역할을 할 수 있다. 예컨대, 더미 패턴들(Dp)은 간접적으로 CMP 정지막으로 이용될 수 있다.
참고로, 셀 어레이 영역(CELL)의 제1 물질층(L1)이 주변 회로 영역(PERI)의 상면에 대해서 제1 두께(D1)를 갖는 경우, CMP 공정에 의한 평탄화 후, 주변 회로 영역(PERI) 영역에서 디싱되는 제2 두께(D2)는 제1 두께(D1) 미만이 되어야 한다. 만약, 제2 두께(D2)가 제1 두께(D1) 이상이 되면 주변 회로 영역(PERI)의 상면이 노출되어 CMP 공정 자체 또는 그 후속 공정에서 주변 회로 영역(PERI)의 상면을 구성하는 물질층이 손상될 수 있다. 또한, 안정적으로 공정을 진행하기 위해서는 CMP 공정 후, 남은 제1 물질층(L1)의 두께는 최하 200Å 정도는 되어야 한다.
구체적으로 예컨대, 만약, 제1 두께(D1)가 500Å 정도인 경우, 디싱되는 제2 두께(D2)는 300Å 이하로 제한되어야 한다. 따라서, 300Å 이하의 낮은 디싱 슬러리(low dishing slurry)가 요구될 수 있다. 그러나 낮은 디싱을 위한 슬러리를 사용한다고 하더라도, 평탄화 물질층의 폭이 수십 내지 수백 ㎛에 이르는 경우 300Å 이하로 디싱을 억제하기 힘들 수 있다. 결국, CMP 공정에서, 주변 회로 영역(PERI)의 물질층 상면이 노출되어 손상되는 문제가 발생할 수 있다.
도 8 내지 도 18은 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 과정을 보여주는 단면도들로서, 셀 어레이 영역(CELL)의 왼쪽부터 각각 도 1의 I-I' 선, Ⅱ-Ⅱ' 선 및 Ⅲ-Ⅲ' 선을 절단한 단면도에 대응하고, 오른쪽 끝은 주변 회로 영역(CORE/PERI)의 단면도에 대응한다.
도 8을 참조하면, 기판(110)의 셀 어레이 영역(CELL) 및 주변 회로 영역(CORE/PERI)에 소자 분리용 트렌치들을 형성하고, 상기 소자 분리용 트렌치들 내에 소자 분리막들(116)을 형성한다. 소자 분리막들(116)에 의해 셀 어레이 영역(CELL)에 활성 영역들(118)이 정의되고, 주변 회로 영역(CORE/PERI)에 활성 영역(119)이 정의될 수 있다. 소자 분리막들(116) 각각은 제1 소자 분리막(116A) 및 제2 소자 분리막(116B)을 포함할 수 있다. 제1 소자 분리막(116A) 및 제2 소자 분리막(116B)은 서로 다른 물질로 이루어질 수 있다. 예컨대, 제1 소자 분리막(116A)은 산화막으로 이루어지고, 제2 소자 분리막(116B)은 질화막으로 이루어질 수 있다. 그러나 소자 분리막들(116)의 구조가 이중층 구조에 한정되는 것은 아니다. 예컨대, 소자 분리막들(116)은 1 종류의 절연막으로 이루어지는 단일층, 또는 적어도 3 종류의 절연막들의 조합으로 이루어지는 다중층으로 형성될 수도 있다.
기판(110)의 셀 어레이 영역(CELL)에 워드 라인 트렌치들(120T)을 형성한다. 워드 라인 트렌치들(120T)은 상호 평행하게 연장되며, 각각 활성 영역들(118)을 가로지르는 라인 형상을 가질 수 있다. Ⅱ-Ⅱ' 선의 단면도 부분에 예시된 바와 같이, 워드 라인 트렌치들(120T)은 저면에 단차가 형성될 수 있다. 이러한 단차는 소자 분리막들(116) 및 기판(110)을 각각 별도의 식각 공정을 통해 식각하여, 소자 분리막들(116)에 대한 식각 깊이와 기판(110)에 대한 식각 깊이가 서로 다르게 함으로써 형성될 수 있다.
워드 라인 트렌치들(120T) 각각의 내부에 게이트 절연막(122), 워드 라인(120), 및 매몰 절연막(124)을 차례로 형성한다.
일부 실시예들에서, 워드 라인들(120)을 형성한 후, 워드 라인들(120) 각각의 양측의 기판(110)에 불순물 이온을 주입하여 활성 영역들(118)의 상부 부분에 소스/드레인 영역을 형성할 수 있다. 다른 일부 실시예들에서, 워드 라인들(120)을 형성하기 전에 상기 소스/드레인 영역을 형성하기 위한 불순물 이온 주입 공정이 수행될 수 있다. 일부 실시예들에서, 워드 라인들(120)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, WSiN, 또는 이들의 조합으로 형성될 수 있다.
게이트 절연막(122)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO(oxide/nitride/oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막 (high-k dielectric film) 중에서 선택되는 적어도 하나로 이루어질 수 있다. 예컨대, 게이트 절연막(122)은 약 10 내지 25의 유전 상수를 가질 수 있다. 일부 실시예들에서, 게이트 절연막(122)은 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 형성될 수 있다. 예컨대, 게이트 절연막(122)은 HfO2, Al2O3, HfAlO3, Ta2O3, 또는 TiO2로 형성될 수 있다.
매몰 절연막(124)의 상면은 기판(110)의 상면과 실질적으로 동일 레벨을 유지할 수 있다. 그에 따라, 매몰 절연막(124)의 상면과 기판(110)의 상면은 동일 평면을 이룰 수 있다. 매몰 절연막(124)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합 중에서 선택되는 하나의 물질막으로 이루어질 수 있다.
제1 버퍼 절연막 패턴(112) 및 제2 버퍼 절연막 패턴(114)을 기판(110)상의 셀 어레이 영역(CELL) 및 주변 회로 영역(CORE/PERI)에 순차적으로 형성한다. 제1 버퍼 절연막 패턴(112) 및 제2 버퍼 절연막 패턴(114)은 각각 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 제1 버퍼 절연막 패턴(112)은 실리콘 산화막으로 이루어지고, 제2 버퍼 절연막 패턴(114)은 실리콘 질화막으로 이루어질 수 있다.
제1 버퍼 절연막 패턴(112) 및 제2 버퍼 절연막 패턴(114)에는 홀들(H)이 형성되고, 홀들(H)을 통해 기판(110)의 상면 일부가 노출될 수 있다. 홀들(H)을 통해 노출된 기판(110)의 상부 부분을 식각하여, 셀 어레이 영역(CELL)의 활성 영역들(118) 중 소스 영역들(118S)을 노출시키는 다이렉트 콘택 홀들(132H)을 형성한다.
도 9를 참조하면, 셀 어레이 영역(CELL) 및 주변 회로 영역(CORE/PERI)에서, 다이렉트 콘택 홀들(132H)을 채우고 제2 버퍼 절연막 패턴(114)의 상면을 덮는 도전층을 형성한다. 상기 도전층 중 다이렉트 콘택 홀들(132H) 채우는 부분이 다이렉트 콘택(132)을 형성하고, 제2 버퍼 절연막 패턴(114)을 덮는 부분이 제1 도전층(142AL)을 형성할 수 있다.
상기 도전층은 실리콘(Si), 게르마늄(Ge), 텅스텐(W), 텅스텐 질화물(WN), 코발트(Co), 니켈(Ni), 알루미늄(Al), 몰리브덴(Mo), 루테늄(Ru), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 구리(Cu), 또는 이들의 조합으로 이루어질 수 있다. 상기 도전층은 전술한 바와 같이 바텀-업 방식 또는 탑-다운 방식으로 형성될 수 있다. 예컨대, 도전층은 CVD 또는 ALD와 같은 증착 공정을 통해 폴리실리콘으로 형성될 수 있다. 한편, 다이렉트 콘택 홀들(132H)의 깊이가 비교적 얕으므로, 상기 도전층은 보이드나 심의 발생 없이 다이렉트 콘택 홀들(132H)을 완전히 채울 수 있다. 그에 따라, 다이렉트 콘택 홀들(132H)을 채우는 상기 도전층은 신뢰성 높은 다이렉트 콘택(132)을 구성할 수 있다.
전술한 바와 같이, 상기 도전층은 다이렉트 콘택(132)과 제1 도전층(142AL)을 구성할 수 있다. 다이렉트 콘택(132)과 제1 도전층(142AL)의 구별을 위해 다이렉트 콘택(132)과 제1 도전층(142AL)의 경계에 점선이 표시되고 있다. 이러한 점선이 다이렉트 콘택(132)의 상면(132T)에 해당할 수 있다. 물론, 상기 도전층이 동일 물질로 한 번의 공정을 통해 형성되므로, 다이렉트 콘택(132)과 제1 도전층(142AL)은 물리적으로 구별되지 않을 수 있다.
일부 실시예들에서, 상기 도전층은 제2 버퍼 절연막 패턴(114)의 상면을 100 ∼ 500Å 정도의 두께로 덮을 수 있다. 또한, 일부 실시예들에서, 상기 도전층은 제2 버퍼 절연막 패턴(114)의 상면을 300 ∼ 400Å 정도의 두께로 덮을 수 있다. 그러나 제2 버퍼 절연막 패턴(114)을 덮는 상기 도전층의 두께가 상기 수치들에 한정되는 것은 아니다.
도 10을 참조하면, 셀 어레이 영역(CELL) 및 주변 회로 영역(CORE/PERI)의 기판(110)의 결과물 상에 마스크 패턴(161)을 형성한다. 마스크 패턴(161)은 셀 어레이 영역(CELL)의 제1 도전층(142AL)은 완전히 덮되, 주변 회로 영역(CORE/PERI)의 제1 도전층(142AL)은 일부만을 덮는 형태를 가질 수 있다. 마스크 패턴(161)은 포토리소그라피 공정을 통해 형성한 PR(Photo Resist) 마스크로 형성될 수 있다. 경우에 따라, 마스크 패턴(161)은 하드 마스크로 형성될 수 있다.
마스크 패턴(161) 형성 후, 마스크 패턴(161)을 이용하여, 주변 회로 영역(CORE/PERI)에서 제1 도전층(142AL)의 노출된 부분들을 제거하여 더미 도전층(142D)을 형성한다. 더미 도전층(142D) 형성 후에, 더미 도전층들(142D) 사이에 제2 버퍼 절연막 패턴(114)의 상면이 노출될 수 있다. 더미 도전층들(142D) 사이의 제1 간격(S1)은 차후에 진행되는 CMP 공정에서 디싱 현상을 고려하여 적절히 결정될 수 있다. 예컨대, 150Å 이하의 디싱 깊이를 위해 제1 간격(S1)은 4.8㎛ 이하의 간격을 가질 수 있다. 물론, 제1 간격(S1)이 상기 수치에 한정되는 것은 아니다. 한편, 더미 도전층(142D)의 폭(도 5의 Wd 참조)은 크게 문제되지 않으며 공정 난이도, 예컨대 포토리소그라피 공정의 난이도를 증가시키지 않은 범위에서 적절히 선택될 수 있다.
도 11을 참조하면, 주변 회로 영역(CORE/PERI) 상에 더미 도전층들(142D) 형성 후, 더미 도전층들(142D) 사이에 노출된 제2 버퍼 절연막 패턴(114)과 그 하부의 제1 버퍼 절연막 패턴(112) 부분을 제거한다. 제2 버퍼 절연막 패턴(114)과 그 하부의 제1 버퍼 절연막 패턴(112)이 제거됨에 따라, 더미 도전층들(142D) 사이에 활성 영역(119) 및/또는 소자 분리막(116)의 상면이 노출될 수 있다.
제2 버퍼 절연막 패턴(114)과 제1 버퍼 절연막 패턴(112)은 마스크 패턴(161) 및 더미 도전층(142D)을 식각 마스크로 하여 건식 또는 습식 식각 공정을 통해 제거할 수 있다. 예컨대, 제2 버퍼 절연막 패턴(114)과 제1 버퍼 절연막 패턴(112)은 습식 식각 공정을 통해 제거될 수 있다. 도시하지는 않았지만, 습식 식각으로 제2 버퍼 절연막 패턴(114)과 제1 버퍼 절연막 패턴(112)이 제거되는 경우, 더미 도전층(142D)의 하부의 제2 버퍼 절연막 패턴(114)과 제1 버퍼 절연막 패턴(112)의 일부가 식각되어 안쪽으로 약간 들어간 구조를 가질 수 있다. 제2 버퍼 절연막 패턴(114)과 제1 버퍼 절연막 패턴(112) 제거 후, 마스크 패턴(161)이 제거될 수 있다.
도 12를 참조하면, 셀 어레이 영역(CELL) 및 주변 회로 영역(CORE/PERI)의 기판(110)의 결과물 상에 게이트용 절연막(140G') 및 게이트용 제1 도전층(142AG')을 차례로 형성한다. 게이트용 절연막(140G') 및 게이트용 제1 도전층(142AG')은 셀 어레이 영역(CELL)에서는 제2 버퍼 절연막 패턴(114)의 상면을 덮고, 주변 회로 영역(CORE/PERI)에서는 노출된 활성 영역(119)과 소자 분리막(116)의 상면을 덮을 수 있다.
게이트용 절연막(140G')은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 이들의 조합으로 이루어질 수 있다. 게이트용 제1 도전층(142AG')은 폴리실리콘, 불순물이 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 또는 금속 실리사이드 등으로 형성될 수 있다. 예컨대, 본 실시예의 반도체 소자 제조방법에서, 게이트용 제1 도전층(142AG')은 폴리실리콘으로 형성될 수 있다. 게이트용 절연막(140G') 및 게이트용 제1 도전층(142AG')은 CVD 또는 ALD 공정에 의해 형성될 수 있다.
한편, 주변 회로 영역(CORE/PERI)에 더미 도전층들(142D)이 형성됨에 따라, 주변 회로 영역(CORE/PERI) 상의 게이트용 제1 도전층(142AG')의 상면은 단차를 가질 수 있다. 즉, 더미 도전층들(142D) 상의 게이트용 제1 도전층(142AG')의 상면이 활성 영역(119)과 소자 분리막(116)의 상에 게이트용 제1 도전층(142AG')의 상면보다 높을 수 있다.
도 13을 참조하면, 셀 어레이 영역(CELL) 및 주변 회로 영역(CORE/PERI)의 기판(110)의 결과물 상에 희생층(171)을 형성한다. 희생층(171)은 평탄화를 위한 물질층으로서, 하부의 게이트용 제1 도전층(142AG')과 식각 선택비가 높은 물질로 형성될 수 있다. 예컨대, 게이트용 제1 도전층(142AG')이 폴리실리콘으로 형성된 경우에, 희생층(171)은 산화막으로 형성될 수 있다. 예컨대, 희생층(171)은 LD(Low-Density)-TEOS 산화막으로 형성될 수 있다. 물론, 희생층(171)이 상기 산화막 또는 LD-TEOS 산화막에 한정되는 것은 아니다.
한편, 희생층(171)은 평탄화를 위해, 게이트용 제1 도전층(142AG')의 단차 부분의 높이에 2배 이상의 높이로 형성될 수 있다. 예컨대, 게이트용 제1 도전층(142AG')의 단차 부분이 제1 도전층(142AL)에 기인하여 300 ∼ 400Å 정도의 두께를 갖는다고 할 때, 희생층(171)은 800Å 이상의 두께로 형성될 수 있다.
도 14를 참조하면, 희생층(171)에 대하여 CMP 공정을 통해 평탄화를 수행한다. CMP 공정을 통한 평탄화는 게이트용 제1 도전층(142AG')의 상면이 노출될 때까지 진행될 수 있다. 다만, 도시된 바와 같이, 주변 회로 영역(CORE/PERI)의 경우 게이트용 제1 도전층(142AG')에 단차 부분이 존재하므로, 그러한 단차 부분에는 희생층(171A)이 잔존하여 게이트용 제1 도전층(142AG')이 노출되지 않을 수 있다.
좀더 구체적으로, CMP 공정에서, 게이트용 제1 도전층(142AG')은 CMP 정지막으로 작용할 수 있다. 그러나 주변 회로 영역(CORE/PERI)의 게이트용 제1 도전층(142AG')은 게이트 전극 구조체(도 3A의 242)의 일부를 구성하므로, CMP 공정에서 노출되지 않고 희생층(171)에 의해 보호되어야 한다. 한편, 전술한 바와 같이 일반적으로 주변 회로 영역(CORE/PERI)은 매우 넓은 면적 및 간격을 가지기 때문에, 더미 도전층들(142D) 없이 바로 게이트용 제1 도전층(142AG') 및 희생층(171)을 형성하고 CMP 공정을 진행하는 경우, 디싱 현상에 의해 게이트 도전층(142AG')이 노출되어 손상을 입을 수 있다.
그러나 본 실시예의 반도체 소자 제조공정의 경우, 더미 도전층들(142D)을 형성하고, 그러한 더미 도전층들(142D)을 이용하여 CMP 공정에서 디싱 현상을 최소로 할 수 있다. 특히, 게이트 전극 구조체(242)에 이용되는 게이트용 제1 도전층(142AG')의 부분(즉, 도 3a의 게이트용 제1 도전 패턴(142AG) 부분)이 CMP 공정에서 노출되지 않게 함으로써, 신뢰성 있는 게이트 전극 구조체를 구현할 수 있다. 예컨대, 도 3a의 게이트용 제1 도전 패턴(142AG) 부분에 해당하는 게이트용 제1 도전층(142AG') 부분이 더미 도전층들(142D) 사이에 위치하도록 더미 도전층들(142D)을 배치하여, CMP 공정을 진행함으로써, 해당 게이트용 제1 도전층(142AG') 부분이 CMP 공정에서 손상을 입지 않도록 할 수 있다.
한편, CMP 공정을 통한 평탄화 후에, 게이트용 제1 도전층(142AG')의 두께는 CMP 공정 전의 두께보다는 얇아질 수 있다. 경우에 따라, CMP 공정을 정밀하게 제어함으로써, 게이트용 제1 도전층(142AG')의 두께를 CMP 공정 전의 두께와 실질적으로 동일하게 유지시킬 수도 있다.
도 15를 참조하면, 잔존하는 희생층(171B)을 식각 마스크로 하여 게이트용 제1 도전층(142AG')을 제거한다. 게이트용 제1 도전층(142AG')의 제거를 통해, 셀 어레이 영역(CELL)의 게이트용 절연막(140G') 전체가 노출될 수 있다. 또한, 주변 회로 영역(CORE/PERI)에서, 더미 도전층들(142D) 상면 및 측면 일부의 게이트용 절연막(140G')이 노출될 수 있다.
한편, 희생층(171B)의 하부 및 측면 일부에 게이트용 제1 도전층들(142AG")이 유지될 수 있다. 잔존하는 게이트용 제1 도전층들(142AG")은 차후 게이트 전극 구조체들(도 3a의 242) 각각의 게이트용 제1 도전 패턴(142AG)을 구성할 수 있다. 게이트용 제1 도전층(142AG')은 예컨대, 에치-백(etch-back) 공정을 통해 제거될 수 있다. 에치-백 공정 후, 게이트용 제1 도전층(142AG') 하부의 게이트용 절연막(140G')도 어느 정도 식각되어 두께가 얇아질 수 있다.
도 16을 참조하면, 게이트용 도전층들(142AG') 제거 후, 노출된 게이트용 절연막(140G') 및 희생층(171B)을 제거한다. 게이트용 절연막(140G') 및 희생층(171B) 제거를 통해, 셀 어레이 영역(CELL)의 제1 도전층(142AL) 전체가 노출될 수 있다. 또한, 주변 회로 영역(CORE/PERI)에서, 더미 도전층들(142D) 상면 및 측면 일부가 노출되고, 잔존하는 게이트용 제1 도전층들(142AG")의 상면이 노출될 수 있다.
한편, 게이트용 절연막(140G') 및 희생층(171B)은 예컨대, 둘 다 산화막 계통의 물질로 형성될 수 있다. 따라서, 게이트용 절연막(140G') 및 희생층(171B)은 불산(HF) 용액을 사용하는 습식 식각 공정 등을 통해 제거할 수 있다.
도 17을 참조하면, 셀 어레이 영역(CELL) 및 주변 회로 영역(CORE/PERI)의 기판(110)의 결과물 상에 제2 도전층(142BL) 및 제3 도전층(142CL)을 차례로 형성한 후, 제3 도전층(142CL) 위에 절연막(144L)을 차례로 형성한다.
일부 실시예들에서, 제2 도전층(142BL)은 티타늄 질화물(TiN)로 이루어지고, 제3 도전층(142CL)은 텅스텐(W)으로 형성될 수 있다. 물론, 제2 도전층(142BL) 및 제3 도전층(142CL)의 재질이 상기 물질들에 한정되는 것은 아니다. 절연막(144L)은 예컨대, 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 형성될 수 있다.
도 18을 참조하면, 셀 어레이 영역(CELL)에서 제1 도전층(142AL), 제2 도전층(142BL), 제3 도전층(142CL), 및 절연막(144L)을 패터닝하여, 각각 제1 도전 패턴(142A), 제2 도전 패턴(142B) 및 제3 도전 패턴(142C)을 포함하는 비트 라인들(142)과, 비트 라인들(142)을 덮는 절연 캡핑 라인들(144)을 형성한다. 주변 회로 영역(CORE/PERI)에서 게이트용 절연막(140G"), 게이트용 제1 도전층(142AG"), 제2 도전층(142BL), 제3 도전층(142CL), 및 절연막(144L)을 패터닝하여, 게이트용 절연막(140G), 게이트용 제1 도전 패턴(142AG), 게이트용 제2 도전 패턴(142BG) 및 게이트용 제3 도전 패턴(142CG)을 포함하는 게이트 전극 구조체(242)와, 게이트 전극 구조체(242)를 덮는 주변 회로용 절연 캡핑 라인(144G)을 형성한다. 한편, 게이트 전극 구조체(242) 주변의 더미 도전층들(142D)에 해당하는 부분들은 패터닝에 의해 제거될 수 있다.
그 후, 셀 어레이 영역(CELL)에서 비트 라인들(142) 및 절연 캡핑 라인들(144)의 양 측벽을 덮는 절연 스페이서 구조체들(150)을 형성한다. 절연 스페이서 구조체들(150) 각각은 제1 절연 스페이서(152), 제2 절연 스페이서(154) 및 제3 절연 스페이서(156)를 포함할 수 있다.
비트 라인 구조체들(140) 각각의 사이에서 절연 스페이서 구조체들(150)에 의해 한정되는 공간에 매몰 콘택 홀들(170H)을 한정하는 절연 패턴(130)을 형성하고, 매몰 콘택 홀들(170H)을 채우는 매몰 콘택들(170)을 형성한다. 매몰 콘택 홀들(170H)은 활성 영역들(118)을 노출하도록 형성될 수 있다. 매몰 콘택들(170)은 CVD, PVD, 또는 실리콘 에피택셜 성장 공정에 의해 형성될 수 있다. 매몰 콘택들(170)은 불순물이 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 또는 금속 실리사이드로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
이후, 절연 캡핑 라인들(144), 절연 스페이서 구조체들(150), 및 절연 패턴들(130)의 일부를 식각하고, 매몰 콘택들(170)의 상면이 노출되는 표면에 금속 실리사이드막들(172)을 형성하고, 금속 실리사이드막들(172)의 상면, 절연 캡핑 라인들(144)의 상면의 일부, 및 절연 스페이서 구조체들(150)의 일부를 덮는 도전성 배리어막들(174)을 형성한다. 금속 실리사이드막들(172)은 코발트 실리사이드(CoSix), 니켈 실리사이드(NiSix), 또는 망간 실리사이드(MnSix)로 형성될 수 있으나, 그에 한정되는 것은 아니다. 도전성 배리어막들(174)은 금속을 포함하는 도전 물질로 이루어질 수 있다. 예컨대, 도전성 배리어막들(174)은 Ti/TiN 적층 구조로 이루어질 수 있다.
주변 회로 영역(CORE/PERI)에서, 게이트 전극 구조체들(242) 및 게이트용 절연 캡핑 라인들(144G)을 형성하는 단계는 셀 어레이 영역(CELL)에서 비트 라인들(142) 및 절연 캡핑 라인들(144)을 형성하는 단계와 동시에 수행될 수 있다.
주변 회로 영역(CORE/PERI)에서, 게이트 전극 구조체들(242) 및 절연 캡핑 라인들(144)의 측벽을 덮는 절연 스페이서 구조체들(250)을 형성한다. 절연 스페이서 구조체들(250) 각각은 제1 절연 스페이서(252), 제2 절연 스페이서(254) 및 제3 절연 스페이서(256)을 포함할 수 있다. 주변 회로 영역(CORE/PERI)에 형성되는 제1 절연 스페이서(252), 제2 절연 스페이서(254) 및 제3 절연 스페이서(256)는 셀 어레이 영역(CELL)에 형성되는 제1 절연 스페이서(152), 제2 절연 스페이서(154) 및 제3 절연 스페이서(156)와 각각 동일한 물질로 형성될 수 있으며, 이들과 동시에 형성될 수 있다.
주변 회로 영역(CORE/PERI)에서, 게이트 전극 구조체들(242), 절연 캡핑 라인들(144) 및 절연 스페이서 구조체들(250)의 주위에 절연막(230)을 형성할 수 있다. 절연막(230)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 형성할 수 있다.
주변 회로 영역(CORE/PERI)의 절연막(230) 상에 콘택 홀(270H)이 형성될 영역을 제외한 부분을 덮는 마스크 패턴(도시 생략)을 형성한 후, 상기 마스크 패턴을 식각 마스크로 이용하여 절연막(230)의 일부를 식각하여 콘택 홀들(270H)을 형성한다. 콘택 홀들(270H)을 통해 활성 영역(119)이 노출될 수 있다. 콘택 홀들(270H)을 형성하는 단계는 셀 어레이 영역(CELL)의 매몰 콘택 홀들(170H)을 형성하는 단계와 동시에 수행될 수 있다.
콘택 홀들(270H)의 내벽을 덮는 도전성 배리어막들(274)을 형성한다. 도전성 배리어막들(274)을 형성하는 단계는 셀 어레이 영역(CELL)의 도전성 배리어막들(174)을 형성하는 단계와 동시에 수행될 수 있다. 도전성 배리어막들(274)은 셀 어레이 영역(CELL)의 도전성 배리어막들(174)과 동일한 물질로 형성될 수 있다.
이후, 셀 어레이 영역(CELL)에서 도전성 배리어막들(174) 위에 랜딩 패드들(도 3a의 180)을 형성한다. 랜딩 패드들(180)은 매몰 콘택들(170)과 전기적으로 연결되고 비트 라인 구조체들(140)과 수직으로 오버랩되도록 매몰 콘택 홀들(170H) 내부로부터 비트 라인 구조체들(140)의 상부까지 연장될 수 있다.
주변 회로 영역(CORE/PERI)에서, 도전성 배리어막들(274) 상에 도전 물질을 증착하여 도전 라인들(도 3a의 280)을 형성할 수 있다. 셀 어레이 영역(CELL)의 랜딩 패드들(180)과 주변 회로 영역(CORE/PERI)의 도전 라인들(280)은 동일한 물질을 사용하여 동시에 형성될 수 있다. 랜딩 패드들(180) 및 도전 라인들(280)은 CVD 또는 PVD 공정을 이용하여 형성할 수 있다. 일부 실시예들에서, 랜딩 패드들(180) 및 도전 라인들(280)은 금속, 금속 질화물, 도전성 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 예컨대, 랜딩 패드들(180) 및 도전 라인들(280)은 각각 텅스텐(W)을 포함할 수 있다. 랜딩 패드들(180) 및 도전 라인들(280)이 형성됨으로써, 도 3a의 반도체 소자(100)가 완성될 수 있다.
한편, 도 3a의 반도체 소자(100) 부분에서 전술한 바와 같이, 주변 회로 영역(CORE/PERI)에서, 게이트 전극 구조체(242)로부터 멀리 떨어진 곳에 더미 도전층(242)이 존재할 수 있다.
도 19는 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 과정을 보여주는 단면도로서, 도 10의 단면도에 대응한다. 도 8 내지 도 18에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 19를 참조하면, 도 8 및 도 9의 설명 부분에서 설명한 바와 같이, 셀 어레이 영역(CELL)에 다이렉트 콘택(132)과 제1 도전층(142L)을 형성하고, 주변 회로 영역(CORE/PERI)에 제1 도전층(142L)을 형성한다. 이 후, 셀 어레이 영역(CELL) 및 주변 회로 영역(CORE/PERI)의 기판(110)의 결과물 상에 마스크 패턴(161a)을 형성한다. 마스크 패턴(161a)은 도 10의 마스크 패턴(161)과 유사하게 셀 어레이 영역(CELL)의 제1 도전층(142AL)은 완전히 덮되, 주변 회로 영역(CORE/PERI)의 제1 도전층(142AL)은 일부만을 덮는 형태로 형성될 수 있다.
한편, 주변 회로 영역(CORE/PERI)에서, 마스크 패턴(161a)을 통해 노출되는 제1 도전층(142AL)의 폭은, 도 10의 마스크 패턴(161)을 통해 노출되는 제1 도전층(142AL)의 폭과 다를 수 있다. 그에 따라, 마스크 패턴(161a)을 이용하여 형성된 더미 도전층들(142D')의 배치 구조는 도 10의 더미 도전층들(142D)의 배치 구조와 다를 수 있다. 구체적으로, 도 19에서, 더미 도전층들(142D')의 제2 간격(S2)은 도 10의 더미 도전층들(142D)의 제1 간격(S1)보다 작을 수 있다.
특히, 본 실시에의 반도체 소자 제조방법에서, 더미 도전층들(142D')의 일부는 게이트 전극 구조체(도 3b의 242a)의 게이트용 제1 도전 패턴(142DG)에 대응되는 위치에 배치될 수 있다. 그에 따라, 도 11 내지 도 18의 설명 부분에서 설명한 바와 같은 후속 공정을 진행하게 되면, 해당 더미 도전층들(142D')은 도 3b의 게이트 전극 구조체(242a)의 게이트용 제1 도전 패턴(142DG)을 구성할 수 있다. 예컨대, 도 19에서, 활성 영역(119) 상에 배치된 더미 도전층(142D')이 차후에 게이트 전극 구조체(도 3B의 242a)의 게이트용 제1 도전 패턴(142DG)을 구성할 수 있다.
도 20 내지 도 22은 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 과정을 보여주는 단면도들로서, 도 9 및 도 10에 대응한다. 도 8 내지 도 18에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 20을 참조하면, 도 8의 설명 부분에서 설명한 바와 같이, 셀 어레이 영역에 다이렉트 콘택 홀들(132H)을 형성한다. 이 후, 다이렉트 콘택 홀들(132H)을 도전 물질로 채워 복수의 다이렉트 콘택들(132)을 형성한다. 다이렉트 콘택들(132)은 예컨대, 도 9의 상기 도전층을 형성하는 방법 및 재질들로 형성할 수 있다.
한편, 본 실시예에서는 제1 도전층은 형성되지 않고, 다이렉트 콘택들(132)만이 형성되므로, 평탄화 공정과 같은 추가적인 공정이 요구될 수 있다. 예컨대, 다이렉트 콘택 홀들(132H)이 채워지기에 충분한 두께로 다이렉트 콘택 홀들(132H) 내에 도전 물질을 채운 후, 제2 버퍼 절연막 패턴(114)의 상면이 노출되도록 상기 도전 물질을 평탄화할 수 있다. 이에 따라, 다이렉트 콘택 홀들(132H) 내에 다이렉트 콘택들(132)이 형성되고, 다이렉트 콘택들(132) 각각의 상면(132T)은 제2 버퍼 절연막 패턴(114)의 상면과 동일 평면을 이룰 수 있다.
도 21을 참조하면, 셀 어레이 영역(CELL) 및 주변 회로 영역(CORE/PERI)의 기판(110)의 결과물 상에 제1 도전층(142AL')을 형성한다. 제1 도전층(142AL')은 셀 어레이 영역(CELL)에서는 제2 버퍼 절연막 패턴(114)의 상면 및 다이렉트 콘택(132)의 상면을 덮고, 주변 회로 영역(CORE/PERI)에서는 제2 버퍼 절연막 패턴(114)의 상면을 덮을 수 있다.
제1 도전층(142AL')은 도전성 폴리실리콘, 불순물이 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 또는 금속 실리사이드로 형성될 수 있다. 제1 도전층(142AL')은 예컨대, CVD 또는 ALD 공정에 의해 형성될 수 있다.
제1 도전층(142AL')이 형성됨으로써, 도 9와 유사한 구조가 구현될 수 있다. 다만, 도 21의 구조에서, 다이렉트 콘택(132)과 제1 도전층(142AL')은 다른 재질의 도전층으로 형성되지만, 도 9의 구조에서는 다이렉트 콘택(132)과 제1 도전층(142AL)이 동일 도전층으로 형성될 수 있다. 경우에 따라, 도 21의 구조에서도 다이렉트 콘택(132)과 제1 도전층(142AL')이 동일 재질의 도전층으로 형성될 수도 있다. 다이렉트 콘택(132)과 제1 도전층(142AL')이 동일 도전층으로 형성되는 경우에, 도 21의 구조는 도 9의 구조와 실질적으로 동일할 수 있다. 다만, 도 21의 구조는 적어도 2번의 공정들로 형성되나, 도 9의 구조는 한 번의 공정으로 형성된다는 점에서 공정상 차이가 있을 수 있다.
도 22를 참조하면, 도 10과 유사하게 셀 어레이 영역(CELL) 및 주변 회로 영역(CORE/PERI)의 기판(110)의 결과물 상에 마스크 패턴(161)을 형성하고, 마스크 패턴(161)을 이용하여 더미 도전층들(142D")을 형성한다. 도 10의 더미 도전층들(142D)은 다이렉트 콘택(132)과 동일 재질의 제1 도전층(142AL)으로 형성되나 도 22의 더미 도전층(142D")은 다이렉트 콘택(132)과 다른 재질의 제1 도전층(142AL')으로 형성될 수 있다.
이후, 도 11 내지 도 18의 설명 부분에서 설명한 바와 같은 후속 공정을 진행하게 되면, 도 4의 반도체 소자(100c)를 구현할 수 있다.
도 23은 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 시스템이다.
도 23을 참조하면, 시스템(2000)은 제어기(2100), 입/출력 장치(2200), 기억 장치(2300), 및 인터페이스(2400)를 포함할 수 있다. 시스템(2000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다. 제어기(2100)는 시스템(2000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다. 입/출력 장치(2200)는 시스템(2000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(2000)은 입/출력 장치(2200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(2200)는, 예를 들면 키패드 (keypad), 키보드 (keyboard), 또는 표시장치 (display)일 수 있다.
기억 장치(2300)는 제어기(2100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 제어기(2100)에서 처리된 데이터를 저장할 수 있다. 기억 장치(2300)는 도 1 내지 도 22를 참조하여 설명한 본 발명의 실시예들에 따른 반도체 소자들(100, 100a, 100b, 100c) 중 적어도 하나, 또는 본 발명의 기술적 사상의 범위 내에서 이들로부터 변형 및 변경된 반도체 소자들 중 적어도 하나를 포함할 수 있다.
인터페이스(2400)는 시스템(2000)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(2100), 입/출력 장치(2200), 기억 장치(2300), 및 인터페이스(2400)는 버스(2500)를 통해 서로 통신할 수 있다. 시스템(2000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD), 또는 가전 제품(household appliances)에 이용될 수 있다.
도 24는 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 메모리 카드이다.
도 24를 참조하면, 메모리 카드(3100)는 기억 장치(3110) 및 메모리 제어기(1120)를 포함할 수 있다.
기억 장치(3110)는 데이터를 저장할 수 있다. 일부 실시예들에서, 상기 기억 장치(3110)는 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 비휘발성 특성을 가질 수 있다. 기억 장치(3110)는 도 1 내지 도 22를 참조하여 설명한 본 발명의 실시예들에 따른 반도체 소자들(100, 100a, 100b, 100c) 중 적어도 하나, 또는 본 발명의 기술적 사상의 범위 내에서 이들로부터 변형 및 변경된 반도체 소자들 중 적어도 하나를 포함할 수 있다.
메모리 제어기(3120)는 호스트(3200)의 읽기/쓰기 요청에 응답하여 상기 기억 장치(3110)에 저장된 데이터를 읽거나, 기억 장치(3110)의 데이터를 저장할 수 있다. 메모리 제어기(3120)는 도 1 내지 도 22를 참조하여 설명한 본 발명의 실시예들에 따른 반도체 소자들(100, 100a, 100b, 100c) 중 적어도 하나, 또는 본 발명의 기술적 사상의 범위 내에서 이들로부터 변형 및 변경된 반도체 소자들 중 적어도 하나를 포함할 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 100a, 100b, 100c: 반도체 소자, 110: 기판, 112, 114: 버퍼 절연막 패턴, 116: 소자 분리막, 118, 119: 활성 영역, 120: 워드 라인, 122: 게이트 유전막, 130: 절연 패턴, 132: 다이렉트 콘택, 140: 비트 라인 구조체, 140G: 게이트 절연막, 142: 비트 라인, 142A: 제1 도전 패턴, 142B: 제2 도전 패턴, 142C: 제3 도전 패턴, 142D, 142D', 142D": 더미 도전층, 142AG, 142DG: 게이트용 제1 도전 패턴, 142BG: 게이트용 제2 도전 패턴, 142CG: 게이트용 제3 도전 패턴, 144: 절연 캡핑 라인, 150, 250: 절연 스페이서 구조체, 152, 154, 156, 252, 254, 256: 절연 스페이서, 161, 161a: 마스크 패턴, 170: 매몰 콘택, 171: 희생층, 172: 금속 실리사이드막, 174, 274: 배리어막, 180: 랜딩 패드, 230: 절연막, 242, 242a: 게이트 전극 구조체, 280: 도전 라인

Claims (10)

  1. 제1 소자 분리막에 의해 제1 활성 영역이 정의된 셀 어레이 영역과, 제2 소자 분리막에 의해 제2 활성 영역이 정의된 주변 회로 영역을 포함하는 기판;
    상기 셀 어레이 영역에서, 상기 기판 상에 형성되고 상기 제1 활성 영역을 노출시키는 콘택 홀들을 구비한 제1 절연층;
    상기 셀 어레이 영역에서, 상기 제1 활성 영역에 연결되도록 상기 콘택 홀 내에 형성되고 상기 기판에 매몰된 다이렉트 콘택;
    상기 셀 어레이 영역에서, 상기 다이렉트 콘택과 연결되고 일 방향으로 연장하는 비트 라인; 및
    상기 주변 회로 영역에서, 상기 제2 활성 영역 상에 형성된 게이트 절연막 및 게이트 전극 구조체;를 포함하고,
    상기 다이렉트 콘택과 실질적으로 동일한 물질로 형성된 더미 도전층이 상기 주변 회로 영역에 존재하는, 반도체 소자.
  2. 제1 항에 있어서,
    상기 더미 도전층은, 상기 게이트 전극 구조체의 주변에 위치하거나 상기 게이트 전극 구조체의 일부를 구성하는 것을 특징으로 하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 게이트 전극 구조체는,
    상기 게이트 절연막 상에 형성된 게이트용 제1 도전 패턴을 포함하고,
    상기 게이트용 제1 도전 패턴은 상기 다이렉트 콘택과 다른 물질로 형성된 것을 특징으로 하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 다이렉트 콘택에 콘택하는 상기 비트 라인의 제1 도전 패턴은 상기 다이렉트 콘택과 실질적으로 동일 물질로 형성된 것을 특징으로 하는 반도체 소자.
  5. 제4 항에 있어서,
    상기 게이트 전극 구조체는,
    상기 게이트 절연막 상에 형성된 게이트용 제1 도전 패턴을 포함하고,
    상기 게이트용 제1 도전 패턴은 상기 다이렉트 콘택과 다른 물질로 형성되며,
    상기 더미 도전층은 상기 게이트 전극 구조체의 주변에 위치하는 것을 특징으로 하는 반도체 소자.
  6. 제4 항에 있어서,
    상기 게이트 전극 구조체는,
    상기 게이트 절연막 상에 형성된 게이트용 제1 도전 패턴을 포함하고,
    상기 게이트용 제1 도전 패턴은 상기 더미 도전층으로 형성된 것을 특징으로 하는 반도체 소자.
  7. 제1 소자 분리막에 의해 제1 활성 영역이 정의된 셀 어레이 영역과, 제2 소자 분리막에 의해 제2 활성 영역이 정의된 주변 회로 영역을 포함하는 기판;
    상기 셀 어레이 영역에서, 상기 기판에 매몰 구조로 형성되고 제1 방향으로 연장하는 워드 라인과 상기 워드 라인 상의 매몰 절연막;
    상기 셀 어레이 영역에서, 상기 기판과 상기 매몰 절연막 상에 형성되고 상기 제1 활성 영역을 노출시키는 콘택 홀들을 구비한 제1 절연층;
    상기 셀 어레이 영역에서, 상기 제1 활성 영역에 연결되도록 상기 콘택 홀 내에 형성되고 상기 기판에 매몰된 다이렉트 콘택;
    상기 셀 어레이 영역에서, 상기 다이렉트 콘택과 연결되고 제2 방향으로 연장하는 비트 라인;
    상기 비트 라인들 사이에 배치되고 상기 제1 활성 영역에 연결되는 매몰 콘택; 및
    상기 주변 회로 영역에서, 상기 제2 활성 영역 상에 형성된 게이트 절연막 및 게이트 전극 구조체;를 포함하고,
    상기 다이렉트 콘택과 실질적으로 동일한 물질로 형성된 더미 도전층이 상기 주변 회로 영역에 존재하는, 반도체 소자.
  8. 제7 항에 있어서,
    상기 게이트 전극 구조체의 전극층은 상기 더미 도전층과 다른 물질로 형성되고,
    상기 더미 도전층은 상기 게이트 전극 구조체의 주변에 위치하는 것을 특징으로 하는 반도체 소자.
  9. 제7 항에 있어서,
    상기 게이트 전극 구조체의 전극층은 상기 더미 도전층으로 형성된 것을 특징으로 하는 반도체 소자.
  10. 제7 항에 있어서,
    상기 더미 도전층은 상기 주변 회로 영역에 다수 개 형성되고,
    상기 더미 도전층은 상기 상부 물질층이 평탄화될 때 식각 저지막으로 작용하고,
    상기 평탄화 후에 상기 더미 도전층들 사이에 상기 상부 물질층 및 하부 도전층이 유지되며,
    상기 하부 도전층 또는 더미 도전층이 상기 게이트 전극 구조체의 전극층을 구성하는 것을 특징으로 하는 반도체 소자.
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