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KR20030058628A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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KR20030058628A
KR20030058628A KR1020010089152A KR20010089152A KR20030058628A KR 20030058628 A KR20030058628 A KR 20030058628A KR 1020010089152 A KR1020010089152 A KR 1020010089152A KR 20010089152 A KR20010089152 A KR 20010089152A KR 20030058628 A KR20030058628 A KR 20030058628A
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장수익
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주식회사 하이닉스반도체
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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 반도체기판 상부에 마스크절연막패턴이 적층되어 있는 워드라인을 형성한 후 반도체기판의 셀영역에 폴리 플러그를 형성하는 공정 시 주변회로영역에 더미 폴리 플러그를 형성한 다음, 후속공정으로 비트라인 콘택홀을 형성하면서 상기 더미 폴리 플러그를 제거함으로써 상기 폴리 플러그를 형성하기 위한 화학적 기계적 연마공정으로 주변회로영역에 형성되어 있는 워드라인 상의 마스크절연막패턴이 손상되는 것을 방지하고, 그에 따른 반도체소자의 동작 특성 및 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 제조방법{Manufacturing method for semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로, 보다 상세하게 주변회로영역에 더미 폴리 플러그(dummy poly plug)를 형성함으로써 폴리 플러그를 형성하기 위한 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)공정에서 주변회로영역 상의 워드라인이 손상되는 것을 방지하여 소자의 전기적 특성 및신뢰성을 향상시키는 반도체소자의 제조방법에 관한 것이다.
최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
상기 감광막 패턴의 분해능(R)은 축소노광장치의 광원의 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture:NA, 개구수)에 반비례한다.
[R=k*λ/NA, R=해상도, λ=광원의 파장, NA=개구수]
여기서, 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선, 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하거나, 공정 상의 방법으로는 노광마스크를 위상 반전 마스크를 사용하는 방법과, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer: 이하 CEL이라 함) 방법이나 두 층의 감광막 사이에 에스.오.지.(spin on glass: SOG) 등의 중간층을 개재시킨 삼층레지스트(Tri layer resist: 이하 TLR 라 함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한, 상하의 도전배선을 연결하는 콘택홀은 소자가 고집적화 되어감에 따라자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스펙트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들 간의 정확하고, 엄격한 정렬이 요구되어 공정여유도가 감소된다.
이하, 종래기술에 따른 반도체소자의 제조방법을 설명한다.
먼저, 반도체기판에 활성영역을 정의하는 소자분리절연막을 형성한다.
다음, 상기 반도체기판 상부에 게이트절연막을 형성하고, 워드라인을 형성한다. 이때, 상기 워드라인의 상부에는 마스크절연막패턴이 구비되어 있고, 상기 마스크절연막패턴과 워드라인의 측벽에는 절연막 스페이서가 구비된다. 여기서, 상기 워드라인은 셀영역에서 조밀하게 형성되고, 주변회로영역에서는 조밀하게 형성되지 않는다.
그 다음, 전체표면 상부에 제1층간절연막을 증착한다.
다음, 상기 반도체기판의 셀영역에서 폴리 플러그로 예정되는 부분을 노출시키는 콘택마스크를 식각마스크로 상기 제1층간절연막을 식각하여 콘택홀을 형성한다.
그 다음, 전체표면 상부에 다결정실리콘층을 형성한다.
다음, 상기 다결정실리콘층과 제1층간절연막을 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)공정으로 제거하여 폴리 플러그를 형성한다. 이때, 상기 CMP공정 시 상기 워드라인 상부의 마스크절연막패턴이 연마장벽으로 사용된다.
그 다음, 전체표면 상부에 제2층간절연막을 형성한다.
다음, 비트라인 콘택마스크를 식각마스크로 상기 제2층간절연막을 식각하여 비트라인 콘택홀을 형성한다.
그 다음, 상기 비트라인 콘택홀을 통하여 상기 폴리 플러그에 접속되는 비트라인을 형성한다.
그러나, 상기와 같이 종래기술에 따른 반도체소자의 제조방법은, 폴리 플러그를 형성하기 위한 CMP공정 시 집적도가 낮은 주변회로영역에서 연마 속도가 빠르게 진행되기 때문에 주변회로영역에 형성되어 있는 워드라인 상의 마스크절연막패턴이 손실되고, 심한 경우 워드라인이 노출되는 문제점이 있다. 이를 방지하기 위하여 마스크절연막패턴을 두껍게 형성할 수도 있지만, 단차를 증가시키고 그에 따른 사진식각공정 등 후속공정을 어렵게 하는 또 다른 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 워드라인을 형성한 후 반도체기판의 셀영역에 폴리 플러그 형성할 때 주변회로영역의 PMOS영역에 더미 폴리 플러그를 형성하고, 후속 비트라인 콘택홀 형성공정에서 상기 더미 폴리 플러그를 제거함으로써 상기 폴리 플러그를 형성하기 위한 CMP공정에서 주변회로영역의 워드라인이 손상되는 것을 방지하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1 내지 도 6 은 본 발명에 따른 반도체소자의 제조방법을 도시한 공정 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11 : 반도체기판 13 : 소자분리절연막
15 : 워드라인 17 : 제1층간절연막
19 : 감광막패턴 21, 23 : 콘택홀
25 : 폴리 플러그 26 : 더미 폴리 플러그
27 : 제2층간절연막 29 : 제1비트라인 콘택홀
31 : 제2비트라인 콘택홀 33 : 비트라인
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,
마스크절연막패턴이 적층되어 있는 워드라인이 구비되는 반도체기판 상부에 제1층간절연막을 형성하는 공정과,
상기 반도체기판의 셀영역에서 폴리 플러그로 예정되는 부분과, 주변회로영역의 PMOS영역에서 비트라인 콘택으로 예정되는 부분을 노출시키는 콘택마스크를 식각마스크로 상기 제1층간절연막을 식각하여 콘택홀을 형성하는 공정과,
전체표면 상부에 다결정실리콘층을 형성하는 공정과,
상기 마스크절연막패턴을 식각장벽으로 사용하는 평탄화공정으로 상기 다결정실리콘층과 제1층간절연막을 제거하여 상기 셀영역에 폴리 플러그를 형성하고, 상기 주변회로영역의 PMOS영역에 더미 폴리 플러그를 형성하는 공정과,
전체표면 상부에 제2층간절연막을 형성하는 공정과,
상기 셀영역에서 비트라인 콘택으로 예정되는 부분을 노출시키는 제1비트라인 콘택마스크를 식각마스크로 상기 제2층간절연막을 식각하여 제1비트라인 콘택홀을 형성하는 공정과,
상기 주변회로영역의 PMOS영역 및 NMOS영역에서 비트라인 콘택으로 예정되는 부분을 노출시키는 제2비트라인 콘택마스크를 식각마스크로 상기 제1층간절연막, 제2층간절연막 및 더미 폴리 플러그를 제거하여 제2비트라인 콘택홀을 형성하는 공정과,
상기 제1비트라인 콘택홀 및 제2비트라인 콘택홀을 통하여 폴리 플러그 또는 반도체기판의 활성영역에 접속되는 비트라인을 형성하는 것과,
상기 제1층간절연막은 BPSG, USG, PSG, SOG, LPTEOS, PETEOS 또는 HDP 계열의 산화막으로 형성되는 것과,
상기 더미 폴리 플러그는 상기 제2비트라인 콘택 마스크로 노출되는 영역보다 좁게 형성되는 것과,
상기 평탄화공정은 전면식각공정 또는 화학적 기계적 연마공정으로 실시되는 것과,
상기 평탄화공정은 전면식각공정과 화학적 기계적 연마공정을 병용하여 실시되는 것과,
상기 제2층간절연막은 BPSG, USG, PSG, SOG, LPTEOS, PETEOS 또는 HDP 계열의 산화막으로 형성되는 것과,
상기 제2비트라인 콘택홀은 상기 제1비트라인 콘택홀보다 먼저 형성되는 것을 포함하는 것을 특징으로 한다.
본 발명의 원리는 CMP공정은 패턴의 밀도에 따라 연마 속도가 다르기 때문에 소자의 집적도가 낮은 주변회로영역에 더미 패턴을 형성하여 CMP공정의 연마 속도를 균일하게 하여 연마 속도가 빠른 주변회로영역 상의 소자가 손상되는 것을 방지하는 것이다.
이하, 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1 내지 도 6 은 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 반도체기판(11)에 활성영역을 정의하는 소자분리절연막(13)을 형성한다.
다음, 상기 반도체기판(11) 상부에 게이트절연막을 형성하고, 워드라인(15)을 형성한다. 이때, 상기 워드라인(15)의 상부에는 마스크절연막패턴이 구비되어 있고, 상기 마스크절연막패턴과 워드라인(15)의 측벽에는 절연막 스페이서가 구비된다.
여기서, 상기 워드라인(15)은 셀영역(Ⅰ)에서 조밀하게 형성되고, 주변회로영역(Ⅱ)에서는 조밀하지 않게 형성된다.
그 다음, 전체표면 상부에 제1층간절연막(17)을 증착한다. 이때, 상기 제1층간절연막(17)은 BPSG, USG, PSG, SOG, LPTEOS, PETEOS 또는 HDP 계열의 산화막으로 증착한 후 CMP공정으로 소정 두께 제거하여 평탄화시킨다. (도 1 참조)
다음, 상기 반도체기판(11) 상부에 셀영역(Ⅰ)에서 폴리 플러그로 예정되는 부분과 주변회로영역(Ⅱ)의 PMOS영역(A)에서 비트라인 콘택으로 예정되는 부분을 노출시키는 감광막패턴(19)을 형성한다. 이때, 상기 감광막패턴(19)이 노출시키는 주변회로영역(Ⅱ)은 비트라인 콘택으로 예정되는 부분보다 좁게 형성시킨다.
그 다음, 상기 감광막패턴(19)을 식각마스크로 상기 제1층간절연막(17)을 식각하여 콘택홀(21, 23)을 형성한다. (도 2 참조)
다음, 상기 감광막패턴(19)을 제거한다.
그 다음, 전체표면 상부에 다결정실리콘층(도시안됨)을 증착한다.
다음, 상기 마스크절연막패턴을 식각장벽으로 상기 다결정실리콘층과 제1층간절연막(17)을 식각하여 셀영역(Ⅰ)에는 폴리 플러그(25)를 형성하고, 주변회로영역(Ⅱ)의 PMOS영역(A)에는 더미 폴리 플러그(26)를 형성한다. 이때, 상기 다결정실리콘층과 제1층간절연막(17)은 CMP공정 또는 전면식각공정으로 제거하거나, CMP공정과 전면식각공정을 병용하여 제거한다. (도 3 참조)
그 다음, 전체표면 상부에 제2층간절연막(27)을 형성한다. 이때, 상기 제2층간절연막(27)은 BPSG, USG, PSG, SOG, LPTEOS, PETEOS 또는 HDP 계열의 산화막으로 증착한 후 CMP공정으로 소정 두께 제거하여 평탄화시킨다.
다음, 상기 셀영역(Ⅰ)에서 비트라인 콘택으로 예정되는 부분을 노출시키는 제1비트라인 콘택마스크를 식각마스크로 상기 제2층간절연막(27)을 식각하여 제1비트라인 콘택홀(29)을 형성한다. (도 4 참조)
그 다음, 상기 주변회로영역(Ⅱ)의 PMOS영역(A) 및 NMOS영역(B)에서 비트라인 콘택으로 예정되는 부분을 노출시키는 제2비트라인 콘택마스크를 식각마스크로 이용하여 상기 제2층간절연막(27), 더미 폴리 플러그(26) 및 제1층간절연막(17)을 식각하여 제2비트라인 콘택홀(31)을 형성한다.
여기서, 상기 제2비트라인 콘택홀(31)은 상기 제1비트라인 콘택홀(29)을 형성하기 전에 형성할 수도 있다. (도 5 참조)
다음, 상기 제1비트라인 콘택홀(29) 및 제2비트라인 콘택홀(31)을 통하여 상기 폴리 플러그(25) 또는 반도체기판(11)의 활성영역에 접속되는 비트라인(33)을 형성한다. (도 6 참조)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 반도체기판 상부에 마스크절연막패턴이 적층되어 있는 워드라인을 형성한 후 반도체기판의 셀영역에 폴리 플러그를 형성하는 공정 시 주변회로영역에 더미 폴리 플러그를 형성한 다음, 후속공정으로 비트라인 콘택홀을 형성하면서 상기 더미 폴리 플러그를 제거함으로써 상기 폴리 플러그를 형성하기 위한 CMP공정으로 주변회로영역에 형성되어 있는 워드라인 상의 마스크절연막패턴이 손상되는 것을 방지하고, 그에 따른 반도체소자의 동작 특성 및 신뢰성을 향상시키는 이점이 있다.

Claims (7)

  1. 마스크절연막패턴이 적층되어 있는 워드라인이 구비되는 반도체기판 상부에 제1층간절연막을 형성하는 공정과,
    상기 반도체기판의 셀영역에서 폴리 플러그로 예정되는 부분과, 주변회로영역의 PMOS영역에서 비트라인 콘택으로 예정되는 부분을 노출시키는 콘택마스크를 식각마스크로 상기 제1층간절연막을 식각하여 콘택홀을 형성하는 공정과,
    전체표면 상부에 다결정실리콘층을 형성하는 공정과,
    상기 마스크절연막패턴을 식각장벽으로 사용하는 평탄화공정으로 상기 다결정실리콘층과 제1층간절연막을 제거하여 상기 셀영역에 폴리 플러그를 형성하고, 상기 주변회로영역의 PMOS영역에 더미 폴리 플러그를 형성하는 공정과,
    전체표면 상부에 제2층간절연막을 형성하는 공정과,
    상기 셀영역에서 비트라인 콘택으로 예정되는 부분을 노출시키는 제1비트라인 콘택마스크를 식각마스크로 상기 제2층간절연막을 식각하여 제1비트라인 콘택홀을 형성하는 공정과,
    상기 주변회로영역의 PMOS영역 및 NMOS영역에서 비트라인 콘택으로 예정되는 부분을 노출시키는 제2비트라인 콘택마스크를 식각마스크로 상기 제1층간절연막, 제2층간절연막 및 더미 폴리 플러그를 제거하여 제2비트라인 콘택홀을 형성하는 공정과,
    상기 제1비트라인 콘택홀 및 제2비트라인 콘택홀을 통하여 폴리 플러그 또는반도체기판의 활성영역에 접속되는 비트라인을 형성하는 공정을 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1층간절연막은 BPSG, USG, PSG, SOG, LPTEOS, PETEOS 또는 HDP 계열의 산화막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 더미 폴리 플러그는 상기 제2비트라인 콘택 마스크로 노출되는 영역보다 좁게 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 평탄화공정은 전면식각공정 또는 화학적 기계적 연마공정으로 실시되는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 평탄화공정은 전면식각공정과 화학적 기계적 연마공정을 병용하여 실시되는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 제2층간절연막은 BPSG, USG, PSG, SOG, LPTEOS, PETEOS 또는 HDP 계열의 산화막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 제2비트라인 콘택홀은 상기 제1비트라인 콘택홀보다 먼저 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
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