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KR20170001645A - 이미지 디스플레이 시스템 및 게이트 구동 회로 - Google Patents

이미지 디스플레이 시스템 및 게이트 구동 회로 Download PDF

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KR20170001645A
KR20170001645A KR1020160079484A KR20160079484A KR20170001645A KR 20170001645 A KR20170001645 A KR 20170001645A KR 1020160079484 A KR1020160079484 A KR 1020160079484A KR 20160079484 A KR20160079484 A KR 20160079484A KR 20170001645 A KR20170001645 A KR 20170001645A
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웬차이 슈
웨이 쾅 리엔
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이노럭스 코포레이션
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Abstract

게이트 구동 회로는, 게이트 구동 신호를 순차적으로 출력하도록 배치되고, 순차적으로 배치된 그룹으로 분할되는 복수의 시프트 레지스터로서, 시프트 레지스터의 제 N+1 그룹의 첫번째 시프트 레지스터로부터의 구동 신호가 시프트 레지스터의 제 N 그룹의 마지막 시프트 레지스터로부터의 구동 신호 옆에 있는 복수의 시프트 레지스터; 및 시프트 레지스터의 제 N 그룹의 마지막 시프트 레지스터 및 시프트 레지스터의 제 N+1 그룹의 첫번째 시프트 레지스터에 접속되는 적어도 하나의 제 1 보상 회로를 포함하며, 제 1 보상 회로는 시프트 레지스터의 제 N 그룹의 마지막 시프트 레지스터가 신호 유지를 수행할 수 있도록 하기 위해 제 1 제어 신호를 제공하고, 시프트 레지스터의 제 N+1 그룹의 첫번째 시프트 레지스터가 사전 충전을 수행할 수 있도록 하기 위해 제 2 제어 신호를 제공하며, N은 0보다 큰 정수이다.

Description

이미지 디스플레이 시스템 및 게이트 구동 회로{IMAGE DISPLAY SYSTEMS AND GATE DRIVING CIRCUITS}
본 출원은 2015년 6월 25일에 출원된 대만 특허 출원 제104120474호의 우선권을 주장하며, 이의 전체 내용은 본 명세서에서 참고로 통합된다.
본 발명은 시프트 레지스터 모듈에 관한 것으로서, 특히 터치 디스플레이 패널과 통합된 게이트 구동 회로에 관한 것이다.
시프트 레지스터는 각각의 데이터 라인에서 데이터 신호를 수신하는 타이밍을 제어하기 위한 데이터 전송 회로에 널리 사용되며, 시프트 레지스터는 각각의 게이트 라인에서 게이트 구동 신호를 생성하기 위한 게이트 구동 회로에 사용된다. 데이터 전송 회로에서, 시프트 레지스터는 선택 신호를 각각의 데이터 라인으로 출력하도록 배치되고, 이미지 데이터는 순차적으로 각각의 데이터 라인에 기록될 수 있다. 또한, 게이트 구동 회로에서, 이미지 신호가 각각의 데이터 라인에 기록될 수 있도록 시프트 레지스터는 픽셀 매트릭스의 픽셀을 순차적으로 턴온하기 위해 각각의 게이트 라인에 스캔 신호를 제공하도록 배치된다.
최근에, 비정질 실리콘 TFT의 게이트 드라이버 회로(gate driver circuit; ASG) 기술이 개발되었다. ASG 기술에서, 박막 트랜지스터(TFT)를 포함하는 게이트 구동 회로는 게이트 드라이버 칩을 대신하기 위해 비정질 실리콘 TFT 프로세스 동안 디스플레이 패널(즉, 디스플레이의 유리 기판)에 직접 통합된다. 이러한 기술은 또한 게이트 드라이버 온 패널(gate driver on panel; GOP) 기술이라 한다. 따라서, 제조 비용 및 사이클 시간은 디스플레이 패널에서 칩의 사용을 감소시키기 위해 ASG 기술 또는 GOP 기술에 의해 감소될 수 있다.
현재의 인셀(in-cell) 터치 디스플레이 패널에서, 터치 기능은 디스플레이 픽셀에 통합되며, 따라서, 디스플레이 픽셀과 다른 터치 장치를 디스플레이 패널에 포함시킬 필요가 없다. 예를 들면, 터치 기능은 액정 디스플레이(LCD) 또는 OLED 픽셀에 통합되고, 터치 기능은 디스플레이 픽셀의 전극 구조를 이용하여 구현되며, 따라서, 추가적인 터치 구조가 필요 없다. 예를 들면, 인셀 터치 디스플레이 패널이 프린지 필드 스위치(fringe field switch; FFS) LCD 장치일 때, 이의 공통 전극은 터치 디스플레이 패널의 전체 두께 및 중량이 감소될 수 있도록 일반적으로 패턴화되어, 터치 감지 전극의 역할을 하기 위해 여러 부분으로 분할된다. 터치 기능이 LCD 디스플레이 픽셀에 통합되기 때문에, 각각의 프레임은 터치 탐지를 위해 하나 이상의 터치 감지 기간을 포함하도록 분할되어야 한다. 그러나, 터치 감지 기간 동안, 게이트 구동 회로의 시프트 레지스터에 제공된 클럭 신호는 일시중단(suspend) 또는 일시정지(pause)되고, 일부 시프트 레지스터로부터의 게이트 구동 신호의 상승 에지 또는 하강 에지는 부적절하게 확장되며, 터치 디스플레이 패널의 디스플레이 품질은 저하된다. 따라서, 이러한 문제를 해결할 수 있는 새로운 시프트 레지스터 구조가 필요하다.
첨부된 도면을 참조하여 다음의 실시예에서 상세한 설명이 주어진다.
본 발명은 이미지 디스플레이 시스템의 실시예를 제공한다. 이미지 디스플레이 시스템은 복수의 픽셀을 가진 픽셀 매트릭스를 포함하는 터치 디스플레이 패널; 및 클럭 신호의 그룹에 따라 터치 디스플레이 패널 상의 픽셀을 구동하기 위해 복수의 게이트 구동 신호를 생성하도록 배치된 게이트 구동 회로를 포함한다. 게이트 구동 회로는, 게이트 구동 신호를 순차적으로 출력하도록 배치되고, 순차적으로 배치된 그룹으로 분할되는 복수의 시프트 레지스터로서, 그룹 중 시프트 레지스터의 인접한 제 N 그룹 및 제 N+1 그룹에서, 시프트 레지스터의 제 N+1 그룹의 첫번째 시프트 레지스터로부터의 구동 신호는 시프트 레지스터의 제 N 그룹의 마지막 시프트 레지스터로부터의 구동 신호 옆에 있는 복수의 시프트 레지스터; 및 시프트 레지스터의 인접한 제 N 그룹과 제 N+1 그룹 사이에 배치되고, 시프트 레지스터의 제 N 그룹의 마지막 시프트 레지스터 및 시프트 레지스터의 제 N+1 그룹의 첫번째 시프트 레지스터에 접속되는 적어도 하나의 제 1 보상 회로를 포함한다. 제 1 보상 회로는 시프트 레지스터의 제 N 그룹의 마지막 시프트 레지스터가 신호 유지(holding)를 수행할 수 있도록 하기 위해 제 1 제어 신호를 제공하고, 시프트 레지스터의 제 N+1 그룹의 첫번째 시프트 레지스터가 사전 충전(pre-charging)을 수행할 수 있도록 하기 위해 제 2 제어 신호를 제공하며, N은 0보다 큰 정수이다.
본 발명은 또한 클럭 신호의 그룹에 따라 터치 디스플레이 패널 상의 픽셀을 구동하기 위해 복수의 게이트 구동 신호를 생성하는 게이트 구동 회로의 실시예를 제공한다. 게이트 구동 회로는 복수의 시프트 레지스터 및 적어도 하나의 제 1 보상 회로를 포함한다. 복수의 시프트 레지스터는 게이트 구동 신호를 순차적으로 출력하도록 배치되고, 복수의 시프트 레지스터는 순차적으로 배치된 그룹으로 분할되며, 그룹 중 시프트 레지스터의 인접한 제 N 그룹 및 제 N+1 그룹에서, 시프트 레지스터의 제 N+1 그룹의 첫번째 시프트 레지스터로부터의 구동 신호는 시프트 레지스터의 제 N 그룹의 마지막 시프트 레지스터로부터의 구동 신호 옆에 있다. 제 1 보상 회로는 시프트 레지스터의 인접한 제 N 그룹과 제 N+1 그룹 사이에 배치되고, 시프트 레지스터의 제 N 그룹의 마지막 그룹 및 시프트 레지스터의 제 N 그룹의 첫번째 시프트 레지스터에 접속된다. 제 1 보상 회로는 시프트 레지스터의 제 N 그룹의 마지막 시프트 레지스터가 신호 유지를 수행할 수 있도록 하기 위해 제 1 제어 신호를 제공하고, 시프트 레지스터의 제 N+1 그룹의 첫번째 시프트 레지스터가 사전 충전을 수행할 수 있도록 하기 위해 제 2 제어 신호를 제공하며, N은 0보다 큰 정수이다.
본 발명은 또한 터치 디스플레이 패널 상에 배치된 게이트 구동 회로의 다른 실시예를 제공하고, 게이트 구동 회로는, 제 K 게이트 구동 신호를 출력하도록 터치 디스플레이 패널의 경계에 배치된 제 K 시프트 레지스터; 제 K+1 게이트 구동 신호를 출력하도록 경계에 배치된 제 K+1 시프트 레지스터; 및 제 K 시프트 레지스터로부터의 제 K 게이트 구동 신호 및 제 K+1 시프트 레지스터로부터의 제 K+1 게이트 구동 신호의 상승 에지 및/또는 하강 에지가 터치 디스플레이 패널의 터치 감지 기간에 의해 영향을 받는 것을 방지하기 위해 경계에 배치된 제 1 보상 회로를 포함한다. K는 0보다 큰 정수이고, 제 1 보상 회로는 제 1 보상 서브회로 및 제 2 보상 서브회로를 포함하고, 제 1 보상 서브회로 및 제 2 보상 서브회로는 각각 제 K 시프트 레지스터 및 제 K+1 시프트 레지스터에 통합된다.
본 발명은 첨부된 도면을 참조로 다음의 상세한 설명 및 예를 판독함으로써 보다 충분히 이해될 수 있다.
도 1a는 본 발명에 따른 이미지 디스플레이 시스템의 다이어그램이다.
도 1b는 본 발명에 따른 이미지 디스플레이 시스템의 다른 다이어그램이다.
도 1c는 본 발명에 따른 이미지 디스플레이 시스템의 다른 다이어그램이다.
도 2는 본 발명에 따라 도 1a에 도시된 게이트 구동 회로의 다이어그램이다.
도 3은 본 발명에 따른 시프트 레지스터의 실시예를 도시한다.
도 4는 순방향 스캔(forward scan) 동안 도 3에 도시된 시프트 레지스터의 타이밍도이다.
도 5는 본 발명에 따른 시프트 레지스터의 다른 실시예를 도시한다.
도 6은 역방향 스캔 동안 도 5에 도시된 시프트 레지스터의 타이밍도이다.
도 7은 본 발명에 따른 터치 디스플레이 패널의 프레임을 도시한다.
도 8은 본 발명에 따른 게이트 구동 회로의 다른 실시예를 도시한다.
도 9는 본 발명에 따른 보상 회로의 다이어그램이다.
도 10은 본 발명에 따른 제 1 보상 서브회로의 실시예를 도시한다.
도 11은 본 발명에 따른 제 2 보상 서브회로의 실시예를 도시한다.
도 12a는 도 10에 도시된 제 1 보상 서브회로 및 도 11에 도시된 제 2 보상 서브회로의 타이밍도이다.
도 12b는 도 10에 도시된 제 1 보상 서브회로 및 도 11에 도시된 제 2 보상 서브회로의 타이밍도이다.
도 13은 본 발명에 따른 보상 회로의 다른 실시예를 도시한다.
도 14는 본 발명에 따른 보상 회로의 다른 실시예를 도시한다.
도 15는 본 발명에 따른 게이트 구동 회로의 라우팅 다이어그램이다.
본 발명의 일반적인 원리를 예시하기 위한 설명이 행해지며, 제한적인 의미로 취해지지 않아야 한다. 본 발명의 범위는 첨부된 청구 범위를 참조하여 최상으로 결정된다.
도 1a은 본 발명의 이미지 디스플레이 시스템의 실시예를 도시한다. 도 1a에 도시된 바와 같이, 이미지 디스플레이 시스템은 이미지를 디스플레이하고 외부 객체의 터치를 감지하기 위해 터치 디스플레이 패널을 포함한다. 일 실시예에서, 터치 디스플레이 패널(101)은 인셀 터치 디스플레이 패널이지만, 이에한정되지 않는다. 예를 들어, 터치 디스플레이 패널(101)은 또한 온/아웃셀(on/out-cell) 터치 디스플레이 패널, 또는 인/온셀 터치 디스플레이 패널일 수 있다. 인/온셀 터치 디스플레이 패널은 한 방향으로 터치 감지를 수행하기 위한 게이트 구동 회로와, 다른 방향으로 터치 감지를 수행하기 위한 컬러 필터 기판 상의 감지 전극 구조를 포함한다. 터치 디스플레이 패널(101)은 게이트 구동 회로(110), 데이터 신호 전송 회로(120), 픽셀 매트릭스(130), 제어 칩(140) 및 터치 탐지 회로(150)를 포함한다. 데이터 신호 전송 회로(120), 제어 칩(140) 및 터치 탐지 회로(150)는 별도의 칩일 수 있거나, 단일 칩에 통합될 수 있지만, 이에한정되지 않는다. 일부 실시예에서, 데이터 신호 전송 회로(120) 및 터치 탐지 회로(150)만이 단일 칩에 통합된다.
게이트 구동 회로(110)는 픽셀 매트릭스(130)의 복수의 픽셀을 구동하기 위해 복수의 게이트 구동 신호를 생성하도록 배치된다. 데이트 신호 전송 회로(120)는 데이터를 픽셀 매트릭스(130)의 픽셀에 제공하기 위해 복수의 데이터 신호를 생성하도록 배치된다. 예를 들어, 픽셀 매트릭스(130)는 복수의 게이트 라인, 복수의 데이터 라인 및 복수의 픽셀을 포함한다. 일부 실시예에서, 픽셀 매트릭스(130)의 픽셀 및 터치 감지를 위한 복수의 감지 전극은 터치 디스플레이 패널(101)이 이미지를 디스플레이하고, 외부 객체의 터치를 감지할 수 있도록 서로 통합된다. 제어 칩(140)은 클럭 신호 및 시작 펄스를 포함하는 복수의 제어 신호를 생성하도록 배치된다. 터치 탐지 회로(150)는 감지 전극 상에서 전압 또는 전하의 변화에 따라 터치 위치 데이터를 생성하고, 터치 위치 데이터를 후속 처리를 위해 외부 프로세서로 출력한다. 예를 들어, 감지 전극은 터치 디스플레이 패널이 스타일러스 또는 손가락에 의해 터치될 때 정전 용량 변화를 감지하고, 감지된 정전 용량 변화를 전압으로 변환하며, 그 후 터치 탐지 회로(150)는 이러한 변화를 탐지한다. 일 실시예에서, 픽셀 매트릭스(130)는 기판 상에 배치되고, 게이트 구동 회로(110)는 게이트 드라이버 온 패널(GOP)을 형성하기 위해 비정질 실리콘 TFT의 게이트 드라이버 회로(ASG) 기술에 의해 기판 상에 제조된다.
또한, 본 발명의 이미지 디스플레이 시스템은 전자 장치(100) 내에 포함될 수 있다. 전자 장치(100)는 터치 디스플레이 패널(101) 및 터치 디스플레이 패널(101)에 전력을 공급하도록 배치된 전력 공급 장치(102)를 포함한다. 일부 실시예에서, 전자 장치(100)는 휴대 전화, 디지털 카메라, 개인 휴대 정보 단말기(PDA), 모바일 컴퓨터, 데스크톱 컴퓨터, 텔레비전, 자동차 디스플레이, 모바일 디스크 플레이어, 또는 이미지를 표시할 수 있는 임의의 장치일 수 있다. 본 발명의 실시예에 따르면, 게이트 구동 회로(110)는 데이터 라인 상의 비디오 신호가 순차적으로 픽셀 매트릭스(130)의 픽셀에 기록될 수 있도록 상이한 스캐닝 시퀀스(예를 들어, 순방향 스캔 시퀀스 및 역방향 스캔 시퀀스)로 게이트 구동 신호를 순차적으로 게이트 라인으로 출력할 수 있다.
도 1b는 본 발명의 이미지 디스플레이 시스템의 다른 실시예를 도시한다. 도시된 바와 같이, 이미지 디스플레이 장치는 게이트 구동 회로(110A 및 110B)를 포함한다. 게이트 구동 회로(110A)는 GL1, GL3, ..., GLX-1과 같은 홀수 게이트 라인을 구동하도록 배치되고, 게이트 구동 회로(110B)는 GL2, GL4, ..., GLX와 같은 짝수 게이트 라인을 구동하도록 배치된다. 게이트 구동 회로(110A 및 110B)는 터치 디스플레이 패널(101)의 상이한 측 상에 배치되고, 대칭의 경계를 이루는데 유용하다. 특히, 게이트 구동 회로는 두 부분으로 분할되고, 홀수 구동 신호 및 짝수 구동 신호를 출력하기 위해 활성 영역(즉, 표시 영역)의 양측 상에 배치된다. 이러한 설계는 게이트 구동 회로가한 측 상에 배치되기 때문에 비표시 영역 상에서 혼잡을 피할 수 있다. 따라서, 터치 디스플레이 패널은 좁은 경계, 균일한 라우팅 영역, 및 대향측 상의 동일한 경계 영역을 가질 수 있다.
도 1c는 본 발명의 이미지 디스플레이 시스템의 다른 실시예를 도시한다. 도시된 바와 같이, 이미지 디스플레이 장치는 활성 영역의 대향측 상에 배치된 게이트 구동 회로(110 및 110C)를 포함한다. 픽셀 매트릭스(130)의 각 게이트 라인은 게이트 구동 회로(110 및 110C)가 무거운 부하(heavy load) 하에 동작될 수 있도록 게이트 구동 회로(110)의 하나의 시프트 레지스터와 게이트 구동 회로(110C)의 하나의 시프트 레지스터에 의해 함께 구동된다. 예를 들면, 대형 패널(17 인치 이상)에서, 각 게이트 라인의 로딩(즉, 저항 용량 로딩)은 큰 길이 때문에 무겁다. 따라서, 게이트 라인(GL1)은 두 게이트 구동 회로(110 및 110C) 등에서 시프트 레지스터(SR1)에 의해 구동된다.
도 2는 본 발명의 도 1a에 도시된 게이트 구동회로(110A)의 다이어그램이다. 게이트 구동 회로(110A)는 직렬로 접속된 X 시프트 레지스터(300), 즉 시프트 레지스터(SR[1], SR[2], SR[3], ..., SR[X-2], SR[X-1] 및 SR[X]를 포함하며, X는 양의 정수이다. 각 시프트 레지스터는 복수의 클럭 입력 단자(CK), 전압 입력 단자(VG), 순방향 입력 단자(IN_F), 역방향 입력 단자(IN_R), 출력 단자(OUT), 신호 전송 단자(N), 및 순방향 리셋 입력 단자(REST_F) 및 역방향 리셋 입력 단자(REST_R)를 포함한다. 신호 전송 단자(N) 및 각 시프트 레지스터의 출력 단자(OUT)는 구동 신호의 펄스가 순차적으로 시프트 레지스터 사이로 전달되도록 동일한 구동 신호를 출력한다.
게이트 구동 회로(110A)가 순방향 스캔으로 동작되면, 시프트 레지스터(300)는 제 1 시퀀스에서 구동 신호를 출력한다. 예를 들어, 시프트 레지스터(SR[1] 내지 SR[X])는 구동 신호(OUT(1), OUT(2), OUT(3), ..., OUT(X-2), OUT(X-1) 및 OUT(X))를 순차적으로 출력한다. 반대로, 게이트 구동 회로(110A)가 역방향 스캔으로 동작되면, OUT(X), OUT(X-1), OUT(X-2), ..., OUT(3), OUT(2) 및 OUT(1)은 순차적으로 출력된다.
게이트 구동 회로(110)는 클럭 신호(CK1, CK2, CK3, CK4, CK5 및 CK6), 시작 펄스(STV1 및 STV2), 및 정전압(VGL)을 포함하는 복수의 제어 신호를 제어 칩(140)으로부터 수신한다. 일반적으로, 클럭 신호(CK1 내지 CK6)에서, 2개의 순차적 클럭 신호는 중첩된 절반 펄스(half pulse)를 갖는다. 예를 들어, 도 4의 타이밍도에 도시된 바와 같이, 클럭 신호(CK2)의 전반 절반 펄스는 클럭 신호(CK1)의 후반 절반 펄스와 중첩되고, 클럭 신호(CK3)의 전반 절반 펄스는 클럭 신호(CK2)의 후반 절반 펄스와 중첩된다. 클럭 신호(CK1, CK3 및 CK5)는 홀수/짝수 시프트 레지스터에 제공되고, 클럭 신호(CK2, CK4 및 CK6)는 짝수/홀수 시프트 레지스터에 제공된다.
시작 펄스(STV1 및 STV2)는 게이트 구동 회로(110)를 활성화시키도록 배치된다. 도시된 바와 같이, 게이트 구동 회로(110A)의 제 1 시프트 레지스터(SR[1])는 순방향 입력 신호의 역할을 하도록 순방향 입력 단자(IN_F)에서 시작 펄스(STV1)를 수신하고, 게이트 구동 회로(110A)의 마지막 시프트 레지스터(SR[X])는 역방향 입력 신호의 역할을 하도록 역방향 입력 단자(IN_R)에서 시작 펄스(STV2)를 수신한다. 또한, 각 시프트 레지스터는 순방향 입력 신호의 역할을 하도록 순방향 입력 단자(IN_F)에서 이전의 시프트 레지스터로부터 구동 신호를 수신하고, 역방향 입력 신호의 역할을 하도록 역방향 입력 단자(IN_R)에서 다음 시프트 레지스터로부터 구동 신호를 수신한다.
본 발명의 일 실시예에서, 제 N 시프트 레지스터는 순방향 리셋 신호의 역할을 하도록 순방향 리셋 입력 단자(REST_F)에서 제 N+2 시프트 레지스터 또는 제 N+3 시프트 레지스터로부터 구동 신호를 수신하고, 역방향 리셋 신호의 역할을 하도록 역방향 리셋 입력 단자(REST_R)에서 제 N-2 시프트 레지스터 또는 제 N-3 시프트 레지스터로부터 구동 신호를 수신한다. 본 발명의 다른 실시예에서, 제 N 시프트 레지스터는 순방향 리셋 신호의 역할을 하도록 순방향 리셋 입력 단자(REST_F)에서 제 N+A 시프트 레지스터로부터 구동 신호를 수신하고, 역방향 리셋 신호의 역할을 하도록 역방향 리셋 입력 단자(REST_R)에서 제 N-A 시프트 레지스터로부터 구동 신호를 수신하며, A는 1 이상이다. 부가적으로, 게이크 구동 회로에서 제 1 수개의 시프트 레지스터 및 마지막 수개의 시프트 레지스터의 순방향 및 역방향 리셋 신호의 결합 방법은 특정 설계를 가져 타이밍 에러를 피한다.
예를 들어, 도 2에 도시된 바와 같이, 시프트 레지스터(SR[1], SR[2] 및 SR[3의 역방향 리셋 입력 단자(REST_R)는 시작 펄스(STV1)에 접속되고, 시프트 레지스터(SR[1], SR[2] 및 SR[3의 순방향 리셋 입력 단자(REST_F)는 시프트 레지스터(SR[4], SR[5] 및 SR[6])의 신호 전송 단자(N[4], N[5] 및 N[6])에 각각 접속된다. 시프트 레지스터(SR[X-2], SR[X-1] 및 SR[X])의 순방향 리셋 입력 단자(REST_F)는 시작 펄스(STV2)에 접속되고, 시프트 레지스터(SR[X-2], SR[X-1] 및 SR[X])의 역방향 리셋 입력 단자(REST_R)는 시프트 레지스터(SR[X-5], SR[X-4] 및 SR[X-3])의 신호 전송 단자(N[X-5], N[X-4] 및 N[X-3])에 각각 접속된다. 시프트 레지스터(SR[1], SR[2], SR[3], SR[X-2], SR[X-1] 및 SR[X])와 다른 시프트 레지스터(SR[4] 내지 SR[X-3])의 각각은 순방향 리셋 신호의 역할을 하도록 순방향 리셋 입력 단자에서 다음의 시프트 레지스터 중 하나로부터 구동 신호를 수신하고, 역방향 리셋 신호의 역할을 하도록 역방향 리셋 입력 단자에서 이전의 시프트 레지스터 중 하나로부터 구동 신호를 수신한다. 예를 들어, 시프트 레지스터(SR[5])의 순방향 리셋 입력 단자(REST_F) 및 역방향 리셋 입력 단자(REST_R)는 각각 시프트 레지스터(SR[8]) 및 시프트 레지스터(SR[2]) 등등의 신호 전송 단자에 접속된다.
도 3은 본 발명에 따른 시프트 레지스터의 다른 실시예의 회로도이다. 도 4는 순방향 스캔으로 동작할 때 도 3에 도시된 시프트 레지스터의 타이밍도이다. 본 실시예에서, 시프트 레지스터(SR[3])는 순방향 입력 회로(501), 역방향 입력 회로(502) 및 출력 회로(503)를 포함하는 게이트 구동 회로(110A)에서의 제 3 시프트 레지스터이다. 시프트 레지스터는 NMOS 트랜지스터(M1-M10)에 의해 구현된다. 순방향 스캔 동안, 트랜지스터(M3)는 클럭 신호(CK1)의 펄스 때문에 턴온되고, 제어 노드(P)는 순방향 입력 신호(N(2))에 결합된다. 이때, 순방향 입력 신호(N(2))가 저전압 레벨로 유지되기 때문에, 제어 노드(P)에서의 전압은 저전압 레벨로 유지된다. 순방향 입력 신호(N(2))의 펄스가 도달하면, 트랜지스터(M1)는 제 1 고전압 레벨(즉, 도 4에 도시된 신호(P(3))로 제어 노드(P)에서의 전압을 사전 충전하도록 턴온된다.
제어 단자가 고전압 레벨이기 때문에, 트랜지스터(M7 및 M8)는 턴온되고, 클럭 신호(CK3)의 펄스는 출력 단자(OUT) 및 신호 전송 단자(N)로 전달될 수 있다. 따라서, 트랜지스터(M7 및 M8)가 턴온되면, 구동 신호(OUT(3)) 및 신호(N(3))는 동일한 위상을 갖는다. 부가적으로, 클럭 신호(CK3)의 펄스가 고전압 레벨에 있으면, 제어 노드(P)에서의 전압은 트랜지스터(M7 및 M8)의 게이트 전압을 증가시키기 위해 기생 커패시터(또는 추가적 결합된 커패시터)에 의해 제 2 고전압 레벨로 더 충전된다. 높은 게이트 전압은 출력 단자(OUT) 및 신호 전송 단자(N)의 충전 속도 및 방전 속도를 증가시키는데 도움이 된다.
클럭 신호(CK3)의 펄스가 종료되면, 제어 노드(P)에서의 전압은 트랜지스터(M7 및 M8)의 드레인 전압이 저전압 레벨로 당겨지기 때문에 제 1 고전압 레벨로 방전을 개시한다. 그 다음, 순방향 리셋 신호(N(6))의 펄스가 도달하면, 트랜지스터(M5)는 턴온되고, 제어 노드(P)는 정전압(VGL)에 결합되고, 저전압 레벨로 더 방전된다.
전술한 바와 같이, 순방향 스캔으로 동작하는 경우, 순방향 입력 회로는 제어 노드(P)에서 전압을 제어하기 위해 1차 회로로서 작용하고, 역방향 입력 회로는 순방향 입력 회로를 돕기 위해 보조 회로로서 작용한다. 도 5를 참조한다. 신호(N(4)) 및 클럭 신호(CK5)의 펄스는 각각 제어 노드(P)의 신호 유지(signal holding)를 돕기 위해 트랜지스터(M2 및 M4)를 턴온한다.
도 5는 본 발명에 따른 시프트 레지스터의 다른 실시예의 회로도이다. 도 6은 역방향 스캔으로 동작할 때 도 5에 도시된 시프트 레지스터의 타이밍도이다. 본 실시예에서, 시프트 레지스터(SR[X-2])는 순방향 입력 회로(701), 역방향 입력 회로(702) 및 출력 회로(703)를 포함하는 게이트 구동 회로(110A)에서의 제 X-2 시프트 레지스터이다. 시프트 레지스터는 NMOS 트랜지스터(M1-M10)에 의해 구현된다. 역방향 스캔 동안, 게이트 구동 회로(110A)는 시작 펄스(STV2)에 의해 활성화되고, 클럭 신호(CK1 내지 CK6)의 시퀀스는 도 6에 도시된 바와 같이 역방향이다. 트랜지스터(M4)는 클럭 신호(CK6)의 펄스 때문에 턴온되고, 제어 노드(P)는 역방향 입력 신호(N(X-1))에 결합된다. 이때, 역방향 입력 신호(N(X-1))가 저전압 레벨로 유지되기 때문에, 제어 노드(P)에서의 전압은 저전압 레벨로 유지된다. 역방향 입력 신호(N(X-1))의 펄스가 도달하면, 트랜지스터(M2)는 제 1 고전압 레벨(즉, 도 6에 도시된 신호(P(X-2))로 제어 노드(P)에서의 전압을 사전 충전하도록 턴온된다.
제어 단자가 고전압 레벨이기 때문에, 트랜지스터(M7 및 M8)는 턴온되고, 클럭 신호(CK4)의 펄스는 출력 단자(OUT) 및 신호 전송 단자(N)로 전달될 수 있다. 따라서, 트랜지스터(M7 및 M8)가 턴온되면, 구동 신호(OUT(X-2)) 및 신호(N(X-2))는 동일한 위상을 갖는다. 게다가, 클럭 신호(CK4)의 펄스가 고전압 레벨에 있으면, 제어 노드(P)에서의 전압은 트랜지스터(M7 및 M8)의 게이트 전압을 증가시키기 위해 기생 커패시터(또는 추가적 결합된 커패시터)에 의해 제 2 고전압 레벨로 더 충전된다. 높은 게이트 전압은 출력 단자(OUT) 및 신호 전송 단자(N)의 충전 속도 및 방전 속도를 증가시키는데 도움이 된다.
클럭 신호(CK4)의 펄스가 종료되면, 제어 노드(P)에서의 전압은 트랜지스터(M7 및 M8)의 드레인 전압이 저전압 레벨로 당겨지기 때문에 제 1 고전압 레벨로 방전을 개시한다. 그 다음, 순방향 리셋 신호(N(X-5))의 펄스가 도달하면, 트랜지스터(M6)는 제어 노드(P)가 정전압(VGL)에 결합되고, 저전압 레벨로 더 방전되도록 턴온된다.
전술한 바와 같이, 역방향 스캔으로 동작하는 경우, 역방향 입력 회로는 제어 노드(P)에서 전압을 제어하기 위해 1차 회로로서 작용하고, 순방향 입력 회로는 역방향 입력 회로를 돕기 위해 보조 회로로서 작용한다. 도 5를 참조한다. 신호(N(X-3)) 및 클럭 신호(CK2)의 펄스는 각각 제어 노드(P)의 신호 유지를 돕기 위해 트랜지스터(M1 및 M3)를 턴온한다.
게다가, 게이트 구동 회로는 도 2-6에 도시된 이중 방향 스캔(즉, 순방향 스캔 및 역방향 스캔)으로 동작할 수 있는 시프트 레지스터에 의해 구현되며, 본 발명은 이에 한정되지 않는다. 일부 실시예에서, 게이트 구동 회로는 또한 단일 방향(즉, 순방향 스캔)으로만 동작될 수 있는 시프트 레지스터에 의해 구현될 수 있다.
도 7은 본 발명에 따른 터치 디스플레이 패널의 프레임의 다이어그램이다. 일부 실시예에 따르면, 터치 디스플레이 패널은 인셀 터치 디스플레이 패널일 수 있고, 각 프레임은 복수의 디스플레이 기간 및 복수의 터치 감지 기간을 갖는다. 도시된 바와 같이, 디스플레이 기간 및 터치 감지 기간은 교대로 배치된다. 더 구체적으로, 디스플레이 기간 및 터치 감지 기간은 하나의 프레임에서 차례로 주기적으로 배치된다. 예를 들어, 디스플레이 기간에서 동작하는 N개의 시프트 레지스터는 시프트 레지스터의 M개의 그룹으로 분할되고, 각 그룹은 동일한 양의 시프트 레지스터를 갖는다. 다른 실시예에서, 디스플레이 기간 및 터치 감지 기간은 하나의 프레임에서 차례로 비주기적으로 배치된다. 예를 들어, 디스플레이 기간에서 동작하는 N개의 시프트 레지스터는 시프트 레지스터의 M개의 그룹으로 분할되고, M개의 그룹은 상이한 양의 시프트 레지스터를 갖는다. 다른 실시예에서, 하나의 프레임은 하나의 터치 감지 기간만을 갖고, 디스플레이 기간은 이러한 프레임에서 두 부분으로 분할되고, 터치 감지 기간은 두 부분 사이에 배치된다. 마찬가지로, 디스플레이 기간의 두 부분의 시프트 레지스터의 양은 동일하거나 상이할 수 있다. 다시 도 7을 참조한다. 각 디스플레이 기간 동안, 게이트 구동 회로(110) 내의 시프트 레지스터의 하나의 그룹은 픽셀 매트릭스(103) 내의 대응하는 게이트 라인의 그룹을 구동하기 위해 게이트 구동 신호의 그룹을 순차적으로 출력하고, 각 처리 감지 기간 동안, 감지 전극은 터치 감지를 수행한다. 일부 실시예에서, 각 터치 감지 기간은 두 디스플레이 기간 사이에 배치된다. 도 7에서, 디스플레이 기간 및 터치 감지 기간은 둘다 짝수이다. 일부 실시예에서, 프레임의 마지막 기간이 터치 디스플레이 패널의 원래의 디스플레이 성능을 유지하기 위한 디스플레이 기간이도록 하나의 프레임은 짝수 디스플레이 기간 및 홀수 터치 감지 기간을 갖거나, 홀수 디스플레이 기간 및 짝수 터치 감지 기간을 갖는다.
도 8은 본 발명에 따른 게이트 구동 회로의 다른 다이어그램이다. 도시된 바와 같이, 게이트 구동 회로는 SR[1], SR[2], ..., SR[2K+1]와 같이 순차적으로 접속되는 복수의 시프트 레지스터, 및 PHC[1], PHC[2]와 같은 복수의 보상 회로를 포함한다. K는 0보다 큰 정수이며, 예를 들어, 제 K는 도 8에 도시된 실시예에서 3보다 큰 정수이다. 게이트 구동 회로의 시프트 레지스터는 픽셀 매트릭스(130)의 복수의 픽셀을 구동하기 위해 클럭 신호(CK1 내지 CK6)에 따라 복수의 게이트 구동 신호를 순차적으로 생성하도록 배치된다. 예를 들어, 시프트 레지스터(SR[1])의 출력 단자(즉, OUT(1)을 출력하기 위한 단자)는 게이트 라인(GL1)에 접속되고, 시프트 레지스터(SR[2])의 출력 단자는 게이트 라인(GL2)에 접속된다. 시프트 레지스터는 순차적으로 배치된 그룹으로 분할된다. 예를 들어, 시프트 레지스터(SR[1], SR[2], ..., SR[K])는 시프트 레지스터의 제 1 그룹을 형성하고, 시프트 레지스터(SR[K+1], SR[K+2], ..., SR[2K])는 시프트 레지스터의 다음 그룹(즉, 제 2 그룹)을 형성한다. 각 그룹의 시프트 레지스터의 회로 접속은 도 2에 도시된 것과 동일하고, 이들의 회로 구조 및 동작은 도 3 내지 도 6에서 설명된 것과 동일하며, 따라서 간결성을 위해 생략된다. 일부 실시예에서, 제어 칩(140)은 터치 감지 기간 동안 게이트 구동 회로에 제공된 클럭 신호를 일시중단하거나 일시정지한다. 예를 들어, 일시중단된 클럭 신호는 클럭 신호(CK1 내지 CK6)일 수 있고/있거나 시작 펄스(STV1 및 STV2)일 수 있지만, 이에 한정되지 않는다.
보상 회로(PHC[1])는 시프트 레지스터의 제 1 그룹의 마지막 시프트 레지스터(SR[K])와 시프트 레지스터의 제 2 그룹의 첫번째 시프트 레지스터(SR[K+1]) 사이에 배치되고, 보상 회로(PHC[2])는 시프트 레지스터의 제 2 그룹의 마지막 시프트 레지스터(SR[2K])와 시프트 레지스터의 제 3 그룹의 첫번째 시프트 레지스터(SR[2K+1]) 사이에 배치된다. 본 발명의 실시예에서 시프트 레지스터의 두 그룹 사이에 배치된 보상 회로는 제 1 보상 회로로서 정의된다. 그러나, 보상 회로는 또한 제 3 제어 신호를 제공하여 마지막 시프트 레지스터가 신호 유지를 수행할 수 있도록 하기 위해 모든 시프트 레지스터 중 마지막 레지스터 옆에 배치될 수 있다. 이러한 보상 회로는 마지막 시프트 레지스터가 신호 유지를 수행할 수 있도록 하고, 마지막 시프트 레지스터가 사전 충전을 수행할 수 없도록 하기 때문에, 마지막 시프트 레지스터 옆에 있는 이러한 보상 회로는 제 2 보상 회로로서 정의된다. 클럭 신호(CK1 내지 CK6)와 다른 제 1 및 제 2 제어 신호(S1 및 S2)에 따라 PHC[1] 또는 PHC[2]와 같은 각각의 보상 회로는 2개의 접속된 시프트 레지스터 중 하나가 사전 충전을 수행할 수 있고, 이들 중 다른 하나가 신호 유지를 수행할 수 있도록 하여, 2개의 접속된 시프트 레지스터에 의해 생성된 게이트 구동 신호의 상승 에지 및/또는 하강 에지가 터치 디스플레이 패널의 터치 감지 기간에 의해 영향을 받는 것을 방지한다. 예를 들어, 보상 회로(PHC[1])는 시프트 레지스터(SR[K] 및 SR[K+1]) 중 하나가 사전 충전을 수행할 수 있도록 하고, 다른 하나가 신호 유지를 수행할 수 있도록 하여, 시프트 레지스터(SR[K] 및 SR[K+1])이 게이트 구동 신호의 상승 에지 및/또는 하강 에지가 터치 감지 기간에 의해 영향을 받는 것을 방지한다. 상술한 신호 유지 및 사전 충전을 정의하는 도 12a를 참조한다. 신호 유지는, 클럭 신호(CK3)가 제 1 제어 신호(S1)와 중첩되고, 터치 감지 기간이 클럭 신호(CK4)를 종료한 후에 시작하는 경우, 제 1 제어 신호(S1)가 클럭 신호(CK4)가 중단될 때 제 35 시프트 레지스터의 출력을 유지하도록 배치될 수 있다는 것을 의미한다(제 35 시프트 레지스터는 시프트 레지스터의 제 1 그룹의 마지막 시프트 레지스터임을 가정한다). 사전 충전은, 클럭 신호(CK4)가 제 2 제어 신호(S2)와 중첩되고, 제 2 제어 신호(S1)가 클럭 신호(CK4)를 중단할 때 제 36 시프트 레지스터의 출력을 유지하도록 배치될 수 있다는 것을 의미한다(제 36 시프트 레지스터는 시프트 레지스터의 제 2 그룹의 첫번째 시프트 레지스터임을 가정한다). 도 8을 다시 참조한다. 도 8은 또한 본 발명의 게이트 구동 회로로 동작할 때 하강 에지 및 상승 에지의 개선된 예를 도시한다. 출력 시프트 레지스터(SR[K])로부터의 출력 신호의 측정된 하강 시간(하강 에지의 10%(즉, 시작 시간)에서 90%(즉, 종료 시간)까지)은 약 2.8632us이고, 출력 시프트 레지스터(SR[K+1])로부터의 출력 신호의 측정된 상승 시간(상승 에지의 10%(즉, 시작 시간)에서 90%(즉, 종료 시간)까지)은 약 2.0828us이다. 이 때문에, 본 발명의 게이트 구동 회로에서의 게이트 구동 신호의 상승 시간과 하강 시간 사이에는 상당한 차이가 없다. 예를 들어, 출력 시프트 레지스터(SR[K] 및 SR[K-1])의 하강 시간 사이의 차이는 약 0.2us 미만일 수 있고, 출력 시프트 레지스터(SR[K+1] 및 SR[K+2])의 상승 시간 사이의 차이는 약 0.2us 미만일 수 있다.
도 8 및 도 9를 동시에 참조한다. 본 실시예에서, 시프트 레지스터(SR[K])의 출력 단자(즉, OUT(K)을 출력하는 단자) 및/또는 (신호 전송 단자(N6)와 같은) 전송 단자(N(K))는 시프트 레지스터(SR[K+1])의 순방향 입력 단자보다는 보상 회로(PHC[1])에 접속되고, 시프트 레지스터(SR[K])의 출력 단자(즉, OUT(K+1)을 출력하는 단자) 및/또는 전송 단자(N(K+1))는 시프트 레지스터(SR[K])의 역방향 입력 단자보다는 보상 회로(PHC[1])에 접속된다. 즉, 시프트 레지스터(SR[K])의 구동 신호(OUT(K))는 시프트 레지스터(SR[K+1])의 순방향 입력 단자로 출력되지 않으며, 시프트 레지스터(SR[K+1])의 구동 신호(OUT(K+1))는 시프트 레지스터(SR[K])의 역방향 입력 단자로 출력되지 않는다. 마찬가지로, 시프트 레지스터(SR[2K])의 출력 단자는 시프트 레지스터(SR[2K+1])의 순방향 입력 단자보다는 보상 회로(PHC[2])에 접속되고, 시프트 레지스터(SR[2K+1])의 출력 단자 및/또는 전송 단자(N(2K+1))는 시프트 레지스터(SR[2K])의 역방향 입력 단자보다는 보상 회로(PHC[2])에 접속된다. 즉, 시프트 레지스터(SR[2K])의 구동 신호(OUT(2K))는 시프트 레지스터(SR[2K+1])의 순방향 입력 단자로 출력되지 않으며, 시프트 레지스터(SR[2K+1])의 구동 신호(OUT(2K+1))는 시프트 레지스터(SR[2K])의 역방향 입력 단자로 출력되지 않는다.
게이트 구동 회로가 순방향 스캔으로 동작되면, 보상 회로(PHC[1])는, 터치 감지 기간 동안, 시프트 레지스터(SR[K])가 신호 유지를 수행할 수 있도록 하기 위해 제 1 제어 신호(S1)에 따라 제 1 신호(P1)를 시프트 레지스터(SR[K])의 역방향 입력 신호로 출력하고, 시프트 레지스터(SR[K+1])가 사전 충전을 수행할 수 있도록 하기 위해 제 2 제어 신호(S2)에 따라 제 2 신호(P2)를 시프트 레지스터(SR[K+1])의 순방향 입력 신호로 출력한다. 게이트 구동 회로가 역방향 스캔으로 동작되면, 보상 회로(PHC[1])는, 터치 감지 기간 동안, 시프트 레지스터(SR[2K+1])가 신호 유지를 수행할 수 있도록 하기 위해 제 2 제어 신호(S2)에 따라 제 2 신호(P2)를 시프트 레지스터(SR[2K+1])의 순방향 입력 신호로 출력하고, 시프트 레지스터(SR[K])가 사전 충전을 수행할 수 있도록 하기 위해 제 1 제어 신호(S1)에 따라 제 1 신호(P1)를 시프트 레지스터(SR[K])의 역방향 입력 신호로 출력한다. PHC[2]와 같은 다른 보상 회로의 동작은 보상 회로(PHC[1])의 동작과 유사하며, 따라서, 간결성을 위해 생략된다.
다시 도 9를 참조한다. 도 9는 보상 회로의 다이어그램이다. 도시된 바와 같이, 보상 회로(PHC[1])는 제 1 보상 서브회로(SPHC1) 및 제 2 보상 서브회로(SPHC2)를 포함하고, 제 1 보상 서브회로(SPHC1) 및 제 2 보상 서브회로(SPHC2)의 각각은 제 1 회로(C1/C1") 및 제 2 회로(C2/C2")를 갖는다. 일부 실시예에서, 보상 회로(PHC[1])의 제 1 보상 서브회로(SPHC1) 및 제 2 보상 서브회로(SPHC2)는 각각 하나 이상의 시프트 레지스터에 통합될 수 있다. 예를 들어, 제 1 보상 서브회로(SPHC1)는 시프트 레지스터(SR[K])에 통합될 수 있고, 제 2 보상 서브회로(SPHC2)는 시프트 레지스터(SR[K+1])에 통합될 수 있지만, 이에 한정되지 않는다. 일부 실시예에서, 제 1 보상 서브회로(SPHC1) 및 제 2 보상 서브회로(SPHC2)는 시프트 레지스터(SR[K] 및 SR[K+1]) 중 하나에 함께 통합될 수 있다.
게이트 구동 회로가 순방향 스캔으로 동작되면, 터치 감지 기간 동안, 제 1 보상 서브회로(SPHC1)의 제 1 회로(C1)는 시프트 레지스터(SR[K])가 신호 유지를 수행할 수 있도록 하기 위해 제 W 시프트 레지스터로부터의 구동 신호 및 제 1 제어 신호(S1)에 따라 제 1 신호(P1)를 출력하고, 제 2 보상 서브회로(SPHC2)의 제 1 회로(C1")는 시프트 레지스터(SR[K+1])가 사전 충전을 수행할 수 있도록 하기 위해 제 M 시프트 레지스터로부터의 구동 신호 및 제 2 제어 신호(S2)에 따라 제 2 신호(P2)를 출력한다. 일부 실시예에서, W 및 M은 정수이고, W는 K보다 작으며, M은 K+1보다 작다. 게이트 구동 회로가 역방향 스캔으로 동작되면, 터치 감지 기간 동안, 제 2 보상 서브회로(SPHC2)의 제 2 회로(C2")는 시프트 레지스터(SR[K+1])가 신호 유지를 수행할 수 있도록 하기 위해 제 Y 시프트 레지스터로부터의 구동 신호 및 제 2 제어 신호(S2)에 따라 제 2 신호(P2)를 출력하고, 제 1 보상 서브회로(SPHC1)의 제 2 회로(C2)는 시프트 레지스터(SR[K])가 사전 충전을 수행할 수 있도록 하기 위해 제 Z 시프트 레지스터로부터의 구동 신호 및 제 1 제어 신호(S1)에 따라 제 2 신호(P1)를 출력한다. 일부 실시예에서, Y 및 Z는 정수이고, Y는 K+1보다 크고, Z는 K보다 크다. 예를 들어, 도 11에 도시된 실시예에서, W는 K-1이고, M은 K이고, Y는 K+2이며, Z는 K+1이지만, 이것에 한정되지 않는다. 도 9에 도시된 실시예에서, 제 1 보상 서브회로(SPHC1)의 제 1 회로(C1) 및 제 2 회로(C2)는 각각 시프트 레지스터(SR[K+3] 및 SR[K-3])로부터의 구동 신호(OUT(K+3) 및 OUT(K-3))에 따라 재설정된다. 게다가, 제 2 보상 서브회로(SPHC2)의 제 1 회로(C1") 및 제 2 회로(C2")는 각각 시프트 레지스터(SR[K+4] 및 SR[K-4])로부터의 구동 신호(OUT(K+4) 및 OUT(K-4))에 따라 재설정된다.
도 10은 (제 35 시프트 레지스터를 사용하여 도시되는) 제 1 보상 서브회로(SPHC1)의 실시예를 도시한다. 도시된 바와 같이, 제 1 보상 서브회로(SPHC1)는 트랜지스터(MP1 내지 MP5)를 포함한다. 트랜지스터(MP1 내지 MP5)는 5개의 스위치로 간주되고, 스위치는 또한 BJT, 다이오드, 및/또는 IGBT에 의해 구현될 수 있다. 도 10에 도시된 실시예에서, 제 1 보상 회로(PHC[1])의 제 1 보상 서브회로(SPHC1)는 시프트 레지스터(SR[35])의 역방향 입력 회로(302)의 역방향 입력 단자(즉, 도 8에 도시된 IN_R에 대응하는 스위치(421 및 422)의 접속점)에 결합된다. 트랜지스터(MP1)는 제 1 제어 신호(S1)에 결합된 제 1 단자, 제어 노드(PP35)에 결합된 제어 단자, 및 제 1 신호(P1)를 출력하는 제 2 단자를 갖는다. 트랜지스터(MP2)는 시프트 레지스터(SR[34])의 구동 신호(OUT(34))에 결합되는 제 1 단자 및 제어 단자, 및 제어 노드(PP35)에 결합된 제 2 단자를 갖는다. 트랜지스터(MP3)는 시프트 레지스터(SR[36])의 구동 신호(OUT(36))에 결합되는 제 1 단자 및 제어 단자, 및 제어 노드(PP35)에 결합된 제 2 단자를 갖는다. 트랜지스터(MP4)는 시프트 레지스터(SR[38])의 구동 신호(OUT(38))에 결합되는 제 1 단자 및 제어 단자, 및 정전압(VGL)에 결합된 제 2 단자를 갖는다. 트랜지스터(MP5)는 시프트 레지스터(SR[32])의 구동 신호(OUT(32))에 결합되는 제 1 단자 및 제어 단자, 및 정전압(VGL)에 결합된 제 2 단자를 갖는다. 제 1 회로(C1)는 트랜지스터(MP1, MP2 및 MP4)로 구성되고, 제 2 회로(C2)는 트랜지스터(MP1, MP3 및 MP5)로 구성된다.
도 11은 (제 36 시프트 레지스터를 사용하여 도시되는) 제 2 보상 서브회로(SPHC2)의 실시예를 도시한다. 도시된 바와 같이, 제 2 보상 서브회로(SPHC2)는 트랜지스터(MP6 내지 MP10)를 포함한다. 트랜지스터(MP6 내지 MP10)는 5개의 스위치로 간주될 수 있고, 스위치는 또한 BJT, 다이오드, 및/또는 IGBT에 의해 구현될 수 있다. 도 11에 도시된 실시예에서, 제 1 보상 회로(PHC[1])의 제 2 보상 서브회로(SPHC2)는 시프트 레지스터(SR[36])의 순방향 입력 회로(301)의 순방향 입력 단자(즉, 도 8에 도시된 IN_F에 대응하는 스위치(412 및 411)의 접속점)에 결합된다. 트랜지스터(MP6)는 제 2 제어 신호(S2)에 결합된 제 1 단자, 제어 노드(PP36)에 결합된 제어 단자, 및 제 2 신호(P2)를 출력하는 제 2 단자를 갖는다. 트랜지스터(MP7)는 시프트 레지스터(SR[35])의 구동 신호(OUT(35))에 결합되는 제 1 단자 및 제어 단자, 및 제어 노드(PP36)에 결합된 제 2 단자를 갖는다. 트랜지스터(MP8)는 시프트 레지스터(SR[37])의 구동 신호(OUT(37))에 결합되는 제 1 단자 및 제어 단자, 및 제어 노드(PP36)에 결합된 제 2 단자를 갖는다. 트랜지스터(MP9)는 시프트 레지스터(SR[39])의 구동 신호(OUT(39))에 결합되는 제 1 단자 및 제어 단자, 및 정전압(VGL)에 결합된 제 2 단자를 갖는다. 트랜지스터(MP10)는 시프트 레지스터(SR[33])의 구동 신호(OUT(33))에 결합되는 제 1 단자 및 제어 단자, 및 정전압(VGL)에 결합된 제 2 단자를 갖는다. 제 1 회로(C1")는 트랜지스터(MP6, MP7 및 MP9)로 구성되고, 제 2 회로(C2")는 트랜지스터(MP6, MP8 및 MP10)로 구성된다. 상술한 바와 같이, 각각의 시프트 레지스터의 신호 전송 단자(N) 및 출력 단자(OUT)는 구동 신호의 펄스가 순차적으로 시프트 레지스터 사이로 전달되도록 동일한 구동 신호를 출력한다. 따라서, 보상 회로(PHC[1] 및 PHC[2])에 의해 수신된 구동 신호는 시프트 레지스터의 신호 전송 단자 또는 출력 단자로부터의 구동 신호일 수 있다.
도 12a는 도 10 및 도 11에 도시된 제 1 보상 서브회로 및 제 2 보상 서브회로(SPHC1 및 SPHC2)의 타이밍도이다. 시간(t1 내지 t2) 동안, 제어 노드(PP35)가 제 1 고전압으로 사전 충전되도록 트랜지스터(MP2)는 구동 신호(OUT(34))에 따라 턴온된다. 마찬가지로, 시프트 레지스터(SR[35])의 제어 노드(P35)는 또한 제 1 고전압 레벨로 사전 충전된다. 시간(t2 내지 t3) 동안, 시프트 레지스터(SR[35])는 클럭 신호(CK4)에 따라 구동 신호(OUT(35))를 출력하고, 시프트 레지스터(SR[35])의 제어 노드는 제 2 고전압 레벨로 충전된다. 이때에, 제 2 보상 서브회로(SPHC2)의 트랜지스터(MP6)는 제어 노드(PP35)가 제 1 고전압 레벨로 사전 충전되도록 구동 신호(OUT(35))에 따라 턴온된다. 시간(t3 내지 t4) 동안, 스위치(421)가 신호 유지를 수행하기 위해 턴온되도록 트랜지스터(MP1)는 제 1 신호(P1)의 역할을 하기 위해 제 1 제어 신호(S1)를 시프트 레지스터(SR[35])의 역방향 입력 단자(IN_R)로 출력한다. 이때에, 시프트 레지스터(SR[35])의 제어 노드(PP35)는 제 1 제어 신호(S1) 때문에 제 1 고전압 레벨로부터 제 2 고전압 레벨로 끌어당긴다.
시간(t4 내지 t7) 동안, 터치 디스플레이 패널(101)은 터치 감지 기간에 들어가며, 따라서, 제어 칩(104)은 클럭 신호(CK1 내지 CK6)를 일시중단하거나 일시정지한다. 이때에, 시프트 레지스터(SR[35])의 스위치(421)가 턴온되기 때문에, 제어 노드(PP35)는 클럭 신호(CK3)가 저전압 레벨에 있을 때 정전압(VGL)보다는 제 2 고전압 레벨에서 제 1 고전압 레벨로 낮게 끌어 당겨진다. 즉, 시간(t4 내지 t5) 동안, 시프트 레지스터(SR[35])는 제어 노드(PP35) 상에서 신호 유지를 수행한다. 시간(t5 내지 t6) 동안, 제 1 제어 신호는 고전압 레벨에서 저전압 레벨로 변화하고, 제어 노드(PP35)는 제 2 고전압 레벨에서 제 1 고전압 레벨로 낮게 끌어 당겨지고, 시프트 레지스터(SR[35])의 제어 노드(P35)는 제 1 고전압 레벨에서 정전압(VGL)으로 낮게 끌어 당겨진다(즉, 신호 유지는 마친다). 도 11 및 도 12a를 동시에 참조한다. 제어 노드(PP36)가 시간(t2)에서 제 1 고전압 레벨로 사전 충전되기 때문에, 시간(t6 내지 t7) 동안, 스위치(411)가 사전 충전을 수행하기 위해 턴온되도록 트랜지스터(MP6)는 제 2 신호(P2)의 역할을 하기 위해 제 2 제어 신호(S2)를 시프트 레지스터(SR[36])의 순방향 입력 단자로 출력한다(즉, 시프트 레지스터(SR[36])의 제어 노드(P36)는 제 1 고전압 레벨로 사전 충전된다).
시간(t7)에서, 터치 디스플레이 패널(101)은 터치 감지 기간을 마치고, 다음 디스플레이 기간에 들어가며, 따라서, 제어 칩(104)은 클럭 신호(CK1 내지 CK6)를 복구한다(즉, 클럭 신호(CK1 내지 CK6)를 일시중단하지 않고, 클럭 신호(CK1 내지 CK6)를 다시 출력한다). 시간(t7 내지 t8) 동안, 시프트 레지스터(SR[36])의 제어 노드(P36)가 제 1 고전압 레벨로 사전 충전되기 때문에, 시프트 레지스터(SR[36])는 클럭 신호(CK4)가 고전압 레벨에 있을 때 구동 신호(OUT(36))를 즉시 출력할 수 있다. 더욱이, 제어 노드(P36)는 또한 제 1 고전압 레벨에서 제 2 고전압 레벨로 높게 끌어 당겨진다. 시간(t8 내지 t9) 동안, 제 2 제어 신호(S2)는 저전압 레벨에 있고, 제어 노드(PP36)는 제 2 고전압 레벨에서 제 1 고전압 레벨로 낮게 끌어 당겨진다. 시간(t9 내지 t10) 동안, 시프트 레지스터(SR[36])의 제어 노드(P36)는 클럭 신호(CK4)가 저전압 레벨에 있을 때 제 2 고전압 레벨에서 제 1 고전압 레벨로 끌어 당겨진다. 즉, 터치 감지 기간에서, 제 1 보상 서브회로(SPHC1)는 시프트 레지스터(SR[35])가 신호 유지를 수행할 수 있도록 하기 위해 시간(t4 내지 t5) 동안 제 1 제어 신호(S1)에 따라 제 1 신호(P1)를 출력한다. 제 2 보상 서브회로(SPHC2)는 시프트 레지스터(SR[36])가 시간(t6 내지 t7) 동안 제 2 제어 신호(S2)에 따라 사전 충전을 수행할 수 있도록 하기 위해 제 2 신호(P2)를 출력한다.
이 때문에, PHC[1] 및 PHC[2]와 같은 보상 회로는 클럭 신호(CK1 내지 CK6)가 터치 감지 기간에서 일시중단되거나 일시정지될지라도 시프트 레지스터 사이의 구동 신호의 전송을 유지한다. 따라서, 터치 감지 기간 동안, SR[1] 내지 SR[2K]와 같은 모든 출력 시프트 레지스터의 출력 신호(즉, 신호 전송 단자(N) 또는 출력 단자(OUT)로부터의 구동 신호)는 터치 디스플레이 패널의 디스플레이 품질이 터치 감지 기간으로 인해 저하되지 않도록 부적절한 확장 없이 정상 상승 에지 및 정상 하강 에지를 갖는다. 게다가, 제 1 보상 서브회로(SPHC1)의 트랜지스터(MP4 및 MP5)는 제어 노드(PP35)가 정전압(VGL)으로 낮게 끌어 당겨지도록 각각 구동 신호(OUT(38) 및 OUT(32))에 따라 재설정된다. 제 2 보상 서브회로(SPHC2)의 트랜지스터(MP9 및 MP10)는 제어 노드(PP36)가 정전압(VGL)으로 낮게 끌어 당겨지도록 각각 구동 신호(OUT(39) 및 OUT(33))에 따라 재설정된다. 도 12b는 역방향 스캔으로 동작할 때 클럭 신호 및 터치 감지 기간을 보여주는 타이밍도이다. 게이트 구동 회로의 동작은 도 12a에 도시된 것과 유사하며, 따라서, 간결성을 위해 생략된다.
도 13은 보상 회로의 다른 실시예를 도시한다. 도시된 바와 같이, 제 1 보상 서브회로(SPHC1A)는 도 10에 도시된 제 1 보상 서브회로(SPHC1)와 유사하며, 차이는 트랜지스터(MP2 및 MP5)가 구동 신호(OUT(33))에 결합되고, 트랜지스터(MP3 및 MP4)가 구동 신호(OUT(37))에 결합된다는 것이다. 제 1 보상 서브회로(SPHC1A)의 동작은 제 1 보상 서브회로(SPHC1)의 동작과 유사하며, 따라서, 간결성을 위해 생략된다. 제 2 보상 서브회로(SPHC2A)는 도 10에 도시된 제 2 보상 서브회로(SPHC2)와 유사하며, 차이는 트랜지스터(MP7 및 MP10)가 구동 신호(OUT(34))에 결합되고, 트랜지스터(MP8 및 MP9)가 구동 신호(OUT(38))에 결합된다는 것이다. 제 2 보상 서브회로(SPHC2A)의 동작은 제 2 보상 서브회로(SPHC2)의 동작과 유사하며, 따라서, 간결성을 위해 생략된다. 본 실시예에서, W는 제 K-2이고, M은 K-1이고, Y는 제 K+3이며, Z는 K+2이지만, 이에 한정되지 않는다.
도 14는 보상 회로의 다른 실시예를 도시한다. 도시된 바와 같이, 제 1 보상 서브회로(SPHC1B)는 도 10에 도시된 제 1 보상 서브회로(SPHC1)와 유사하며, 차이는 트랜지스터(MP2)의 제 1 단자가 구동 신호(OUT(34))보다는 고전압 레벨(VGH)에 결합되고, 트랜지스터(MP3)의 제 1 단자가 구동 신호(OUT(36))보다는 고전압 레벨(VGH)에 결합된다는 것이다. 제 1 보상 서브회로(SPHC1B)의 동작은 제 1 보상 서브회로(SPHC1)의 동작과 유사하며, 따라서, 간결성을 위해 생략된다. 제 2 보상 서브회로(SPHC2B)는 도 10에 도시된 제 2 보상 서브회로(SPHC2)와 유사하며, 차이는 트랜지스터(MP7)의 제 1 단자가 구동 신호(OUT(35))보다는 고전압 레벨(VGH)에 결합되고, 트랜지스터(MP8)의 제 1 단자가 구동 신호(OUT(37))보다는 고전압 레벨(VGH)에 결합된다는 것이다. 제 2 보상 서브회로(SPHC2B)의 동작은 제 2 보상 서브회로(SPHC2)의 동작과 유사하며, 따라서, 간결성을 위해 생략된다.
도 15는 본 발명의 게이트 구동 회로의 라우팅 다이어그램이다. 도시된 바와 같이, 시프트 레지스터(SR[K] 및 SR[K+1])는 게이트 구동 신호를 순차적으로 출력하기 위해 터치 디스플레이 패널(101)의 경계에 배치된다. 보상 회로(PHC)는 시프트 레지스터(SR[K] 및 SR[K+1])의 게이트 구동 신호의 상승 에지 및/또는 하강 에지가 터치 감지 기간에 의해 영향을 받는 것을 방지하기 위해 경계 상에서 시프트 레지스터(SR[K] 및 SR[K+1]) 사이에 배치된다. 보상 회로(PHC)의 제 1 보상 서브회로(SPHC1)는 시프트 레지스터(SR[K])에 통합되고, 보상 회로(PHC)의 제 2 보상 서브회로(SPHC2)는 시프트 레지스터(SR[K+1])에 통합된다. 라우팅 시에, 제 1 보상 서브회로 및 제 2 보상 서브회로(SPHC1 및 SPHC2)의 요소가 일반적으로 시프트 레지스터(SR[K])의 요소보다 적고, 제 1 보상 서브회로 및 제 2 보상 서브회로(SPHC1 및 SPHC2)가 게이트 라인에 접속될 필요가 없기 때문에, 제 1 보상 서브회로 및 제 2 보상 서브회로(SPHC1 및 SPHC2)의 요소에 대한 영역(또는 제 W/L 비율)은 시프트 레지스터(SR[K])의 것보다 작을 수 있다. 따라서, 도 15에 도시된 실시예는 대칭 회로 설계에 의해 게이트 구동 회로에 필요한 라우팅 영역을 감소시킬 수 있지만, 이에 한정되지 않는다. 시프트 레지스터 및 보상 회로의 동작은 상술한 바와 동일하며, 따라서, 간결성을 위해 생략된다는 것이 주목되어야 한다.
일부 실시예에 따르면, 보상 회로는 2개의 인접한 시프트 레지스터 사이에 배치된다. 보상 회로는 하나의 시프트 레지스터가 신호 유지를 수행할 수 있도록 하고, 다른 시프트 레지스터가 사전 충전을 수행할 수 있도록 한다. 따라서, 2개의 접속된 시프트 레지스터에 의해 생성되는 게이트 구동 신호의 상승 에지 및/또는 하강 에지는 터치 디스플레이 패널의 터치 감지 기간에 의해 영향을 덜 받을 수 있다.
본 발명은 예로서 바람직한 실시예의 관점에서 설명되었지만, 본 발명은 개시된 실시예로 한정되지 않는다는 것이 이해되어야 한다. 대조적으로, 이는(당업자에게는 자명하듯이) 다양한 수정 및 유사한 배치를 커버하는 것으로 의도된다. 따라서, 첨부된 청구항의 범위는 이러한 모든 수정 및 유사한 배치를 포함하기 위해 가장 넓게 해석되어야 한다.

Claims (20)

  1. 이미지 디스플레이 시스템에 있어서,
    복수의 픽셀을 가진 픽셀 매트릭스를 포함하는 터치 디스플레이 패널; 및
    클럭 신호의 그룹에 따라 상기 터치 디스플레이 패널 상의 상기 픽셀을 구동하기 위해 복수의 게이트 구동 신호를 생성하도록 배치된 게이트 구동 회로
    를 포함하며, 상기 게이트 구동 회로는,
    상기 게이트 구동 신호를 순차적으로 출력하도록 배치되고, 순차적으로 배치된 그룹으로 분할되는 복수의 시프트 레지스터 ― 상기 그룹 중 시프트 레지스터의 인접한 제 N 그룹 및 제 N+1 그룹에서, 상기 시프트 레지스터의 제 N+1 그룹의 첫번째 시프트 레지스터로부터의 구동 신호는 상기 시프트 레지스터의 제 N 그룹의 마지막 시프트 레지스터로부터의 구동 신호 옆에 있음 ― ; 및
    인접한 상기 시프트 레지스터의 제 N 그룹과 제 N+1 그룹 사이에 배치되고, 시프트 레지스터의 제 N 그룹의 마지막 시프트 레지스터 및 시프트 레지스터의 제 N+1 그룹의 첫번째 시프트 레지스터에 접속되는 적어도 하나의 제 1 보상 회로 ― 상기 제 1 보상 회로는 상기 시프트 레지스터의 제 N 그룹의 마지막 시프트 레지스터가 신호 유지(signal holding)를 수행할 수 있도록 하기 위해 제 1 제어 신호를 제공하고, 상기 시프트 레지스터의 제 N+1 그룹의 첫번째 시프트 레지스터가 사전 충전을 수행할 수 있도록 하기 위해 제 2 제어 신호를 제공하며, N은 0보다 큰 정수임 ―
    를 포함하는 것인, 이미지 디스플레이 시스템.
  2. 제 1 항에 있어서,
    상기 시프트 레지스터의 제 N 그룹의 마지막 시프트 레지스터는 상기 복수의 시프트 레지스터의 제 K 시프트 레지스터이고, 상기 시프트 레지스터의 제 N+1 그룹의 첫번째 시프트 레지스터는 상기 복수의 시프트 레지스터의 제 K+1 시프트 레지스터이며, 상기 제 K 시프트 레지스터로부터의 상기 구동 신호는 상기 제 K+1 시프트 레지스터로 출력되지 않고, 상기 제 K+1 시프트 레지스터로부터의 상기 구동 신호는 상기 제 K 시프트 레지스터로 출력되지 않으며, K는 0보다 큰 정수인 것인, 이미지 디스플레이 시스템.
  3. 제 2 항에 있어서,
    상기 게이트 구동 회로가 순방향 스캔(forward scan)으로 동작되면, 상기 제 1 보상 회로는, 터치 감지 기간 동안, 상기 제 K 시프트 레지스터가 신호 유지를 수행하도록 상기 제 1 제어 신호에 따라 제 1 신호를 상기 제 K 시프트 레지스터의 역방향 입력 단자로 출력하고, 상기 제 K+1 시프트 레지스터가 사전 충전을 수행하도록 상기 제 2 제어 신호에 따라 제 2 신호를 상기 제 K+1 시프트 레지스터의 순방향 입력 단자로 출력하는 것인, 이미지 디스플레이 시스템.
  4. 제 3 항에 있어서,
    상기 게이트 구동 회로가 역방향 스캔(reverse scan)으로 동작되면, 상기 제 1 보상 회로는, 상기 터치 감지 기간 동안, 상기 제 K 시프트 레지스터가 신호 유지를 수행하도록 상기 제 2 제어 신호에 따라 상기 제 2 신호를 상기 제 K+1 시프트 레지스터의 순방향 입력 단자로 출력하고, 상기 제 K 시프트 레지스터가 사전 충전을 수행하도록 상기 제 1 제어 신호에 따라 상기 제 1 신호를 상기 제 K 시프트 레지스터의 역방향 입력 단자로 출력하는 것인, 이미지 디스플레이 시스템.
  5. 제 2 항에 있어서,
    제 1 보상 회로는 제 1 보상 서브회로 및 제 2 보상 서브회로를 포함하고, 상기 제 1 보상 서브회로 및 제 2 보상 서브회로 각각은 제 1 회로 및 제 2 회로를 갖고, 상기 게이트 구동 회로가 순방향 스캔으로 동작되면, 상기 제 1 보상 서브회로의 제 1 회로는 상기 제 K 시프트 레지스터가 상기 복수의 시프트 레지스터의 제 W 시프트 레지스터로부터의 구동 신호 및 상기 제 1 제어 신호에 따라 터치 감지 기간 동안 신호 유지를 수행할 수 있도록 하고, 상기 제 2 보상 서브회로의 제 1 회로는 상기 제 K+1 시프트 레지스터가 상기 복수의 시프트 레지스터의 제 M 시프트 레지스터로부터의 구동 신호 및 상기 제 2 제어 신호에 따라 상기 터치 감지 기간 동안 사전 충전을 수행할 수 있도록 하며, W 및 M은 양의 정수이고, M은 K+1보다 작고, W는 K보다 작은 것인, 이미지 디스플레이 시스템.
  6. 제 5 항에 있어서,
    상기 게이트 구동 회로가 역방향 스캔으로 동작되면, 상기 제 2 보상 서브회로의 제 2 회로는 상기 제 K+1 시프트 레지스터가 상기 복수의 시프트 레지스터의 제 Y 시프트 레지스터로부터의 구동 신호 및 상기 제 2 제어 신호에 따라 상기 터치 감지 기간 동안 신호 유지를 수행할 수 있도록 하고, 상기 제 1 보상 서브회로의 제 2 회로는 상기 제 K 시프트 레지스터가 상기 복수의 시프트 레지스터의 제 Z 시프트 레지스터로부터의 구동 신호 및 상기 제 1 제어 신호에 따라 상기 터치 감지 기간 동안 사전 충전을 수행할 수 있도록 하며, Y 및 Z는 양의 정수이고, Y는 K+1보다 크고, Z는 K보다 큰 것인, 이미지 디스플레이 시스템.
  7. 제 6 항에 있어서,
    상기 제 1 보상 서브회로는,
    상기 제 1 제어 신호에 결합된 제 1 단자, 및 상기 제 K 시프트 레지스터의 역방향 입력 단자에 결합된 제 2 단자를 가진 제 1 스위치;
    상기 제 1 스위치의 제어 단자와 상기 제 W 시프트 레지스터의 구동 신호 사이에 결합된 제 2 스위치;
    상기 제 1 스위치의 제어 단자와 상기 제 Z 시프트 레지스터의 구동 신호 사이에 결합된 제 3 스위치;
    상기 제 1 스위치의 제어 단자와 정전압 사이의 제 4 스위치; 및
    상기 제 1 스위치의 제어 단자와 상기 정전압 사이의 제 5 스위치 ― 상기 제 4 스위치 및 제 5 스위치의 제어 단자는 각각 대응하는 구동 신호에 결합됨 ―
    를 포함하는 것인, 이미지 디스플레이 시스템.
  8. 제 7 항에 있어서,
    상기 제 2 보상 서브회로는,
    상기 제 2 제어 신호에 결합된 제 1 단자, 및 상기 제 K+1 시프트 레지스터의 순방향 입력 단자에 결합된 제 2 단자를 갖는 제 6 스위치;
    상기 제 1 스위치의 제어 단자와 상기 제 M 시프트 레지스터의 구동 신호 사이에 결합된 제 7 스위치;
    상기 제 1 스위치의 제어 단자와 상기 제 Y 시프트 레지스터의 구동 신호 사이에 결합된 제 8 스위치;
    상기 제 1 스위치의 제어 단자와 상기 정전압 사이의 제 9 스위치; 및
    상기 제 1 스위치의 제어 단자와 상기 정전압 사이의 제 10 스위치 ― 상기 제 9 스위치 및 제 10 스위치의 제어 단자는 각각 대응하는 구동 신호에 결합됨 ―
    를 포함하는 것인, 이미지 디스플레이 시스템.
  9. 제 1 항에 있어서,
    상기 터치 디스플레이 패널은,
    상기 클럭 신호의 그룹에 따라 상기 게이트 구동 신호를 생성하도록 배치되는 게이트 구동 회로;
    복수의 데이터 신호를 생성하고, 상기 데이터 신호를 상기 픽셀 매트릭스의 픽셀에 제공하도록 배치되는 데이터 전송 회로; 및
    상기 복수의 시프트 레지스터를 제어하기 위해 상기 클럭 신호의 그룹을 제공하도록 배치되고, 상기 터치 디스플레이 패널의 터치 감지 기간 동안 상기 클럭 신호의 그룹을 일시중단(suspend)하거나 일시정지(pause)하는 제어 칩
    을 포함하는 것인, 이미지 디스플레이 시스템.
  10. 제 1 항에 있어서,
    제 3 제어 신호를 제공하도록 상기 복수의 시프트 레지스터의 마지막 시프트 레지스터에 접속되어, 상기 복수의 시프트 레지스터의 마지막 시프트 레지스터가 신호 유지를 수행할 수 있도록 하는 제 2 보상 회로를 더 포함하는, 이미지 디스플레이 시스템.
  11. 클럭 신호의 그룹에 따라 터치 디스플레이 패널 상의 픽셀을 구동하기 위해 복수의 게이트 구동 신호를 생성하는 게이트 구동 회로에 있어서,
    상기 게이트 구동 신호를 순차적으로 출력하도록 배치되고, 순차적으로 배치된 그룹으로 분할되는 복수의 시프트 레지스터 ― 상기 그룹 중 시프트 레지스터의 인접한 제 N 그룹 및 제 N+1 그룹에서, 상기 시프트 레지스터의 제 N+1 그룹의 첫번째 시프트 레지스터로부터의 구동 신호는 상기 시프트 레지스터의 제 N 그룹의 마지막 시프트 레지스터로부터의 구동 신호 옆에 있음 ― ; 및
    인접한 상기 시프트 레지스터의 제 N 그룹과 제 N+1 그룹 사이에 배치되고, 상기 시프트 레지스터의 제 N 그룹의 마지막 시프트 레지스터 및 상기 시프트 레지스터의 제 N+1 그룹의 첫번째 시프트 레지스터에 접속되는 적어도 하나의 제 1 보상 회로 ― 상기 제 1 보상 회로는 상기 시프트 레지스터의 제 N 그룹의 마지막 시프트 레지스터가 신호 유지를 수행할 수 있도록 하기 위해 제 1 제어 신호를 제공하고, 상기 시프트 레지스터의 제 N+1 그룹의 첫번째 시프트 레지스터가 사전 충전을 수행할 수 있도록 하기 위해 제 2 제어 신호를 제공하며, N은 0보다 큰 정수임 ―
    를 포함하는, 게이트 구동 회로.
  12. 제 11 항에 있어서,
    상기 시프트 레지스터의 제 N 그룹의 마지막 시프트 레지스터는 상기 복수의 시프트 레지스터의 제 K 시프트 레지스터이고, 상기 시프트 레지스터의 제 N+1 그룹의 첫번째 시프트 레지스터는 상기 복수의 시프트 레지스터의 제 K+1 시프트 레지스터이며, 상기 제 K 시프트 레지스터로부터의 상기 구동 신호는 상기 제 K+1 시프트 레지스터로 출력되지 않고, 상기 제 K+1 시프트 레지스터로부터의 상기 구동 신호는 상기 제 K 시프트 레지스터로 출력되지 않으며, K는 0보다 큰 정수인 것인, 게이트 구동 회로.
  13. 제 12 항에 있어서,
    상기 게이트 구동 회로가 순방향 스캔으로 동작되면, 상기 제 1 보상 회로는, 터치 감지 기간 동안, 상기 제 K 시프트 레지스터가 신호 유지를 수행하도록 상기 제 1 제어 신호에 따라 제 1 신호를 상기 제 K 시프트 레지스터의 역방향 입력 단자로 출력하고, 상기 제 K+1 시프트 레지스터가 사전 충전을 수행하도록 상기 제 2 제어 신호에 따라 제 2 신호를 상기 제 K+1 시프트 레지스터의 순방향 입력 단자로 출력하는 것인, 게이트 구동 회로.
  14. 제 13 항에 있어서,
    상기 게이트 구동 회로가 역방향 스캔으로 동작되면, 상기 제 1 보상 회로는, 상기 터치 감지 기간 동안, 상기 제 K 시프트 레지스터가 신호 유지를 수행하도록 상기 제 2 제어 신호에 따라 상기 제 2 신호를 상기 제 K+1 시프트 레지스터의 순방향 입력 단자로 출력하고, 상기 제 K 시프트 레지스터가 사전 충전을 수행하도록 상기 제 1 제어 신호에 따라 상기 제 1 신호를 상기 제 K 시프트 레지스터의 역방향 입력 단자로 출력하는 것인, 게이트 구동 회로.
  15. 제 12 항에 있어서,
    상기 제 1 보상 회로는 제 1 보상 서브회로 및 제 2 보상 서브회로를 포함하고, 상기 제 1 보상 서브회로 및 제 2 보상 서브회로 각각은 제 1 회로 및 제 2 회로를 갖고, 상기 게이트 구동 회로가 순방향 스캔으로 동작되면, 상기 제 1 보상 서브회로의 제 1 회로는 상기 제 K 시프트 레지스터가 상기 복수의 시프트 레지스터의 제 W 시프트 레지스터로부터의 구동 신호 및 상기 제 1 제어 신호에 따라 터치 감지 기간 동안 신호 유지를 수행할 수 있도록 하고, 상기 제 2 보상 서브회로의 제 1 회로는 상기 제 K+1 시프트 레지스터가 상기 복수의 시프트 레지스터의 제 M 시프트 레지스터로부터의 구동 신호 및 상기 제 2 제어 신호에 따라 상기 터치 감지 기간 동안 사전 충전을 수행할 수 있도록 하며, W 및 M은 양의 정수이고, M은 K+1보다 작고, W는 K보다 작은 것인, 게이트 구동 회로.
  16. 제 15 항에 있어서,
    상기 게이트 구동 회로가 역방향 스캔으로 동작되면, 상기 제 2 보상 서브회로의 제 2 회로는 상기 제 K+1 시프트 레지스터가 상기 복수의 시프트 레지스터의 제 Y 시프트 레지스터로부터의 구동 신호 및 상기 제 2 제어 신호에 따라 상기 터치 감지 기간 동안 신호 유지를 수행할 수 있도록 하고, 상기 제 1 보상 서브회로의 제 2 회로는 상기 제 K 시프트 레지스터가 상기 복수의 시프트 레지스터의 제 Z 시프트 레지스터로부터의 구동 신호 및 상기 제 1 제어 신호에 따라 상기 터치 감지 기간 동안 사전 충전을 수행할 수 있도록 하며, Y 및 Z는 양의 정수이고, Y는 K+1보다 크고, Z는 K보다 큰 것인, 게이트 구동 회로.
  17. 제 16 항에 있어서,
    상기 제 1 보상 서브회로는 상기 제 K 시프트 레지스터에 통합되고, 상기 제 2 보상 서브회로는 상기 제 K+1 시프트 레지스터에 통합되는 것인, 게이트 구동 회로.
  18. 제 16 항에 있어서,
    상기 제 1 보상 서브회로는,
    상기 제 1 제어 신호에 결합된 제 1 단자, 및 상기 제 K 시프트 레지스터의 역방향 입력 단자에 결합된 제 2 단자를 가진 제 1 스위치;
    상기 제 1 스위치의 제어 단자와 상기 제 W 시프트 레지스터의 구동 신호 사이에 결합된 제 2 스위치;
    상기 제 1 스위치의 제어 단자와 상기 제 Z 시프트 레지스터의 구동 신호 사이에 결합된 제 3 스위치;
    상기 제 1 스위치의 제어 단자와 정전압 사이의 제 4 스위치; 및
    상기 제 1 스위치의 제어 단자와 상기 정전압 사이의 제 5 스위치 ― 상기 제 4 스위치 및 제 5 스위치의 제어 단자는 대응하는 구동 신호에 결합됨 ―
    를 포함하는 것인, 게이트 구동 회로.
  19. 제 11 항에 있어서,
    제 3 제어 신호를 제공하도록 상기 복수의 시프트 레지스터의 마지막 시프트 레지스터에 접속되어, 상기 복수의 시프트 레지스터의 마지막 시프트 레지스터가 신호 유지를 수행할 수 있도록 하는 제 2 보상 회로를 더 포함하는, 게이트 구동 회로.
  20. 터치 디스플레이 패널 상에 배치된 게이트 구동 회로에 있어서,
    제 K 게이트 구동 신호를 출력하도록 상기 터치 디스플레이 패널의 경계(border)에 배치된 제 K 시프트 레지스터;
    제 K+1 게이트 구동 신호를 출력하도록 상기 경계에 배치된 제 K+1 시프트 레지스터; 및
    상기 제 K 시프트 레지스터로부터의 제 K 게이트 구동 신호 및 상기 제 K+1 시프트 레지스터로부터의 제 K+1 게이트 구동 신호의 상승 에지 및/또는 하강 에지가 상기 터치 디스플레이 패널의 터치 감지 기간에 의해 영향을 받는 것을 방지하도록 상기 경계에 배치된 제 1 보상 회로
    를 포함하며, K는 0보다 큰 정수이고, 상기 제 1 보상 회로는 제 1 보상 서브회로 및 제 2 보상 서브회로를 포함하고, 상기 제 1 보상 서브회로 및 상기 제 2 보상 서브회로는 각각 상기 제 K 시프트 레지스터 및 상기 제 K+1 시프트 레지스터에 통합되는 것인, 게이트 구동 회로.
KR1020160079484A 2015-06-25 2016-06-24 이미지 디스플레이 시스템 및 게이트 구동 회로 KR102529623B1 (ko)

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