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KR20160063360A - 반도체 웨이퍼 및 반도체 웨이퍼의 제조 방법 - Google Patents

반도체 웨이퍼 및 반도체 웨이퍼의 제조 방법

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Publication number
KR20160063360A
KR20160063360A KR1020167010752A KR20167010752A KR20160063360A KR 20160063360 A KR20160063360 A KR 20160063360A KR 1020167010752 A KR1020167010752 A KR 1020167010752A KR 20167010752 A KR20167010752 A KR 20167010752A KR 20160063360 A KR20160063360 A KR 20160063360A
Authority
KR
South Korea
Prior art keywords
layer
semiconductor wafer
single crystal
silicon single
aln
Prior art date
Application number
KR1020167010752A
Other languages
English (en)
Inventor
사라드 바하두르 타파
밍 자오
피터 스토르크
노르베르트 베르너
Original Assignee
실트로닉 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 실트로닉 아게 filed Critical 실트로닉 아게
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Abstract

반도체 웨이퍼 및 반도체 웨이퍼를 제조하는 방법이 제공된다. 반도체 웨이퍼는 상부 표면을 가진 실리콘 단결정 기판 및 상기 상부 표면을 덮는 층들의 스택을 포함한다. 상기 층들의 스택은 실리콘 단결정 기판의 상부 표면 - 상기 실리콘 단결정 기판의 상부 표면은 {111} 평면에 대하여 오프-지향되는 결정 격자 방위를 갖고, 상기 상부 표면에 대한 법선은 <111> 방향과 관련하여 0.3° 이상 6°이하의 각도(θ) 만큼 <11-2> 방향쪽으로 경사져 있으며, 상기 경사의 방위각 허용오차는 ±0.1°임 - 을 덮는 AlN 핵형성층과, 상기 AlN 핵형성층을 덮고 하나 이상의 AlxGa1 -xN(여기에서, 0<x<1임) 층을 포함한 AlGaN 버퍼층을 포함한다.

Description

반도체 웨이퍼 및 반도체 웨이퍼의 제조 방법{A SEMICONDUCTOR WAFER AND A METHOD FOR PRODUCING THE SEMICONDUCTOR WAFER}
본 발명은 상부 표면을 가진 실리콘 단결정 기판 및 상기 상부 표면을 덮는 층들의 스택을 포함한 반도체 웨이퍼 및 이 반도체 웨이퍼를 제조하는 방법에 관한 것이다. 특히, 본 발명은 상부에 3족 질화물 헤테로에피택셜 층이 증착된 실리콘 단결정 기판을 포함한 층을 이룬(layered) 반도체 웨이퍼에 관한 것이다.
층을 이룬 반도체 웨이퍼는 전자 및 광전 디바이스, 예를 들면 하이-파워 디바이스, HEMT(high electron mobility transistor, 고전자 이동도 트랜지스터) 등의 고주파수 디바이스 및 LED(발광 다이오드) 등의 발광 디바이스 및 UV 검출기 등의 검광기 디바이스를 제조하기 위한 소스로서 유용하다.
예를 들면 AlN, AlGaN, GaN 및 AlInGaN과 같은 3족 질화물과 실리콘 사이에는 상당한 결정 격자 부정합이 있고, 열팽창 계수(coefficient of thermal expansion, CTE)와 관련하여 상당한 부정합이 있다. 결정 격자 부정합 및 CTE 부정합은 막 응력을 유도하고 전위(dislocation)의 형성뿐만 아니라 층을 이룬 반도체 웨이퍼의 휘어짐 및 3족 질화물 층 또는 층을 이룬 반도체 웨이퍼 전체의 크래킹에 의한 변형에 기인한 나쁜 결정 품질과 같은 심각한 문제점을 야기한다. CTE 부정합은 층을 이룬 반도체 웨이퍼의 냉각 후에 상당한 인장 응력을 생성한다.
막 응력을 감소시키기 위한 각종의 시도가 있어왔다. US 2009/0008647 A1에 따르면, 크랙 없는 층들은 예를 들면 단계적인 AlGaN 버퍼층, AlN 중간층, AlN/GaN 또는 AlGaN/GaN 기반 초격자, 또는 인시투(in-situ) 실리콘 질화물 마스킹 단계를 이용하여 성장될 수 있다. 예를 들어서 AlGaN 버퍼층이 있으면 증착 온도로부터의 냉각 후에 CTE 부정합에 의해 야기되는 인장 응력을 상쇄시키는 일부 압축 응력을 제공할 수 있지만, 이 상쇄 응력은 완전한 보상을 위해 충분하지 않다. 그 결과, 증착 온도로부터의 냉각 후에 층을 이룬 반도체 웨이퍼의 변형은 여전히 문제가 된다.
그러므로, 본 발명의 목적은 이 문제점에 대한 적당한 해법을 제공하는 것이다.
청구된 발명은 상부 표면을 가진 실리콘 단결정 기판 및 상기 상부 표면을 덮는 층들의 스택을 포함한 반도체 웨이퍼에 관한 것으로, 상기 층들의 스택은,
실리콘 단결정 기판의 상부 표면 - 상기 실리콘 단결정 기판의 상부 표면은 {111} 평면에 대하여 오프-지향(off-oriented)되는 결정 격자 방위를 가지며, 상기 상부 표면에 대한 법선은 <111> 방향과 관련하여 0.3°이상 6°이하의 경사각(θ) 만큼 <11-2> 방향쪽으로 경사져 있으며, 상기 경사의 방위각 허용오차는 ±0.1°임 - 을 덮는 AlN 핵형성층과,
상기 AlN 핵형성층을 덮고 하나 이상의 AlxGa1 - xN(여기에서, 0<x<1임) 층을 포함한 AlGaN 버퍼층을 포함한다.
또한, 청구된 발명은 상부 표면을 가진 실리콘 단결정 기판 및 상기 상부 표면을 덮는 층들의 스택을 포함한 반도체 웨이퍼를 제조하는 방법에 관한 것으로, 이 방법은,
상부 표면을 가진 실리콘 단결정 기판 - 상기 실리콘 단결정 기판의 상부 표면은 {111} 평면에 대하여 오프-지향되는 결정 격자 방위를 가지며, 상기 상부 표면에 대한 법선은 <111> 방향과 관련하여 0.3°이상 6°이하의 경사각(θ) 만큼 <11-2> 방향쪽으로 경사져 있으며, 상기 경사의 방위각 허용오차는 ±0.1°임 - 을 제공하는 단계와,
상기 실리콘 단결정 기판의 상부 표면 위에 상기 실리콘 단결정 기판의 상부 표면을 덮는 AlN 핵형성층을 증착하는 단계와,
상기 AlN 핵형성층을 덮고 하나 이상의 AlxGa1 - xN(여기에서, 0<x<1임) 층을 포함한 AlGaN 버퍼층을 증착하는 단계를 포함한다.
"다른 층을 덮는 층"은 여기에서 층이 다른 층을 직접 덮는 것 또는 층과 다른 층 사이에 하나 이상의 중간층이 존재하는 것을 의미한다.
"AlGaN 버퍼층"은 조성물 AlxGa1 - xN(여기에서, 0<x<1임)을 가진 하나 이상의 층을 의미한다. 단계적 조성물(graded composition)은 계단식으로 되거나 연속적으로 등급지어질 수 있다. AlGaN 버퍼층의 형성에 관여하는 각종 AlxGa1 - xN 층은 동일한 조성물 또는 상이한 조성물을 가질 수 있다. AlGaN 버퍼층은 추가의 층, 특히 하나 이상의 추가의 AlN 층, 하나 이상의 GaN 층 및 AlN 층과 GaN 층의 혼합층을 포함할 수 있다. AlGaN 버퍼층의 상부 표면은 3족 극성 질화물 표면이다.
층들의 스택은 하나 이상의 디바이스 형성층, 예를 들면, 전자 디바이스 또는 광전자 디바이스에 대하여 처리되기에 적합한 층들을 포함하는 것이 바람직하다. 상기 하나 이상의 디바이스 형성 층들은 AlGaN 버퍼층을 덮고 Al, Ga 및 In 원소 중의 적어도 하나로 이루어진 2원, 3원 또는 4원 3족 질화물의 조성을 갖는다.
본 발명의 발명자는 실리콘 단결정 기판의 상부 표면에 발명에 따른 오프-방위(off-orientation)를 제공하면 실리콘 단결정 기판의 상부 표면에서 성장되는 AlN 핵형성층의 특성을 개선시킨다는 것을 알았다. 상부 표면의 오프-방위는 성장의 초기 단계에서 작은 아일랜드의 융합(coalescence)을 촉진하고 정확히 {111} 지향된 실리콘 단결정 기판에서 초기에 성장하는 AlN 아일랜드의 치수에 비하여 더 큰 치수를 가진 AlN 아일랜드의 성장에 유리하다. AlN 핵형성층의 형성 중의 융합시에, 더 큰 AlN 아일랜드는 더 작은 AlN 아일랜드에 비하여 AlN 층에 대한 인장 응력을 더 적게 유도한다. 그 결과, AlN 핵형성층의 응력 상태는 정확히 {111} 지향된 실리콘 단결정 기판에 증착된 AlN 핵형성층의 응력 상태에 비하여 팽팽함이 덜하거나 오히려 완화된다. 또한, 더 큰 AlN 아일랜드의 성장은 AlN 핵형성층에서 피트(pit)가 덜 형성되게 한다. AlN 핵형성층에서의 피트의 밀도는 AlN 핵형성층에서 성장하는 AlGaN 버퍼층의 품질에 부정적으로 영향을 주기 때문에 가능한 한 낮아야 한다.
AlN 핵형성층에서의 감소된 인장 응력에 기인하여, 더 많은 압축 응력이 AlGaN 버퍼층에서 및 적당한 경우에는 디바이스 형성 층에서 구축될 것이다. 따라서, AlGaN 버퍼층 및 적당한 경우에는 디바이스 형성 층의 전위(potential)가 증가하여 증착 온도로부터 층을 이룬 웨이퍼의 냉각 후에 CTE 부정합에 의해 야기되는 인장 응력을 상쇄하는 압축 응력을 제공한다. 그러므로, 층을 이룬 웨이퍼의 변형이 상당히 적어지고 그 휘어짐이 크게 감소된다.
<111> 방향과 실리콘 단결정 기판의 상부 표면에 대한 법선 사이의 경사각(θ)은 0.3°이상 6°이하, 바람직하게는 0.8°이상 5.5°이하가 되도록 선택된다. 이 경우에, 실리콘 단결정 기판의 상부 표면에는 테라스가 존재한다. 테라스는 큰 AlN 아일랜드의 초기 성장을 촉진한다. 만일 경사각(θ)이 0.3°미만이면 AlN 핵형성층의 특성에 관한 개선이 크지 않다. 만일 경사각(θ)이 6°보다 더 크면 실리콘 단결정 기판의 상부 표면에 존재하는 테라스의 작은 종횡비에 기인하여 균질한 AlN 핵형성층이 성장될 수 없다. 그러나, 성장 파라미터, 예를 들면, 성장 온도, 압력, 및 기상의 NH3와 금속 유기(MO) 전구체 간의 비율이 또한 AlN 핵형성 아일랜드에 영향을 주고, 그 결과 층을 이룬 반도체 웨이퍼의 증착후 휘어짐에 영향을 준다. 상부 표면에 대한 법선의 경사의 방위각 변동 허용오차 범위는 ±0.1°이다.
AlN 핵형성층은 바람직하게 20nm 이상 500nm 이하의 두께를 갖는다.
실리콘 단결정 기판은 바람직하게 오프-지향된 상부 표면을 나타내는 연마된 전방 측면을 가진 실리콘 단결정 웨이퍼이다. 대안적으로, 실리콘 단결정 에피-웨이퍼 또는 SOI-웨이퍼를 실리콘 단결정 기판으로서 사용할 수 있다. 실리콘 단결정 기판은 직경이 150mm 이상인 원형을 갖는 것이 유리하다. 또한 실리콘 단결정 기판에는 하나 이상의 방위 마크, 예를 들면, 평면(flat)과 노치(notch)가 제공되는 것이 유리하다.
종래의 금속 유기 화학 기상 증착(MOCVD) 반응로에서 MOCVD법을 이용하여 AlN 핵형성층, AlGaN 버퍼층, 및 적당한 경우에는 디바이스 형성층을 성장시키는 것이 또한 바람직하다. 층이 증착되는 표면의 온도는 만일 증착되는 층이 Al을 포함하면 700℃ 이상 및 1200℃ 이하인 것이 바람직하고, 만일 증착되는 층에 Al이 없으면 550℃ 이상 및 1150℃ 이하인 것이 바람직하다.
본 발명을 도면 및 실시예를 참조하면서 더 구체적으로 설명한다.
도 1은 발명에 따라 오프-지향된 상부 표면을 가진 실리콘 단결정 기판을 보인 도이다.
도 2는 AFM 기술에 의해 나타낸 50nm 두께를 가진 AlN 층의 형태학과 관련한 비교도이다.
도 3은 층들의 스택로 덮여지고 파워 디바이스의 제조를 위한 전형적인 구조를 나타내는 실리콘 단결정 기판을 보인 도이다.
도 4는 도 3에 따른 층을 이룬 구조의 웨이퍼 휨 측정의 결과를 보인 도이다.
도 5는 경사각(θ)에 의존하는 도 3에 따른 층을 이룬 구조의 휨을 나타내는 도표이다.
도 1에 따르면, 실리콘 단결정 기판은 {111} 평면에 대하여 오프-지향되는 상부 표면(1)을 갖는다. 상부 표면에 대한 법선(N)은 <111> 방향에 대하여 0.3°이상 6°이하인 경사각(θ)만큼 경사져 있다. 상부 표면(1)에 대한 법선(N)은 <11-2> 방향쪽으로 경사져 있다. 상부 표면에 대한 법선(N)의 기울기의 방위각 변동 허용오차 범위는 ± 각도 φ이고, 여기에서 φ=0.1°이다. 각도 φ는 상부 표면에 대한 법선(N)의 {111} 평면에 대한 투영과 <11-2> 방향 사이의 각을 나타낸다. 상부 표면(1)은 기하학적으로 동등한 임의의 오프 방위를 가질 수 있다. 예를 들면, 상부 표면에 대한 법선(N)은 [11-2] 방향, [1-21] 방향 또는 [-211] 방향쪽으로 경사져 있을 수 있다.
실시예:
직경이 150mm인 연마된 실리콘 단결정 웨이퍼를 발명에 따른 실리콘 단결정 기판으로서 사용하였다. 3족 질화물층이 상용의 MOCVD 반응로에서 증착되었다.
AlN 핵형성층:
AlN 핵형성층의 형성 동작을 각각 10nm, 50nm 및 350nm의 두께를 가진 AlN 핵형성층을 성장시킴으로써 연구하였다. 성장은 성장실에 암모니아를 도입하기 전에 Al 금속 유기 전구체인 TMAl(트리메틸알루미늄)의 사전 유동(pre-flow)으로 시작하였다. AlN 증착 중의 기판 표면의 온도는 1010℃이었다. 도 2는 AFM(atomic force microscope, 원자력 현미경) 기술에 의해 나타낸 50nm 두께를 가진 AlN 층의 형태학의 비교도이다. 좌측의 도면은 (111) 지향성의 연마된 실리콘 단결정 웨이퍼(이하, 온-지향성 기판이라고 부른다)에서 성장된 AlN 층의 AFM 이미지를 나타낸다. 우측의 도면은 본 발명에 따른 오프-지향성인 연마된 실리콘 단결정 웨이퍼에서 성장된 AlN 층의 AFM 이미지를 나타낸다. 경사각(θ)은 1°이었고 경사는 정확히 [11-2] 방향으로 향하였다.
도 2로부터 알 수 있는 바와 같이, AlN 핵형성층을 오프-지향성 기판에서 성장시켰을 때 피트 밀도(pit density)가 크게 낮아졌다. 실제로, 피트 밀도는 온-지향성 기판을 사용한 경우에 약 1.1×1010/cm2이었고, 오프-지향성 기판을 사용한 경우에 약 2.7×109/cm2이었다.
표 1은 두께가 350nm인 성장된 AlN 핵형성층의 응력 상태 및 층 품질을 조사하기 위해 수행된 라만 및 엑스레이 회절(x-ray diffraction, XRD) 측정의 결과를 보인 것이다.
두께(nm) 방위 AlN E2 2 포논 에너지(cm-1) 응력(GPa) XRD(002) FWHM(arc sec)
350 온-지향성 650.23 1.138 851
350 1° 오프-지향성 650.96 1.022 650
표 1에 따르면, 층 응력은 양측 샘플에 대하여 양의 값, 즉 인장성이 있지만, AlN 핵형성층이 오프-지향성 기판에서 성장된 경우에는 더 적은 인장 응력이 유도되었다. AlN 층 증착 후에, 온-지향성을 가진 층을 이룬 샘플의 휨은 -29.15㎛(평균 휨 값)이었고, -27.16㎛인 오프-지향성을 가진 층을 이룬 샘플의 휨보다 더 오목하였다. 이것은 AlN 에피(epi) 층이 온-지향성 Si(111) 기판에서보다 오프-지향성 Si(111) 기판에서 잡아당기는 인장력이 더 적다는 것을 확인한다. XRD에 의해 결정된 반치전폭(full width at half maximum, FWHM) 데이터는 층 결함의 존재에 관련될 수 있다. 더 작은 FWHM은 오프-지향성 기판을 덮는 AlN 층에서 검출된 결정 결함의 수가 더 낮은 것에 기인된다.
AlGaN 버퍼층:
AlGaN 버퍼층에서 기판 방위의 영향을 추가의 실험으로 연구하였다. 무엇보다도 먼저, AlN 핵형성층을 이전의 실험에서 설명한 바와 같이 증착하고, 그 다음에 AlGaN 버퍼층을 AlN 핵형성층 위에 증착하였으며 Al0.75Ga0.25N/Al0.45Ga0.55N/Al0.19Ga0.81N의 3개의 층으로 구성하였다. 성장 온도는 1010℃이었다. 층들의 두께는 각각 400nm, 400nm 및 450nm이었고, Al0 . 75Ga0 .25N 층으로 AlN 핵형성층을 덮었다.
표 2는 x 방향 및 y 방향, 즉 [1-10] 방향에 대하여 수직 방향과 평행 방향으로 분석한 층을 이룬 웨이퍼의 휨을 결정하는 변형 측정의 결과를 보인 것이다.
방위 휨 x(㎛) 휨 y(㎛)
온-지향성 15.3 14.0
1° 오프-지향성 45.5 43.1
x 방향 및 y 방향에서 더 높은 양의 휨 값은 증가된 볼록 휨을 나타낸다.
층들의 파워 디바이스 스택:
추가의 실험에서 이중 헤테로접합-HEMT(double heterojunction-HEMT, DH-HEMT) 디바이스를 제조하기 위한 소스에 대하여 전형적인 층 스택을 온-지향성 또는 본 발명에 따른 오프-지향성인 연마된 실리콘 단결정 웨이퍼에서 증착하였다. 층들의 결과는 도 3에 나타내었다. 각 층은 1010℃에서 증착하였다.
전체 스택을 증착한 후에 x 방향 및 y 방향으로 분석한 연속적인 성장 동작(#1 ~ #7)으로 제조된 21개의 층을 이룬 웨이퍼(각 동작마다 3개의 다른 기판이 제조됨)의 휨(B)을 판단하였다. 도 4는 기판의 방위와 관련한 측정 결과를 보인 것이고, 여기에서 "온"은 온-지향성 기판을 나타내고, "0.5 오프" 및 "1°오프"는 각각 경사각 θ = 0.5° 및 θ = 1°인 본 발명에 따른 오프-지향성 기판을 나타낸다. 좌측 기둥(백색)과 우측 기둥(빗금)은 각각 x 방향과 y 방향의 휨 값을 나타낸다. 도 4에 도시된 바와 같이, 증착 후의 휨 값은 경사각(θ)이 증가함에 따라 양호한 볼록 휨 방향으로 단조롭게 증가한다.
도 5는 경사각(θ)과 관련하여 도 3에 따른 층을 이룬 구조의 휨을 보인 도표이다. 도시된 것은 x 방향 및 y 방향에서의 휨의 평균을 의미하는 평균 휨(average bow, AB)이다. 층을 이룬 웨이퍼의 휨의 최대값(28㎛)은 1°오프-방위를 가진 기판에서 관측되었다. 그 다음에 휨 값은 경사각(θ)이 θ≥1.5°로부터 더욱 증가될 때 감소한다. 그러나, 층을 이룬 웨이퍼의 증착 후 휨에 대한 기판의 오프-방위의 영향은 AlN 핵형성층의 성장 조건에 또한 의존한다. 도 5에 도시된 증착 후 휨의 최대치는 만일 AlN 핵형성층 증착 온도가 1010℃보다 더 낮으면 1°의 경사각(θ)을 넘어서 이동될 수 있다. 증착 전의 기판의 휨은 일반적으로 -5㎛ 내지 5㎛의 범위 내에 있고, 증착 후 웨이퍼 휨에 대한 영향은 무시할 수 있다.

Claims (9)

  1. 상부 표면을 가진 실리콘 단결정 기판 및 상기 상부 표면을 덮는 층들의 스택을 포함한 반도체 웨이퍼에 있어서,
    상기 층들의 스택은,
    상기 실리콘 단결정 기판의 상부 표면을 덮는 AlN 핵형성층으로서, 상기 실리콘 단결정 기판의 상부 표면은, {111} 평면에 대하여 오프-지향되는(off-oriented) 결정 격자 방위를 가지며, 상기 상부 표면에 대한 법선은 <111> 방향과 관련하여 0.3°이상 6°이하의 각도(θ) 만큼 <11-2> 방향쪽으로 경사져 있으며, 상기 경사의 방위각 허용오차는 ±0.1°인 것인, 상기 AlN 핵형성층과,
    상기 AlN 핵형성층을 덮고, 하나 이상의 AlxGa1 - xN(여기에서, 0<x<1임) 층을 포함한 AlGaN 버퍼층
    을 구비하는 반도체 웨이퍼.
  2. 제1항에 있어서, 상기 AlN 핵형성층은 20nm 이상 500nm 이하의 두께를 가지는 것인 반도체 웨이퍼.
  3. 제1항 또는 제2항에 있어서, 상기 AlGaN 버퍼층은 하나 이상의 AlN 층을 포함하는 것인 반도체 웨이퍼.
  4. 제1항 또는 제2항에 있어서, 상기 AlGaN 버퍼층은 하나 이상의 GaN 층을 포함하는 것인 반도체 웨이퍼.
  5. 제1항 또는 제2항에 있어서, 상기 층들의 스택은 상기 AlGaN 버퍼층을 덮고 Al, Ga 및 In 원소 중 적어도 하나로 이루어진 2원, 3원 또는 4원 3족 질화물의 조성을 가진 하나 이상의 디바이스 형성층을 포함하는 것인 반도체 웨이퍼.
  6. 제1항 또는 제2항에 있어서, 상기 실리콘 단결정 기판은 150mm 이상의 직경을 가진 실리콘 단결정 웨이퍼인 것인 반도체 웨이퍼.
  7. 상부 표면을 가진 실리콘 단결정 기판 및 상기 상부 표면을 덮는 층들의 스택을 포함한 반도체 웨이퍼를 제조하는 방법에 있어서,
    상부 표면을 가진 실리콘 단결정 기판을 제공하는 단계로서, 상기 실리콘 단결정 기판의 상부 표면은,{111} 평면에 대하여 오프-지향되는 결정 격자 방위를 가지며, 상기 상부 표면에 대한 법선은 <111> 방향과 관련하여 0.3°이상 6°이하의 각도(θ) 만큼 <11-2> 방향쪽으로 경사져 있으며, 상기 경사의 방위각 허용오차는 ±0.1°인 것인, 상기 실리콘 단결정 기판을 제공하는 단계와,
    상기 실리콘 단결정 기판의 상부 표면 위에 상기 실리콘 단결정 기판의 상부 표면을 덮는 AlN 핵형성층을 증착하는 단계와,
    상기 AlN 핵형성층을 덮고 하나 이상의 AlxGa1 - xN(여기에서, 0<x<1임) 층을 포함한 AlGaN 버퍼층을 증착하는 단계를 포함하는 반도체 웨이퍼의 제조 방법.
  8. 제7항에 있어서, 상기 AlGaN 버퍼층을 덮고 Al, Ga 및 In 원소 중 적어도 하나로 이루어진 2원, 3원 또는 4원 3족 질화물의 조성을 가진 하나 이상의 디바이스 형성층을 증착하는 단계를 더 포함하는 반도체 웨이퍼의 제조 방법.
  9. 제8항에 있어서, 상기 증착의 방법은, 금속 유기 화학 기상 증착(metal-organic chemical vapor deposition, MOCVD)을 포함하는 것인 반도체 웨이퍼의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200069377A (ko) * 2017-12-19 2020-06-16 가부시키가이샤 사무코 Ⅲ족 질화물 반도체 기판의 제조 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10128630A1 (de) * 2001-06-13 2003-01-02 Freiberger Compound Mat Gmbh Vorrichtung und Verfahren zur Bestimmung der Orientierung einer kristallografischen Ebene relativ zu einer Kristalloberfläche sowie Vorrichtung und Verfahren zum Trennen eines Einkristalls in einer Trennmaschine
US8193020B2 (en) 2006-11-15 2012-06-05 The Regents Of The University Of California Method for heteroepitaxial growth of high-quality N-face GaN, InN, and AlN and their alloys by metal organic chemical vapor deposition
US7544591B2 (en) * 2007-01-18 2009-06-09 Hewlett-Packard Development Company, L.P. Method of creating isolated electrodes in a nanowire-based device
US7598108B2 (en) 2007-07-06 2009-10-06 Sharp Laboratories Of America, Inc. Gallium nitride-on-silicon interface using multiple aluminum compound buffer layers
TWI362769B (en) 2008-05-09 2012-04-21 Univ Nat Chiao Tung Light emitting device and fabrication method therefor
DE102008026784A1 (de) * 2008-06-04 2009-12-10 Siltronic Ag Epitaxierte Siliciumscheibe mit <110>-Kristallorientierung und Verfahren zu ihrer Herstellung
JP2011187654A (ja) * 2010-03-08 2011-09-22 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物半導体からなるｈｅｍｔ、およびその製造方法
JP5919703B2 (ja) * 2011-06-24 2016-05-18 サンケン電気株式会社 半導体装置
US20130082274A1 (en) * 2011-09-29 2013-04-04 Bridgelux, Inc. Light emitting devices having dislocation density maintaining buffer layers

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200069377A (ko) * 2017-12-19 2020-06-16 가부시키가이샤 사무코 Ⅲ족 질화물 반도체 기판의 제조 방법
CN111527587A (zh) * 2017-12-19 2020-08-11 胜高股份有限公司 第iii族氮化物半导体基板的制备方法
CN111527587B (zh) * 2017-12-19 2023-11-21 胜高股份有限公司 第iii族氮化物半导体基板的制备方法

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