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KR20160029900A - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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KR20160029900A
KR20160029900A KR1020140118593A KR20140118593A KR20160029900A KR 20160029900 A KR20160029900 A KR 20160029900A KR 1020140118593 A KR1020140118593 A KR 1020140118593A KR 20140118593 A KR20140118593 A KR 20140118593A KR 20160029900 A KR20160029900 A KR 20160029900A
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mask film
film
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photosensitive
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KR1020140118593A
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김도영
박경실
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삼성전자주식회사
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Publication date
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Abstract

반도체 소자의 제조 방법이 제공된다. 상기 제조 방법은 하부 구조체 상에 하부 부분 및 상기 하부 부분 상의 상부 부분을 포함하는 하드마스크 막을 형성하되, 상기 하드마스크 막은 감광성 하드마스크 물질로 이루어지는 것, 및 상기 하드마스크 막에 노광 및 현상 공정을 수행하여 상기 하드마스크 막의 상기 상부 부분을 제거함으로써 평탄한 상부면을 갖는 하드마스크 구조체를 형성하는 것을 포함한다. 상기 제조 방법에 따르면 노광 및 현상 공정을 이용하여 하드마스크 막을 평탄화함으로써 공정을 단순화시키고 생산성을 향상시킬 수 있다.

Description

반도체 소자의 제조 방법{Method for manufacturing semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 노광 및 현상 공정을 이용하여 평탄화된 하드마스크 구조체 및 이를 이용한 패턴의 형성 방법에 관한 것이다.
최근 반도체 소자의 집적도가 급격히 증가함에 따라 극미세 패턴의 구현에 많은 노력이 기울여지고 있다. 이에 따라, 다중 층 리소그래피(multi-layer lithography), 2중/3중 패터닝, 및 V-NAND와 같은 기술들이 도입되고 있는데, 이러한 기술들을 구현을 위해서 복수의 막들의 적층이 요구된다. 그러나 복수 막들의 적층은 하부 패턴의 구조 및 형상에 따라 지역적으로 단차를 발생시킬 수 있고, 이는 후속 공정에서 CD(Critical Dimension) 균일성 저하 및 패턴 불량과 같은 문제를 야기시킨다.
본원 발명이 해결하고자 하는 과제는 평탄화된 하드마스크 구조체를 형성하는 방법을 제공하는데 있다.
본원 발명이 해결하고자 하는 다른 과제는 평탄화된 하드마스크 구조체를 이용한 패턴 형성 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 하부 구조체 상에 하부 부분 및 상기 하부 부분 상의 상부 부분을 포함하는 하드마스크 막을 형성하되, 상기 하드마스크 막은 감광성 하드마스크 물질로 이루어지는 것, 및 상기 하드마스크 막에 노광 및 현상 공정을 수행하여 상기 하드마스크 막의 상기 상부 부분을 제거함으로써 평탄한 상부면을 갖는 하드마스크 구조체를 형성하는 것을 포함한다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 하부막 상에 제 1 하드마스크 패턴들을 형성하는 것, 상기 제 1 하드마스크 패턴들 및 상기 하부막 중 상기 제 1 하드마스크 패턴들 사이로 노출된 일부를 컨포말(conformal)하게 덮는 스페이서 층을 형성하는 것, 상기 스페이서 층 상에 하부 부분 및 상기 하부 부분 상의 상부 부분을 포함하는 제 2 하드마스크 막을 형성하되, 상기 제 2 하드마스크 막은 감광성 물질로 이루어지는 것, 상기 제 2 하드마스크 막에 노광 및 현상 공정을 수행하여 상기 제 2 하드마스크 막의 상기 상부 부분을 제거함으로써 상기 제 1 하드마스크 패턴들 사이의 상기 스페이서 층 상에 제 2 하드마스크 패턴들을 형성하는 것, 상기 제 1 및 제 2 하드마스크 패턴들 사이의 상기 스페이서 층을 제거하여 상기 하부막의 일부분을 노출시키는 것, 상기 제 1 및 제 2 하드마스크 패턴들을 식각 마스크로 이용하여 상기 하부막을 식각하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 노광 및 현상 공정을 이용하여 하드마스크 막을 평탄화함으로써 공정을 단순화시키고 생산성을 향상시킬 수 있다.
도 1 내지 4는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 5 내지 7은 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 8 내지 11은 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 12 내지 14는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 15 내지 18은 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 19 내지 22는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 23 내지 30은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1 내지 4는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다. 이하, 도 1 내지 4를 참조하여 본 발명의 일 실시예들에 따른 반도체 소자의 제조 방법에 대해 설명한다.
도 1을 참조하면, 하부 구조체(110) 상에 하드마스크 막(120)이 형성될 수 있다. 하부 구조체(110)는 기판(100) 상에 제공될 수 있다. 형성된 하드마스크 막(120)은 하부 구조체(110)의 구조에 의해 단차를 가질 수 있다. 이에 따라, 하드마스크 막(120)의 상부면은 제 1 상부면(120a) 및 제 1 상부면(120a)보다 위에 위치하는 제 2 상부면(120b)을 가질 수 있다. 또한, 하드마스크 막(120)은 하부 부분(LP) 및 하부 부분(LP) 상의 상부 부분(UP)을 포함할 수 있다. 상부 부분(UP)은 제 1 상부면(120a)의 높이와 제 2 상부면(120b)의 높이 사이의 하드마스크 막(120) 부분이고, 하부 부분(LP)은 제 1 상부면(120a) 및 상부 부분(UP) 아래의 하드마스크 막(120) 부분일 수 있다.
하드 마스크 막(120)은 감광성 하드마스크 물질을 하부 구조체(110) 상에 스핀 코팅함으로써 형성할 수 있다. 감광성 하드마스크 물질은 양성(positive) 감광성일 수 있다. 이에 따라, 하드마스크 막(120) 중 노광된 부분은 현상액에 의해 용해되고, 노광되지 않은 부분은 현상액에 의해 용해되지 않을 수 있다. 감광성 하드마스크 물질은 레진, 감광 물질, 가교제, 및 용제를 포함할 수 있다. 레진은 나프탈렌(naphthalene), 안트라센(anthracene), 및 파이렌(pyrene)과 같이 벤젠고리가 2개 이상인 방향족 탄화수소, 하이드록시기를 포함하고 벤젠고리가 2개 이상인 방향족 탄화수소, 노볼락(novolak), 또는 폴리 하이드록시 스티렌(poly hydroxyl styrene) 중 적어도 하나를 포함할 수 있다. 감광 물질은 유기 산(organic acid), 술폰산염(sulfonate), 및 디아조술폰산염(diazosulfonate)과 같은 광산 발생제(photoacid generator: PGA) 또는 디아조 나프타 퀴논(diazo naphta quinone)과 같은 광활성 화합물(photoactive compound) 중 적어도 하나를 포함할 수 있다. 가교제는 아미노플라스트(aminoplast)일 수 있다.
도 2 및 도 3을 참조하면, 광원의 초점 심도(DOF)를 제 1 상부면(120a)의 높이와 제 2 상부면(120b)의 높이 사이로 조정하여 하드마스크 막(120)의 상부 부분(UP)에 노광이 수행될 수 있다. 노광된 하드마스크 막(120)의 상부 부분(UP)의 현상액에 대한 용해도가 높아질 수 있다
다만, 다른 예시적인 실시예에 따르면, 하드마스크 막(120)의 상부 부분(UP)의 노광 시 상부 부분(UP)에 인접한 하드마스크 막(120)의 하부 부분(LP)의 일부(LP1)가 함께 노광될 수도 있다. 이 경우, 하드마스크 막(120)의 하부 부분(LP) 중 노광된 일부(LP1)의 현상액에 대한 용해도가 높아질 수 있다.
도 4를 참조하면, 현상 공정을 수행하여 하드마스크 막(120)의 상부 부분(UP)을 제거함으로써 하드마스크 구조체(122)가 형성될 수 있다. 제 2 상부면(120b)을 가지는 하드마스크 막(120)의 상부 부분(UP)이 제거되므로 하드마스크 구조체(122)의 상부면은 평탄할 수 있다.
다만, 상부 부분(UP)에 인접한 하드마스크 막(120)의 하부 부분(LP)의 일부(LP1)가 함께 노광된 경우, 하드마스크 막(120)의 하부 부분(LP) 중 노광된 일부(LP1)도 현상 공정에 의해 제거될 수 있다. 이 경우에도, 하드마스크 구조체(122)의 상부면은 평탄할 수 있다.
후속 공정으로 하드마스크 구조체(122) 상에 포토레지스트 패턴이 형성되고 이를 식각 마스크로 이용하여 하드마스크 구조체가 식각될 수 있다. 하드마스크 구조체(122)은 평탄한 상부면을 갖기 때문에, 이러한 후속 공정에서 CD(critical dimension) 균일성이 향상되고, 패턴 불량이 감소할 수 있다.
또한, 노광 및 현상 공정을 통하여 하드마스크 막의 평탄화가 구현되기 때문에, 에치-백(etch-back) 공정 또는 화학적 기계적 연마(chemical mechanical polishing: CMP) 공정이 생략될 수 있다. 이에 따라, 공정이 단순화되고 생산성이 향상될 수 있다.
도 5 내지 7은 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다. 이하, 도 5 내지 7을 참조하여 본 발명의 다른 실시예들에 따른 반도체 소자의 제조 방법에 대해 설명한다.
하부 구조체(110) 상에 하드마스크 막(120)이 형성될 수 있다. 이는 도 1을 참조하여 상술한 바와 실질적으로 동일하므로 이에 대한 설명은 생략한다.
도 5 및 도 6을 참조하면, 제 2 상부면(120b)을 노출하는 레티클(RTC)을 이용하여 하드마스크 막(120)의 상부 부분(120)에 노광이 수행될 수 있다. 광원의 초점 심도(DOF)는 제 1 상부면(120a)의 높이와 제 2 상부면(120b)의 높이 사이로 조정되어 하드마스크 막(120)의 하부 부분(LP)은 노광되지 않을 수 있다. 노광된 하드마스크 막(120)의 상부 부분(UP)의 현상액에 대한 용해도가 높아질 수 있다.
도 7을 참조하면, 현상 공정을 수행하여 하드마스크 막(120)의 상부 부분(UP)을 제거함으로써 하드마스크 구조체(122)가 형성될 수 있다. 제 1 상부면(120a)과 단차를 가지는 하드마스크 막(120)의 상부 부분(UP)이 제거되므로 하드마스크 구조체(122)의 상부면은 평탄할 수 있다.
후속 공정으로 하드마스크 구조체(122) 상에 포토레지스트 패턴이 형성되고 이를 식각 마스크로 이용하여 하드마스크 구조체가 식각될 수 있다. 하드마스크 구조체(122)은 평탄한 상부면을 갖기 때문에, 이러한 후속 공정에서 CD(critical dimension) 균일성이 향상되고, 패턴 불량이 감소할 수 있다.
또한, 노광 및 현상 공정을 통하여 하드마스크 막의 평탄화가 구현되기 때문에, 에치-백(etch-back) 공정 또는 화학적 기계적 연마(chemical mechanical polishing: CMP) 공정이 생략될 수 있다. 이에 따라, 공정이 단순화되고 생산성이 향상될 수 있다.
도 8 내지 11은 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다. 이하, 도 8 내지 11을 참조하여 본 발명의 또 다른 실시예들에 따른 반도체 소자의 제조 방법에 대해 설명한다.
도 8을 참조하면, 하부 구조체(110) 상에 하드마스크 막(120)이 형성될 수 있다. 하부 구조체(110)는 기판(100) 상에 제공될 수 있다. 형성된 하드마스크 막(120)은 하부 구조체(110)의 구조에 의해 단차를 가질 수 있다. 이에 따라, 하드마스크 막(120)의 상부면은 제 1 상부면(120a) 및 제 1 상부면(120a)보다 위에 위치하는 제 2 상부면(120b)을 가질 수 있다. 또한, 하드마스크 막(120)은 하부 부분(LP) 및 하부 부분(LP) 상의 상부 부분(UP)을 포함할 수 있다. 상부 부분(UP)은 제 1 상부면(120a)의 높이와 제 2 상부면(120b)의 높이 사이의 하드마스크 막(120) 부분이고, 하부 부분(LP)은 제 1 상부면(120a) 및 상부 부분(UP) 아래의 하드마스크 막(120) 부분일 수 있다.
하드마스크 막(120)은 감광성 하드마스크 물질을 하부 구조체(110) 상에 스핀 코팅함으로써 형성할 수 있다. 감광성 하드마스크 물질은 음성(negative) 감광성일 수 있다. 이에 따라, 하드마스크 막(120) 중 노광된 부분은 현상액에 의해 용해되지 않을 수 있고, 노광되지 않은 부분은 현상액에 의해 용해될 수 있다. 감광성 하드마스크 물질은 레진, 감광 물질, 가교제, 및 용제를 포함할 수 있다. 레진은 나프탈렌(naphthalene), 안트라센(anthracene), 및 파이렌(pyrene)과 같이 벤젠고리가 2개 이상인 방향족 탄화수소, 하이드록시기를 포함하고 벤젠고리가 2개 이상인 방향족 탄화수소, 노볼락(novolak), 또는 폴리 하이드록시 스티렌(poly hydroxyl styrene) 중 적어도 하나를 포함할 수 있다. 감광 물질은 트리페닐술포늄(Triphenylsulfonium)과 같은 광산 발생제(photoacid generator: PGA) 또는 광활성 화합물(photoactive compound) 중 적어도 하나를 포함할 수 있다. 가교제는 아민(amin) 계열 또는 페놀(phenol) 계열일 수 있다.
도 9 및 도 10을 참조하면, 광원의 초점 심도(DOF)를 제 1 상부면(120a)과 하드마스크 막(120)의 하부면 사이로 조정하여 하드마스크 막(120)의 하부 부분(LP)에 노광이 수행될 수 있다. 노광된 하드마스크 막(120)의 하부 부분(LP)의 현상액에 대한 용해도가 낮아질 수 있다.
다만, 다른 예시적인 실시예에 따르면, 상부 부분(UP)에 인접한 하드마스크 막(120)의 하부 부분(LP)의 일부(LP1)는 노광되지 않을 수 있다. 이 경우, 하드마스크 막(120)의 하부 부분(LP) 중 노광되지 않은 일부(LP1)의 현상액에 대한 용해도는 높을 수 있고, 노광된 일부(LP2)의 현상액에 대한 용해도는 낮아질 수 있다.
도 11을 참조하면, 현상 공정을 수행하여 하드마스크 막(120)의 상부 부분(UP)을 제거함으로써 하드마스크 구조체(122)가 형성될 수 있다. 제 1 상부면(120a)과 단차를 가지는 하드마스크 막(120)의 상부 부분(UP)이 제거되므로 하드마스크 구조체(122)의 상부면은 평탄할 수 있다.
다만, 상부 부분(UP)에 인접한 하드마스크 막(120)의 하부 부분(LP)의 일부(LP1)가 노광되지 않은 경우, 하드마스크 막(120)의 하부 부분(LP) 중 노광되지 않은 일부(LP1)도 현상에 의해 제거될 수 있다. 이 경우에도, 하드마스크 구조체(122)의 상부면은 평탄할 수 있다.
후속 공정으로 하드마스크 구조체(122) 상에 포토레지스트 패턴이 형성되고 이를 식각 마스크로 이용하여 하드마스크 구조체가 식각될 수 있다. 하드마스크 구조체(122)은 평탄한 상부면을 갖기 때문에, 이러한 후속 공정에서 CD(critical dimension) 균일성이 향상되고, 패턴 불량이 감소할 수 있다.
또한, 노광 및 현상 공정을 통하여 하드마스크 막의 평탄화가 구현되기 때문에, 에치-백(etch-back) 공정 또는 화학적 기계적 연마(chemical mechanical polishing: CMP) 공정이 생략될 수 있다. 이에 따라, 공정이 단순화되고 생산성이 향상될 수 있다.
도 12 내지 도 14는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다. 이하, 도 12 내지 14를 참조하여 본 발명의 또 다른 실시예들에 따른 반도체 소자의 제조 방법에 대해 설명한다.
하부 구조체(110) 상에 하드마스크 막(120)이 형성될 수 있다. 이는 도 8을 참조하여 상술한 바와 실질적으로 동일하므로 이에 대한 설명은 생략한다.
도 12 및 도 13을 참조하면, 제 1 상부면(120a)를 노출하는 레티클(RTC)을 이용하여 하드마스크 막(120)의 하부 부분(LP) 중 제 1 상부면(120a) 아래에 있는 일부(LP1)에 노광이 수행될 수 있다. 즉, 하드마스크 막(120)의 하부 부분(LP) 중 제 1 상부면(120a)과 수직적으로 중첩되는 일부(LP1)에 노광이 수행될 수 있다. 광원의 초점 심도(DOF)는 제 1 상부면(120a)과 하드마스크 막(120)의 하부면 사이로 조정될 수 있다. 노광된 하드마스크 막(120)의 하부 부분(LP) 중 제 1 상부면(120a) 아래에 있는 일부(LP1)의 현상액에 대한 용해도가 낮아질 수 있다.
도 14를 참조하면, 현상 공정을 수행하여 하드마스크 막(120)의 상부 부분(UP)을 제거함으로써 하드마스크 구조체(122)가 형성될 수 있다. 현상 시간을 조정하여 하드마스크 막(120)의 하부 부분(LP) 중 제 2 상부면(도 13의 120b 참조) 아래에 있는 일부(LP2)는 현상되지 않을 수 있다. 즉, 하드마스크 막(120)의 하부 부분(LP) 중 제 2 상부면(도 13의 120b 참조)과 수직적으로 중첩되는 일부(LP2)는 현상되지 않을 수 있다. 제 1 상부면(120a)과 단차를 가지는 하드마스크 막(120)의 상부 부분(UP)이 제거되므로 하드마스크 구조체(122)의 상부면은 평탄할 수 있다.
후속 공정으로 하드마스크 구조체(122) 상에 포토레지스트 패턴이 형성되고 이를 식각 마스크로 이용하여 하드마스크 구조체가 식각될 수 있다. 하드마스크 구조체(122)은 평탄한 상부면을 갖기 때문에, 이러한 후속 공정에서 CD(critical dimension) 균일성이 향상되고, 패턴 불량이 감소할 수 있다.
또한, 노광 및 현상 공정을 통하여 하드마스크 막의 평탄화가 구현되기 때문에, 에치-백(etch-back) 공정 또는 화학적 기계적 연마(chemical mechanical polishing: CMP) 공정이 생략될 수 있다. 이에 따라, 공정이 단순화되고 생산성이 향상될 수 있다.
도 15 내지 도 18은 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다. 이하, 도 15 내지 18을 참조하여 본 발명의 또 다른 실시예들에 따른 반도체 소자의 제조 방법에 대해 설명한다.
도 15를 참조하면, 하부 구조체(210) 상에 하드마스크 막(220)이 형성될 수 있다. 하부 구조체(210)은 기판(200) 상에 제공될 수 있다. 하부 구조체(210)은 하부 패턴들(212)을 포함할 수 있고, 이에 따라 형성된 하드마스크 막(220)은 평탄하지 않은 상부면을 가질 수 있다. 하드마스크 막(220)은 하부 부분(LP) 및 하부 부분(LP) 상의 상부 부분(UP)을 포함할 수 있다. 하부 부분(LP)은 하부 패턴들(212)의 상부면들보다 낮은 하드마스크 막(220) 부분일 수 있다.
하드 마스크 막(220)은 감광성 하드마스크 물질을 하부 구조체(210) 상에 스핀 코팅함으로써 형성할 수 있다. 감광성 하드마스크 물질은 양성 감광성일 수 있다. 이에 따라, 하드마스크 막(220) 중 노광된 부분은 현상액에 의해 용해되고, 노광되지 않은 부분은 현상액에 의해 용해되지 않을 수 있다. 감광성 하드마스크 물질은 레진, 감광 물질, 가교제, 및 용제를 포함할 수 있다. 레진은 나프탈렌(naphthalene), 안트라센(anthracene), 및 파이렌(pyrene)과 같이 벤젠고리가 2개 이상인 방향족 탄화수소, 하이드록시기를 포함하고 벤젠고리가 2개 이상인 방향족 탄화수소, 노볼락(novolak), 또는 폴리 하이드록시 스티렌(poly hydroxyl styrene) 중 적어도 하나를 포함할 수 있다. 감광 물질은 유기 산(organic acid), 술폰산염(sulfonate), 및 디아조술폰산염(diazosulfonate)과 같은 광산 발생제(photoacid generator: PGA) 또는 디아조 나프타 퀴논(diazo naphta quinone)과 같은 광활성 화합물(photoactive compound) 중 적어도 하나를 포함할 수 있다. 가교제는 아미노플라스트(aminoplast)일 수 있다.
도 16 및 도 17을 참조하면, 광원의 초점 심도(DOF)를 하부 패턴들(212)의 상부면들과 하드마스크 막(220)의 상부면 사이로 조정하여 하드마스크 막(220)의 상부 부분(UP)에 노광이 수행될 수 있다. 노광된 하드마스크 막(220)의 상부 부분(UP)의 현상액에 대한 용해도가 높아질 수 있다.
도 18을 참조하면, 현상 공정을 수행하여 하드마스크 막(220)의 상부 부분(UP)을 제거함으로써 하드마스크 구조체(222)가 형성될 수 있다. 이에 따라, 하부 패턴들(212)의 상부면들이 노출될 수 있다. 평탄하지 않은 상부면을 가지는 하드마스크 막(220)의 상부 부분(UP)이 제거되므로 하드마스크 구조체(222)의 상부면은 평탄할 수 있다.
노광 및 현상 공정을 통하여 하부 패턴들의 상부면을 노출하는 하드마스크 구조체가 구현되기 때문에, 에치-백(etch-back) 공정 또는 화학적 기계적 연마(chemical mechanical polishing: CMP) 공정이 생략될 수 있다. 이에 따라, 공정이 단순화되고 생산성이 향상될 수 있다.
도 19 내지 도 22는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다. 이하, 도 19 내지 22를 참조하여 본 발명의 또 다른 실시예들에 따른 반도체 소자의 제조 방법에 대해 설명한다.
도 19를 참조하면, 하부 구조체(210) 상에 하드마스크 막(220)이 형성될 수 있다. 하부 구조체(210)은 기판(200) 상에 제공될 수 있다. 하부 구조체(210)은 하부 패턴들(212)을 포함할 수 있고, 이에 따라 형성된 하드마스크 막(220)은 평탄하지 않은 상부면을 가질 수 있다. 하드마스크 막(220)은 하부 부분(LP) 및 하부 부분(LP) 상의 상부 부분(UP)을 포함할 수 있다. 하부 부분(LP)은 하부 패턴들(212)의 상부면들보다 낮은 하드마스크 막(220) 부분일 수 있다.
하드 마스크 막(220)은 감광성 하드마스크 물질을 하부 구조체(210) 상에 스핀 코팅함으로써 형성할 수 있다. 감광성 하드마스크 물질은 음성 감광성일 수 있다. 이에 따라, 하드마스크 막(220) 중 노광된 부분은 현상액에 의해 용해되지 않을 수 있고, 노광되지 않은 부분은 현상액에 의해 용해될 수 있다. 감광성 하드마스크 물질은 레진, 감광 물질, 가교제, 및 용제를 포함할 수 있다. 레진은 나프탈렌(naphthalene), 안트라센(anthracene), 및 파이렌(pyrene)과 같이 벤젠고리가 2개 이상인 방향족 탄화수소, 하이드록시기를 포함하고 벤젠고리가 2개 이상인 방향족 탄화수소, 노볼락(novolak), 또는 폴리 하이드록시 스티렌(poly hydroxyl styrene) 중 적어도 하나를 포함할 수 있다. 감광 물질은 트리페닐술포늄(Triphenylsulfonium)과 같은 광산 발생제(photoacid generator: PGA) 또는 광활성 화합물(photoactive compound) 중 적어도 하나를 포함할 수 있다. 가교제는 아민(amin) 계열 또는 페놀(phenol) 계열일 수 있다.
도 20 및 도 21을 참조하면, 광원의 초점 심도(DOF)를 하부 패턴들(212)의 상부면들과 하드마스크 막(220)의 하부면 사이로 조정하여 하드마스크 막(220)의 하부 부분(LP)에 노광이 수행될 수 있다. 노광된 하드마스크 막(220)의 하부 부분(LP)의 현상액에 대한 용해도가 낮아질 수 있다.
도 22를 참조하면, 현상 공정을 수행하여 하드마스크 막(220)의 상부 부분(UP)을 제거함으로써 하드마스크 구조체(222)가 형성될 수 있다. 이에 따라, 하부 패턴들(212)의 상부면들이 노출될 수 있다. 평탄하지 않은 상부면을 가지는 하드마스크 막(220)의 상부 부분(UP)이 제거되므로 하드마스크 구조체(222)의 상부면은 평탄할 수 있다.
노광 및 현상 공정을 통하여 하부 패턴들의 상부면을 노출하는 하드마스크 구조체가 구현되기 때문에, 에치-백(etch-back) 공정 또는 화학적 기계적 연마(chemical mechanical polishing: CMP) 공정이 생략될 수 있다. 이에 따라, 공정이 단순화되고 생산성이 향상될 수 있다.
도 23 내지 도 30은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다. 이하, 도 23 내지 도 31을 참조하여 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명한다.
도 23을 참조하면, 하부 막(310) 상에 제 1 하드마스크 패턴들(320)이 형성될 수 있다. 하부 막(310)은 기판(300) 상에 제공될 수 있다. 제 1 하드마스크 패턴들(320)은 하부 막(310) 상에 제 1 하드마스크 막(미도시)을 형성한 후 이를 패터닝함으로써 형성될 수 있다.
도 24를 참조하면, 제 1 하드마스크 패턴들(320)과 하부 막(310) 중 제 1 하드마스크 패턴들(320) 사이로 노출된 일부를 컨포말하게 덮는 스페이서 층(330)이 형성될 수 있다. 스페이서 층(330)은 원자층 증착(atomic layer deposition)에 의해 형성될 수 있다.
도 25a 내지 27을 참조하면, 하드마스크 패턴들(342)이 형성될 수 있다. 도 25a, 도 25b, 도 25c, 및 도 27은 제 2 하드마스크 패턴들(342)을 형성하는 일 방법을 도시하고, 도 26a, 도 26b, 도 26c, 및 도 27은 제 2 하드마스크 패턴들(342)을 형성하는 다른 방법을 도시한다.
먼저, 도 25a, 도 25b, 도 25c, 및 도 27을 참조하여, 제 2 하드마스크 패턴들(342)을 형성하는 일 방법을 설명한다. 제 2 하드마스크 패턴들(342)을 형성하는 것은 스페이서 층(330) 상에 하부 부분(LP) 및 하부 부분(LP) 상의 상부 부분(UP)을 포함하는 제 2 하드마스크 막(340)을 형성하는 것 및 스페이서 층(330)의 일부가 노출되도록 제 2 하드마스크 막(340)의 상부 부분(UP)을 제거하는 것을 포함할 수 있다. 제 2 하드마스크 막(340)의 상부 부분(UP)을 제거하는 것은 노광 및 현상 공정을 통해 수행될 수 있다.
보다 구체적으로, 도 25a를 참조하면, 스페이서 층(330) 상에 제 2 하드마스크 막(340)이 형성될 수 있다. 제 2 하드마스크 막(340)은 제 1 하드마스크 패턴들(320) 사이를 채울 수 있다. 제 2 하드마스크 막(340)은 하부 부분(LP) 및 하부 부분(LP) 상의 상부 부분(UP)을 포함할 수 있다. 하부 부분(LP)은 제 1 하드마스크 패턴들(320) 상의 스페이서 층(330)의 상부면보다 낮은 하드마스크 막(340) 부분일 수 있다.
제 2 하드마스크 막(340)은 감광성 하드마스크 물질을 스페이서 층(330) 상에 스핀 코팅함으로써 형성할 수 있다. 감광성 하드마스크 물질은 양성 감광성일 수 있다. 이에 따라, 제 2 하드마스크 막(340) 중 노광된 부분은 현상액에 의해 용해되고, 노광되지 않은 부분은 현상액에 의해 용해되지 않을 수 있다. 감광성 하드마스크 물질은 레진, 감광 물질, 가교제, 및 용제를 포함할 수 있다. 레진은 나프탈렌(naphthalene), 안트라센(anthracene), 및 파이렌(pyrene)과 같이 벤젠고리가 2개 이상인 방향족 탄화수소, 하이드록시기를 포함하고 벤젠고리가 2개 이상인 방향족 탄화수소, 노볼락(novolak), 또는 폴리 하이드록시 스티렌(poly hydroxyl styrene) 중 적어도 하나를 포함할 수 있다. 감광 물질은 유기 산(organic acid), 술폰산염(sulfonate), 및 디아조술폰산염(diazosulfonate)과 같은 광산 발생제(photoacid generator: PGA) 또는 디아조 나프타 퀴논(diazo naphta quinone)과 같은 광활성 화합물(photoactive compound) 중 적어도 하나를 포함할 수 있다. 가교제는 아미노플라스트(aminoplast)일 수 있다.
도 25b 및 도 25c를 참조하면, 광원의 초점 심도(DOF)를 제 1 하드마스크 패턴들(320)의 상부면들과 하드마스크 막(340)의 상부면 사이로 조정하여 제 2 하드마스크 막(340)의 상부 부분(UP)에 노광이 수행될 수 있다. 노광된 제 2 하드마스크 막(340)의 상부 부분(UP)의 현상액에 대한 용해도가 높아질 수 있다.
도 27을 참조하면, 현상 공정을 수행하여 제 2 하드마스크 막(340)의 상부 부분(UP)을 제거함으로써 제 1 하드마스크 패턴들(320) 사이의 스페이서 층(330) 상에 제 2 하드마스크 패턴들(342)을 형성할 수 있다. 이를 통해, 스페이서 층(330)의 일부가 노출될 수 있다. 제 2 하드마스크 패턴들(342)은 제 2 하드마스크 막(340)의 하부 부분(LP)에 해당할 수 있다.
다음으로, 도 26a, 도 26b, 도 26c, 및 도 27을 참조하여, 제 2 하드마스크 패턴들(342)을 형성하는 다른 방법을 설명한다. 제 2 하드마스크 패턴들(342)을 형성하는 것은 스페이서 층(330) 상에 하부 부분(LP) 및 하부 부분 상(LP)의 상부 부분(UP)을 포함하는 제 2 하드마스크 막(340)을 형성하는 것 및 스페이서 층(330)의 일부가 노출되도록 제 2 하드마스크 막(340)의 상부 부분(UP)을 제거하는 것을 포함할 수 있다. 제 2 하드마스크 막(340)의 상부 부분(UP)을 제거하는 것은 노광 및 현상 공정을 통해 수행될 수 있다.
보다 구체적으로, 도 26a를 참조하면, 스페이서 층(330) 상에 제 2 하드마스크 막(340)이 형성될 수 있다. 제 2 하드마스크 막(340)은 제 1 하드마스크 패턴들(320) 사이를 채울 수 있다. 제 2 하드마스크 막(340)은 하부 부분(LP) 및 하부 부분(LP) 상의 상부 부분(UP)을 포함할 수 있다. 하부 부분(LP)은 제 1 하드마스크 패턴들(320) 상의 스페이서 층(330)의 상부면보다 낮은 하드마스크 막(340) 부분일 수 있다.
제 2 하드 마스크 막(340)은 감광성 하드마스크 물질을 스페이서 층(330) 상에 스핀 코팅함으로써 형성할 수 있다. 감광성 하드마스크 물질은 음성 감광성일 수 있다. 이에 따라, 제 2 하드마스크 막(340) 중 노광된 부분은 현상액에 의해 용해되지 않을 수 있고, 노광되지 않은 부분은 현상액에 의해 용해될 수 있다. 감광성 하드마스크 물질은 레진, 감광 물질, 가교제, 및 용제를 포함할 수 있다. 레진은 나프탈렌(naphthalene), 안트라센(anthracene), 및 파이렌(pyrene)과 같이 벤젠고리가 2개 이상인 방향족 탄화수소, 하이드록시기를 포함하고 벤젠고리가 2개 이상인 방향족 탄화수소, 노볼락(novolak), 또는 폴리 하이드록시 스티렌(poly hydroxyl styrene) 중 적어도 하나를 포함할 수 있다. 감광 물질은 트리페닐술포늄(Triphenylsulfonium)과 같은 광산 발생제(photoacid generator: PGA) 또는 광활성 화합물(photoactive compound) 중 적어도 하나를 포함할 수 있다. 가교제는 아민(amin) 계열 또는 페놀(phenol) 계열일 수 있다.
도 26b 및 도 26c를 참조하면, 광원의 초점 심도(DOF)를 제 1 하드마스크 패턴들(320)의 상부면들과 하부막(310)의 상부면 사이로 조정하여 제 2 하드마스크 막(340)의 하부 부분(LP)에 노광이 수행될 수 있다. 노광된 제 2 하드마스크 막(340)의 하부 부분(LP)의 현상액에 대한 용해도가 낮아질 수 있다.
도 27을 참조하면, 현상 공정을 수행하여 제 2 하드마스크 막(340)의 상부 부분(UP)을 제거함으로써 제 1 하드마스크 패턴들(320) 사이의 스페이서 층(330) 상에 제 2 하드마스크 패턴들(342)을 형성할 수 있다. 이를 통해, 스페이서 층(330)의 일부가 노출될 수 있다. 제 2 하드마스크 패턴들(342)은 제 2 하드마스크 막(340)의 하부 부분(LP)에 해당할 수 있다.
노광 및 현상 공정을 통하여 제 2 하드마스크 패턴들(342)이 구현되기 때문에, 에치-백(etch-back) 공정 또는 화학적 기계적 연마(chemical mechanical polishing: CMP) 공정이 생략될 수 있다. 이에 따라, 공정이 단순화되고 생산성이 향상될 수 있다.
또한 패턴 미세화에 따라 제 2 하드마스크 막(340) 형성 시 공극(Void)이 발생할 수 있다. 이러한 공극(Void)이 형성된 후 에치-백(etch-back) 공정 또는 화학적 기계적 연마(chemical mechanical polishing: CMP) 공정을 진행하면 스페이서 층(330) 및/또는 제 1 하드마스크 패턴(320)이 공격받아 손상되는 불량이 발생할 수 있다. 그러나, 노광 및 현상 공정을 이용하면 이러한 불량을 제어할 수 있다.
도 28를 참조하면, 제 1 하드마스크 패턴들(320)과 제 2 하드마스크 패턴들(342) 사이의 스페이서 층(330)이 제거될 수 있다. 스페이서 층(330)의 일부를 제거하는 것은 제 1 하드마스크 패턴들(320) 및 제 2 하드마스크 패턴들(342)에 대하여 식각 선택성을 가지는 식각 레서피를 사용하여 수행될 수 있다. 제 1 하드마스크 패턴들(320)과 제 2 하드마스크 패턴들(342) 사이의 스페이서 층(330)이 제거됨으로써 제 1 하드마스크 패턴들(320)과 제 2 하드마스크 패턴들(342) 사이의 하부 막(310)이 노출될 수 있다.
도 29 및 30을 참조하면, 제 1 하드마스크 패턴들(320) 및 제 2 하드마스크 패턴들(342)를 식각 마스크로 이용하여 하부 막(310)이 패터닝될 수 있다. 하부 막(310)을 패터닝 하는 것은 플라즈마 식각을 통해 수행될 수 있다. 하부 막(310)의 패터닝이 수행된 후에 제 1 하드마스크 패턴들(320), 제 2 하드마스크 패턴들(342), 및 잔류 스페이서 층(330)이 제거될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 하부 구조체 상에 하부 부분 및 상기 하부 부분 상의 상부 부분을 포함하는 하드마스크 막을 형성하되, 상기 하드마스크 막은 감광성 하드마스크 물질로 이루어지는 것; 및
    상기 하드마스크 막에 노광 및 현상 공정을 수행하여 상기 하드마스크 막의 상기 상부 부분을 제거함으로써 평탄한 상부면을 갖는 하드마스크 구조체를 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 하드마스크 막의 상부면은 제 1 상부면과 상기 제 1 상부면보다 위에 위치하는 제 2 상부면을 갖되,
    상기 하드마스크 막의 상기 상부 부분은 상기 제 1 상부면의 높이와 상기 제 2 상부면의 높이 사이의 상기 하드마스크 막 부분이고, 상기 하드마스크 막의 상기 하부 부분은 상기 제 1 상부면 및 상기 상부 부분 아래의 상기 하드마스크 막 부분인 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 하드마스크 막은 양성 감광성이고,
    상기 노광 및 현상 공정을 수행하는 것은:
    광원의 초점 심도(depth of focus)를 상기 제 1 상부면의 높이와 상기 제 2 상부면의 높이 사이로 조정하여, 상기 하드마스크 막의 상기 상부 부분을 노광하는 것을 포함하는 반도체 소자의 제조 방법.
  4. 제 2 항에 있어서,
    상기 하드마스크 막은 양성 감광성이고,
    상기 노광 및 현상 공정을 수행하는 것은:
    상기 제 2 상부면을 노출하는 레티클을 이용하여 상기 하드마스크 막의 상기 상부 부분을 노광하는 것을 포함하는 반도체 소자의 제조 방법.
  5. 제 2 항에 있어서,
    상기 하드마스크 막은 음성 감광성이고,
    상기 노광 및 현상 공정을 수행하는 것은:
    광원의 초점 심도를 상기 제 1 상부면과 상기 하드마스크 막의 하부면 사이로 조정하여, 상기 하드마스크 막의 상기 하부 부분을 노광하는 것을 포함하는 반도체 소자의 제조 방법.
  6. 제 2 항에 있어서,
    상기 하드마스크 막은 음성 감광성이고,
    상기 노광 및 현상 공정을 수행하는 것은:
    상기 제 1 상부면을 노출하는 레티클을 이용하여 상기 하드마스크 막의 상기 하부 부분 중 상기 제 1 상부면 아래에 있는 일부를 노광하는 것을 포함하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 하드마스크 막을 형성하는 것은 상기 감광성 하드마스크 물질을 상기 하부 구조체 상에 스핀 코팅(spin coating) 하는 것을 포함하는 반도체 소자의 제조 방법.
  8. 하부막 상에 제 1 하드마스크 패턴들을 형성하는 것;
    상기 제 1 하드마스크 패턴들 및 상기 하부막 중 상기 제 1 하드마스크 패턴들 사이로 노출된 일부를 컨포말(conformal)하게 덮는 스페이서 층을 형성하는 것;
    상기 스페이서 층 상에 하부 부분 및 상기 하부 부분 상의 상부 부분을 포함하는 제 2 하드마스크 막을 형성하되, 상기 제 2 하드마스크 막은 감광성 물질로 이루어지는 것;
    상기 제 2 하드마스크 막에 노광 및 현상 공정을 수행하여 상기 제 2 하드마스크 막의 상기 상부 부분을 제거함으로써 상기 제 1 하드마스크 패턴들 사이의 상기 스페이서 층 상에 제 2 하드마스크 패턴들을 형성하는 것;
    상기 제 1 및 제 2 하드마스크 패턴들 사이의 상기 스페이서 층을 제거하여 상기 하부막의 일부분을 노출시키는 것;
    상기 제 1 및 제 2 하드마스크 패턴들을 식각 마스크로 이용하여 상기 하부막을 식각하는 것을 포함하는 반도체 소자의 제조 방법.
  9. 제 8 항에 있어서,
    상기 제 2 하드마스크 막은 양성 감광성이고,
    상기 노광 및 현상 공정을 수행하는 것은:
    광원의 초점 심도를 상기 제 1 하드마스크 패턴들의 상부면들과 상기 제 2 하드마스크 막의 상부면 사이로 조정하여, 상기 제 2 하드마스크 막의 상기 상부 부분을 노광하는 것을 포함하는 반도체 소자의 제조 방법.
  10. 제 8 항에 있어서,
    상기 제 2 하드마스크 막은 음성 감광성이고,
    상기 노광 및 현상 공정을 수행하는 것은:
    광원의 초점 심도를 상기 제 1 하드마스크 패턴들의 상부면들과 상기 하부막의 상부면 사이로 조정하여, 상기 제 2 하드마스크 막의 상기 하부 부분을 노광하는 것을 포함하는 반도체 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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US10770293B2 (en) * 2017-08-29 2020-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing a semiconductor device

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5403435A (en) * 1992-01-23 1995-04-04 Micron Technology, Inc. Process for selectively etching integrated circuit devices having deep trenches or troughs or elevated features with re-entrant profiles
KR970008410A (ko) 1995-07-10 1997-02-24 김주용 절연막 평탄화 방법
KR0168150B1 (ko) 1995-12-04 1999-02-01 김주용 반도체 소자 제조 방법
KR19990009543A (ko) 1997-07-10 1999-02-05 윤종용 반도체소자의 층간절연막 평탄화 방법
US6605394B2 (en) * 2001-05-03 2003-08-12 Applied Materials, Inc. Organic bottom antireflective coating for high performance mask making using optical imaging
US7270931B2 (en) 2003-10-06 2007-09-18 International Business Machines Corporation Silicon-containing compositions for spin-on ARC/hardmask materials
US7390746B2 (en) * 2005-03-15 2008-06-24 Micron Technology, Inc. Multiple deposition for integration of spacers in pitch multiplication process
KR100734663B1 (ko) 2005-12-28 2007-07-02 동부일렉트로닉스 주식회사 반도체소자의 패드 오픈 방법
US7767385B2 (en) * 2006-03-09 2010-08-03 International Business Machines Corporation Method for lithography for optimizing process conditions
CN101432330B (zh) * 2006-04-28 2011-08-03 日立化成工业株式会社 树脂组合物、预渍体、层叠板及布线板
US8211806B2 (en) * 2007-08-29 2012-07-03 Macronix International Co., Ltd. Method of fabricating integrated circuit with small pitch
KR20090081230A (ko) 2008-01-23 2009-07-28 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성방법
CN101971102B (zh) * 2008-01-29 2012-12-12 布鲁尔科技公司 用来通过多次暗视场曝光对硬掩模进行图案化的在线法
DE112009000979B4 (de) 2008-04-23 2014-12-11 Brewer Science, Inc. Photoempfindliche Hartmaske für die Mikrolithographie
WO2010071155A1 (ja) * 2008-12-19 2010-06-24 日産化学工業株式会社 アニオン基を有するシリコン含有レジスト下層膜形成組成物
US8853091B2 (en) * 2009-01-16 2014-10-07 Microchip Technology Incorporated Method for manufacturing a semiconductor die with multiple depth shallow trench isolation
US20100255412A1 (en) 2009-04-06 2010-10-07 Sam Xunyun Sun Photo-imaging Hardmask with Negative Tone for Microphotolithography
KR20110059471A (ko) * 2009-11-27 2011-06-02 삼성전자주식회사 포토레지스트 조성물, 이를 이용한 패턴의 형성방법 및 반도체 장치의 제조방법
US20150214066A1 (en) * 2014-01-27 2015-07-30 Applied Materials, Inc. Method for material removal in dry etch reactor
US9385028B2 (en) * 2014-02-03 2016-07-05 Applied Materials, Inc. Air gap process
US9460963B2 (en) * 2014-03-26 2016-10-04 Globalfoundries Inc. Self-aligned contacts and methods of fabrication
US9633999B1 (en) * 2015-11-16 2017-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for semiconductor mid-end-of-line (MEOL) process

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