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KR20110108712A - 반도체 장치의 콘택 홀 제조 방법 - Google Patents

반도체 장치의 콘택 홀 제조 방법 Download PDF

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KR20110108712A
KR20110108712A KR1020100028070A KR20100028070A KR20110108712A KR 20110108712 A KR20110108712 A KR 20110108712A KR 1020100028070 A KR1020100028070 A KR 1020100028070A KR 20100028070 A KR20100028070 A KR 20100028070A KR 20110108712 A KR20110108712 A KR 20110108712A
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KR
South Korea
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contact hole
crosslinking
pattern
layer
forming
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신은경
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주식회사 하이닉스반도체
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Abstract

본 발명은 미세 콘택 홀을 형성할 수 있는 반도체 장치의 콘택 홀 제조 방법을 제공하기 위한 것으로, 본 발명은 콘택 홀 제조 방법은 피식각층 상에 필라 패턴 타입의 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 포함하는 전체 구조 상에 가교 반응 물질막을 형성하는 단계; 베이크 공정을 진행하여 상기 감광막 패턴의 표면에 가교 결합층을 형성하는 단계; 상기 가교 결합층을 제외한 상기 가교 반응 물질막을 현상하는 단계; 및 상기 가교 결합층 및 감광막 패턴을 식각장벽으로 상기 피식각층을 식각하여 콘택 홀을 형성하는 단계를 포함하여, 본 발명은 감광막 패턴을 필라 패턴으로 형성하고, 4개의 감광막 패턴으로 둘러쌓인 영역을 콘택 홀 영역으로 정의함으로써, 미세 콘택 홀을 형성하기 위해서는 감광막 패턴을 더욱 큰 선폭으로 형성하고, 이웃하는 감광막 패턴 사이에 브릿지가 발생하여도 무방하므로 감광막 패턴 형성시 공정 마진을 확보할 수 있는 효과, 콘택 홀을 감소시키기 위한 방법으로 고가의 물질막 대신 Relacs와 같은 화학 유기 물질을 사용함으로써 공정 및 생산 비용을 감소시키는 효과가 있다.

Description

반도체 장치의 콘택 홀 제조 방법{METHOD FOR FABRICATING CONTACT HOLE IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 장치의 콘택 홀 제조 방법에 관한 것이다.
통상적인 반도체 소자의 패턴 형성 공정에서는, 패턴을 형성하기 위한 소정의 피식각막(예를 들어, 실리콘막, 피식각층, 또는 도전막) 상에 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 식각 마스크로 사용하는 식각 공정으로 피식각막을 식각하여 원하는 패턴을 형성한다.
반도체 소자의 고집적화에 따라 보다 작은 CD (Critical Dimension)의 디자인 룰(design rule)이 적용되고, 리소그래피 공정시 보다 작은 개구 사이즈(opening size)를 가지는 콘택 홀 또는 보다 작은 폭을 가지는 스페이스를 갖춘 미세 패턴을 형성하는 기술이 요구되고 있다. 이에 따라, 보다 단파장의 에너지원인 ArF(193nm) 엑시머 레이저를 사용하는 리소그래피 기술들이 개발되고 있다.
하지만, 노광 장비의 개발 속도가 반도체 소자의 개발 속도보다 늦기 때문에 반도체 소자의 고집적화에 어려움이 있다. 이러한 이유로, 노광 장비의 해상력보다 미세한 패턴을 형성하는 방법이 연구되고 있으나, 공정 단계가 복잡해지고 재현성을 확보하지 못하는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 미세 콘택 홀을 형성할 수 있는 반도체 장치의 콘택 홀 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 장치의 콘택 홀 제조 방법은 피식각층 상에 필라 패턴 타입의 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 포함하는 전체 구조 상에 가교 반응 물질막을 형성하는 단계; 베이크 공정을 진행하여 상기 감광막 패턴의 표면에 가교 결합층을 형성하는 단계; 상기 가교 결합층을 제외한 상기 가교 반응 물질막을 현상하는 단계; 및 상기 가교 결합층 및 감광막 패턴을 식각장벽으로 상기 피식각층을 식각하여 콘택 홀을 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 가교 반응 물질막은 Relacs(resist enhancement lithography assisted by chemical shrink)를 포함하는 것을 특징으로 한다.
또한, 상기 가교 결합층은 이웃하는 상기 감광막 패턴 사이를 매립하는 것을 특징으로 한다.
또한, 상기 콘택 홀은 4개의 감광막 패턴 및 가교 결합층에 의해 둘러쌓인 영역으로 정의되는 것을 특징으로 한다.
또한, 상기 가교 결합층을 제외한 가교 반응 물질막을 현상하는 단계는, 3차 증류수(초순수, DI(DeIonize) water)를 사용하여 진행하는 것을 특징으로 한다.
상술한 본 발명의 실시예에 따른 반도체 장치의 콘택 홀 제조 방법은 본 발명은 감광막 패턴을 필라 패턴으로 형성하고, 4개의 감광막 패턴으로 둘러쌓인 영역을 콘택 홀 영역으로 정의함으로써, 미세 콘택 홀을 형성하기 위해서는 감광막 패턴을 더욱 큰 선폭으로 형성하고, 이웃하는 감광막 패턴 사이에 브릿지가 발생하여도 무방하므로 감광막 패턴 형성시 공정 마진을 확보할 수 있는 효과가 있다.
또한, 콘택 홀을 감소시키기 위한 방법으로 고가의 물질막 대신 Relacs와 같은 화학 유기 물질을 사용함으로써 공정 및 생산 비용을 감소시키는 효과가 있다.
도 1 내지 도 4는 본 발명의 실시예에 따른 반도체 장치의 콘택 홀 제조 방법을 설명하기 위한 평면도와 공정단면도,
도 5는 본 발명의 실시예에 따른 반도체 장치의 콘택 홀 제조 방법을 나타내는 탑뷰(Top View) 사진.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1 내지 도 4는 본 발명의 실시예에 따른 반도체 장치의 콘택 홀 제조 방법을 설명하기 위한 평면도와 공정단면도이다. (a)는 평면도이며, (b)는 (a)의 평면도를 A-A' 방향에서 바라본 단면도이다. 설명의 편의를 위해 (a)와 (b)를 동시에 도시하여 설명하기로 한다.
도 1에 도시된 바와 같이, 기판(10) 상부에 피식각층(11)을 형성한다. 기판(10)은 소자분리막, 게이트 및 비트라인 등의 소정 공정이 완료된 기판이다. 피식각층(11)은 콘택 홀을 제공하기 위한 것으로, 도전막 또는 절연막으로 형성할 수 있다.
이어서, 피식각층(11) 상에 감광막 패턴(12)을 형성한다. 감광막 패턴(12)은 필라 패턴(Pillar Pattern)으로 형성한다.
감광막 패턴(12)의 필라 패턴은 후속공정을 통해 콘택 홀 영역을 오픈시키기 위한 것으로, 필라 패턴의 크기가 클수록 미세 콘택 홀의 형성이 가능하며, 후속 공정에서 이웃하는 필라 패턴 사이가 매립되므로 감광막 패턴(12) 형성시 필라 패턴 사이의 간격이 가까워 브릿지(Bridge)가 발생하여도 무방하므로, 패터닝시 공정마진을 확보할 수 있는 장점이 있다.
감광막 패턴(12)을 형성하기 전에, 피식각층(11) 상에 식각마진을 확보하기 위한 하드마스크층 및 반사방지를 위한 반사방지막을 추가로 형성할 수 있다.
도 2에 도시된 바와 같이, 감광막 패턴(12)을 포함하는 전체구조 상에 감광막 패턴(12) 사이를 충분히 매립하는 두께로 가교 반응 물질막(13)을 형성한다.
가교 반응 물질막(13)은 예컨대 Relacs(resist enhancement lithography assisted by chemical shrink) 물질을 포함한다. 가교 반응 물질막(13)은 후속한 열 공정시 감광막 패턴(12) 과의 계면에서 가교 결합을 일으킨 후, 가교 결합 되지 않은 가교 반응 물질막(13)을 현상하면, 감광막 패턴(12)의 표면에 생성되어 잔류하고 있는 가교 결합층의 폭만큼 가교 반응 물질막(13)들 간의 폭이 감소되므로 미세 레지스트 패턴을 형성할 수 있다. 즉, 미세 콘택 홀 패턴을 형성할 수 있다.
이때, 가교 반응 물질막(13)은 현상액에 용해 가능한 수용성 폴리머와 가교제로 구성될 수 있으며, 트랙(Track) 장비에서 스핀(Spin) 방식을 이용하여 형성할 수 있다.
이어서, 베이크(Bake) 공정을 진행한다. 베이크 공정은 가교 반응 물질막(13)과 감광막 패턴(12) 간의 가교 결합을 위한 것으로, 베이크 공정에 의해 감광막 패턴(12)의 표면에 가교 결합층(13A)이 형성된다.
베이크 공정은 감광막 패턴(12)과 가교 반응 물질막(13) 간의 반응을 원활히 하기 위한 조건으로 진행하며, 예컨대, 베이크 공정을 열공정으로 진행하는 경우 베이크 공정은 90℃∼150℃의 온도에서 20초∼120초 동안 진행할 수 있다.
도면부호 13B는 가교 결합되지 않고 잔류하는 가교 반응 물질막을 가리킨다.
베이크 공정에 의해 감광막 패턴(12)의 표면에 가교 결합층(13A)이 형성되면, 가교 결합층(13A)의 두께만큼 감광막 패턴(12) 사이의 간격이 감소된다. 즉, 보다 미세한 콘택 홀 영역을 오픈하여 후속 식각 공정으로 보다 미세한 콘택 홀을 형성할 수 있다.
도 3에 도시된 바와 같이, 가교 결합되지 않은 가교 반응 물질막(13B, 도 2 참조)을 현상한다. 가교 결합되지 않은 가교 반응 물질막(13B, 도 2 참조)은 3차 증류수(초순수, DI(DeIonize) water)를 이용하여 현상할 수 있다.
특히, 가교 결합층(13A)은 이웃하는 감광막 패턴(12) 사이를 매립하여 4개의 감광막 패턴(12) 및 가교 결합층(13A)에 둘러쌓인 영역만을 오픈시켜 콘택 홀 영역을 정의한다. 감광막 패턴(12)의 크기에 따라 콘택 홀 영역의 크기가 결정되며, 감광막 패턴(12)의 크기가 클수록 미세 콘택 홀을 형성할 수 있다.
도 4에 도시된 바와 같이, 가교 결합층(13A) 및 감광막 패턴(12)을 식각장벽으로 피식각층(11, 도 3 참조)을 식각하여 콘택 홀(14)을 형성한다. 콘택 홀(14)은 감광막 패턴(12)에 둘러쌓여 형성된 콘택 홀의 선폭(W1)보다 가교 결합층(13A)의 두께만큼 좁아진 선폭(W2)을 갖는 미세 콘택 홀이 형성된다.
위와 같이, 본 발명은 감광막 패턴(12)을 필라 패턴으로 형성하고, 4개의 감광막 패턴(12)으로 둘러쌓인 영역을 콘택 홀 영역으로 정의함으로써, 미세 콘택 홀을 형성하기 위해서는 감광막 패턴(12)을 더욱 큰 선폭으로 형성하고, 이웃하는 감광막 패턴(12) 사이에 브릿지가 발생하여도 무방하므로 감광막 패턴(12) 형성시 공정 마진을 확보할 수 있는 장점이 있다. 또한, 콘택 홀을 감소시키기 위한 방법으로 고가의 물질막 Relacs와 같은 화학 유기 물질을 사용함으로써 공정 및 생산 비용을 감소시키는 장점이 있다.
도 5는 본 발명의 실시예에 따른 반도체 장치의 콘택 홀 제조 방법을 나타내는 탑뷰(Top View) 사진이다.
도 5를 참조하면, (a)는 필라 패턴을 형성한 모습을 확인할 수 있다. 필라 패턴은 감광막 패턴으로 형성하며, 4개의 감광막 패턴으로 둘러쌓인 부분이 콘택 홀 영역을 정의하므로, 이웃하는 감광막 패턴 사이에 브릿지가 발생하여도 무방하다.
이어서, (b)는 가교 반응 물질막을 형성한 후, 감광막 패턴의 표면에 가교 결합층이 형성된 이후에 콘택 홀 영역이 정의된 모습이다. (a)에서 4개의 감광막 패턴에 둘러쌓인 영역이 콘택 홀 영역이 되며, 가교 결합층이 감광막 패턴의 표면에 형성되면서 이웃하는 감광막 패턴 사이를 모두 매립하여 콘택 홀 영역을 정의하며, 가교 결합층의 두께만큼 콘택홀의 선폭이 감소된 것을 확인할 수 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10 : 기판 11 : 피식각층
12 : 감광막 패턴 13 : 가교 반응 물질막
13A : 가교 결합층 14 : 콘택 홀

Claims (5)

  1. 피식각층 상에 필라 패턴 타입의 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 포함하는 전체 구조 상에 가교 반응 물질막을 형성하는 단계;
    베이크 공정을 진행하여 상기 감광막 패턴의 표면에 가교 결합층을 형성하는 단계;
    상기 가교 결합층을 제외한 상기 가교 반응 물질막을 현상하는 단계; 및
    상기 가교 결합층 및 감광막 패턴을 식각장벽으로 상기 피식각층을 식각하여 콘택 홀을 형성하는 단계
    를 포함하는 반도체 장치의 콘택 홀 제조 방법.
  2. 제1항에 있어서,
    상기 가교 반응 물질막은 Relacs(resist enhancement lithography assisted by chemical shrink)를 포함하는 반도체 장치의 콘택 홀 제조 방법.
  3. 제1항에 있어서,
    상기 가교 결합층은 이웃하는 상기 감광막 패턴 사이를 매립하는 반도체 장치의 콘택 홀 제조 방법.
  4. 제1항에 있어서,
    상기 콘택 홀은 4개의 감광막 패턴 및 가교 결합층에 의해 둘러쌓인 영역으로 정의되는 반도체 장치의 콘택 홀 제조 방법.
  5. 제1항에 있어서,
    상기 가교 결합층을 제외한 가교 반응 물질막을 현상하는 단계는,
    3차 증류수(초순수, DI(DeIonize) water)를 사용하여 진행하는 반도체 장치의 콘택 홀 제조 방법.
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KR20170053455A (ko) * 2015-11-06 2017-05-16 삼성전자주식회사 반도체 장치 및 그 제조 방법 및 컨택 홀 형성 방법

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