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KR20150130103A - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법 Download PDF

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KR20150130103A KR1020140057247A KR20140057247A KR20150130103A KR 20150130103 A KR20150130103 A KR 20150130103A KR 1020140057247 A KR1020140057247 A KR 1020140057247A KR 20140057247 A KR20140057247 A KR 20140057247A KR 20150130103 A KR20150130103 A KR 20150130103A
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Abstract

본 발명에 따른 반도체 장치는 연장방향을 따라 교대로 배치된 돌출부들과 함몰부들을 가진 측벽을 포함하는 채널막; 상기 채널막을 감싸는 터널 절연막; 상기 함몰부들을 각각 감싸며 상기 터널 절연막 상에 형성된 제1 전하 저장패턴들; 상기 함몰부들을 각각 감싸며 상기 제1 전하 저장패턴들 상에 형성되고, 상기 터널 절연막과 접하는 연결부를 가지는 블로킹 절연 패턴들; 및 상기 돌출부들을 각각 감싸며 상기 터널 절연막 상에 형성된 제2 전하 저장패턴들을 포함한다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 구체적으로 3차원 메모리 소자 및 그 제조방법에 관한 것이다.
반도체 장치는 데이터를 저장할 수 있는 메모리 소자를 포함한다. 메모리 소자는 메모리 셀 스트링들을 포함한다. 메모리 셀 스트링들 각각은 메모리 셀들을 포함한다.
반도체 장치의 고집적화를 위해, 메모리 셀 스트링들을 구성하는 메모리 셀들을 기판 상에 다층으로 적층하여 배열한 3차원 메모리 소자가 제안된 바 있다. 3차원 메모리 소자는 교대로 적층된 워드 라인들 및 층간 절연막들로 구성된 적층구조, 적층 구조를 관통하는 채널막, 및 적층구조와 채널막 사이에 형성된 전하 저장막을 포함한다. 워드 라인들 및 채널막의 교차부들에 메모리 셀들이 형성된다. 메모리 셀들은 워드 라인들 및 채널막의 교차부들에 형성된 전하 저장막의 일부 영역들에 전하들을 저장한다. 전하 저장막의 일부 영역들에 저장된 전하들은 전하 저장막을 따라 상/하 방향으로 이동할 수 있다. 이 때문에 3차원 메모리 소자의 신뢰성이 저하되어 문제가 된다.
본 발명의 실시 예는 3차원 메모리 소자의 신뢰성을 높일 수 있는 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 장치는 연장방향을 따라 교대로 배치된 돌출부들과 함몰부들을 가진 측벽을 포함하는 채널막; 상기 채널막을 감싸는 터널 절연막; 상기 함몰부들을 각각 감싸며 상기 터널 절연막 상에 형성된 제1 전하 저장패턴들; 상기 함몰부들을 각각 감싸며 상기 제1 전하 저장패턴들 상에 형성되고, 상기 터널 절연막과 접하는 연결부를 가지는 블로킹 절연 패턴들; 및 상기 돌출부들을 각각 감싸며 상기 터널 절연막 상에 형성된 제2 전하 저장패턴들을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 제조방법은 교대로 적층되며 홀에 의해 관통되는 층간 절연막들 및 희생막들을 포함하며, 상기 희생막들이 상기 홀을 감싸는 제1 산화 영역들과 상기 제1 산화 영역들을 감싸는 비산화 영역들을 각각 포함하여 상기 층간 절연막들보다 상기 홀 쪽으로 연장된 적층구조를 형성하는 단계; 상기 홀 측벽을 따라 상기 층간 절연막들에 접하는 돌출부들 및 상기 희생막들에 접하는 함몰부들을 포함하는 베이스막을 형성하는 단계; 상기 희생막들의 제1 산화 영역들이 노출되도록 상기 희생막들의 비산화 영역들을 제거하는 단계; 상기 베이스막의 돌출부들의 모서리들이 노출되도록 상기 희생막들의 제1 산화 영역들의 일부를 식각하는 단계; 상기 베이스막의 돌출부들의 모서리들을 일부 두께 산화시켜 제2 산화 영역들을 형성하는 단계; 상기 베이스막의 제2 산화 영역들 및 상기 희생막들의 제1 산화 영역들을 제거하여 상기 베이스막의 함몰부들 및 상기 베이스막의 돌출부들의 모서리들을 개구하는 단계; 및 상기 베이스막의 돌출부들의 모서리들 및 상기 베이스막의 함몰부들을 산화시켜 블로킹 절연 패턴들을 형성하는 단계를 포함할 수 있다.
본 기술은 베이스막의 돌출부를 산화시켜 블로킹 절연 패턴을 용이하게 형성할 수 있다.
본 기술은 베이스막의 돌출부 모서리를 산화시켜 블로킹 절연 패턴이 터널 절연막에 용이하게 연결될 수 있도록 함으로써 베이스막을 제1 전하 저장패턴과 제2 전하 저장패턴으로 용이하게 분리할 수 있다. 이에 따라, 본 발명의 실시 예는 블로킹 절연 패턴을 통해 분리된 제1 전하 저장패턴, 및 제2 전하 저장패턴을 포함하는 다기능막을 구현하여 블로킹 절연 패턴을 통해 다기능막을 따라 전하들이 상하 방향으로 이동하는 현상을 방지하여 반도체 장치의 신뢰성을 개선할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 장치를 나타낸 단면도이다.
도 2a 내지 도 2j는 본 발명의 실시 예에 따른 반도체 장치의 제조 방법을 나타낸 단면도들이다.
도 3 및 도 4는 본 발명의 실시 예들에 따른 반도체 장치의 셀 구조물들을 나타낸 사시도들이다.
도 5는 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 6은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다.
도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 실시 예에 따른 반도체 장치를 나타낸 단면도이다.
도 1에 도시된 바와 같이, 본 발명의 실시 예에 따른 반도체 장치는 기판(미도시) 상에 적층된 메모리 셀들을 포함한다. 메모리 셀들은 연장 방향을 따라 교대로 배치된 돌출부들(A)과 함몰부들(B)을 가진 측벽을 포함하는 채널막(145)을 따라 적층된다. 메모리 셀들은 층간 절연 패턴들(111E) 사이에 배치된다. 메모리 셀들은 채널막(145), 채널막(145)의 함몰부들(B)을 감싸는 도전 패턴들(171), 및 채널막(145)을 감싸며 도전 패턴들(171)쪽으로 적층된 터널 절연막(143), 및 다기능막(multifunction layer: 141)을 포함한다.
채널막(145)은 교대로 적층된 층간 절연 패턴들(111E) 및 도전 패턴들(171)을 관통하며 도전 패턴들(171)보다 층간 절연 패턴들(111E) 쪽으로 더 돌출된 홀 내부에 형성된다. 채널막(145)은 홀 내부를 반도체 물질로 매립하여 매립형으로 형성되거나, 홀 측벽을 따라 반도체 물질막을 형성하여 홀의 중심 영역을 개구하는 튜브형으로 형성되거나, 매립형과 튜브형이 혼합된 구조로 형성될 수 있다. 튜브형 채널막(145)의 중심 영역은 절연물로 채워질 수 있다.
터널 절연막(143)은 채널막(145)의 표면을 따라 컨포멀하게 형성되어 돌출부들 및 함몰부들을 포함하며, 채널막(145)의 외벽을 감싼다. 터널 절연막(143)의 돌출부들은 채널막(145)의 돌출부들(A)을 따라 형성되며, 터널 절연막(143)의 함몰부들은 채널막(145)의 함몰부들(B)을 따라 형성된다. 터널 절연막(143)은 실리콘 산화막으로 형성될 수 있다.
다기능막(141)은 터널 절연막(143)의 표면을 따라 컨포멀하게 형성되어 돌출부들 및 함몰부들을 포함하며, 터널 절연막(143)의 외벽을 감싼다. 다기능막(141)의 돌출부들은 채널막(145)의 돌출부들(A)을 따라 형성되며, 다기능막(141)의 함몰부들은 채널막(145)의 함몰부들(B)을 따라 형성된다. 다기능막(141)은 제1 전하 저장패턴들(141_M), 제2 전하 저장패턴들(141_D), 및 블로킹 절연 패턴들(141_O)을 포함한다. 제1 전하 저장 패턴들(141_M)과 제2 전하 저장 패턴들(141_D)은 동일한 물질로 형성될 수 있으며, 예를 들어 실리콘 질화막을 포함할 수 있다. 블로킹 절연 패턴들(141_O)은 실리콘 질화막을 포함할 수 있다.
다기능막(141)의 함몰부 내에는 제1 전하 저장패턴들(141_M)과 블로킹 절연 패턴들(141_O)이 형성된다. 제1 전하 저장패턴들(141_M)은 다기능막(141)의 함몰부들 내에 각각 배치되어, 채널막(145)의 함몰부들(B)을 각각 감싸며, 터널 절연막(143)의 외벽 상에 형성된다. 제1 전하 저장 패턴들(141_M) 각각의 표면은 블로킹 절연 패턴(141_O)과 터널 절연막(143)으로 완전히 감싸여진다. 제1 전하 저장 패턴들(141_M) 각각은 “ㄷ”자 모양의 종단면을 가질 수 있다.
블로킹 절연 패턴들(141_O)은 채널막(145)의 함몰부들(B)을 각각 감싸며, 제1 전하 저장패턴들(141_M)의 외벽들 상에 형성된다. 특히, 블로킹 절연 패턴들(141_O)은 다기능막(141)의 함몰부들 표면으로부터 일정 두께로 형성될 수 있다. 또한, 블로킹 절연 패턴들(141_O) 각각은 터널 절연막(143)과 접하는 연결부를 가진다. 블로킹 절연 패턴(141_O)의 연결부는 터널 절연막(143)의 돌출부들에 연결될 수 있다.
제2 전하 저장패턴들(141_D)은 다기능막(141)의 돌출부들 내에 각각 배치된다. 제2 전하 저장패턴들(141_D)은 채널막(145)의 돌출부들(A)을 각각 감싸며 터널 절연막(143)의 외벽 상에 형성된다. 제2 전하 저장패턴들(141_D)은 블로킹 절연 패턴들(141_O)을 통해 제1 전하저장 패턴들(141_M)로부터 분리된다.
제1 전하 저장패턴들(141_M) 및 제2 전하 저장패턴들(141_D)은 다기능막(141)의 비산화 영역이다. 블로킹 절연 패턴들(141_O)은 다기능막(141)의 산화 영역이다. 제1 전하 저장패턴들(141_M)은 전하가 트랩되는 영역이다. 블로킹 절연 패턴들(141_O)은 제1 전하 저장패턴들(141_M)로부터 제2 전하 저장패턴들(141_D)로의 전하 이동을 차단하는 역할을 한다.
다기능막(141)의 함몰부들 각각에 다기능막(141)의 산화 영역인 블로킹 절연 패턴(141_O)과 다기능막(141)의 비산화 영역인 제1 전하 저장패턴(141_M)이 존재한다. 이에 따라, 제1 전하 저장패턴들(141_M)은 다기능막(141)의 증착 두께인 제1 두께(D1)보다 얇은 제2 두께(D2)를 갖는다. 제2 전하 저장패턴들(141_D)은 층간 절연 패턴들(111E)에 의해 보호된 다기능막(141)의 돌출부들 내에 배치되므로 제1 두께(D1)를 유지하며 제2 두께(D2)보다 두꺼운 두께를 갖는다.
블로킹 절연 패턴들(141_O)은 터널 절연막(143)의 돌출부들 모서리들에 연결되어 제1 전하 저장패턴들(141_M)과 제2 전하 저장패턴들(141_D)을 분리한다. 블로킹 절연 패턴들(141_O)을 형성하기 위한 산화 공정 동안, 채널막(145)의 돌출부들(A) 모서리들을 감싸는 블로킹 절연 패턴들(141_O)의 일부 영역들이 터널 절연막(143)에 접하되, 제1 전하 저장패턴들(141_M)이 채널막(145)의 함몰부들(B)을 감싸는 비산화 영역들로서 일부 두께로 잔류된다. 이를 위해, 다기능막(141)은 다기능막(141)의 돌출부 모서리에서 가장 얇은 두께(D3)로 형성될 수 있다. 블로킹 절연 패턴들(141_O) 각각의 양단은 식각 공정의 영향으로 계단 구조로 형성될 수 있다.
층간 절연 패턴들(111E)은 제2 전하 저장패턴들(141D)을 각각 감싼다. 도전 패턴들(171)은 층간 절연 패턴들(111E) 사이에 형성되며, 블로킹 절연 패턴들(141_O)을 각각 감싼다. 도전 패턴들(171)은 층간 절연 패턴들(111E)보다 채널막(145) 쪽으로 더 돌출되게 형성되며, 층간 절연 패턴들(111E)의 모서리들을 감싸도록 형성될 수 있다. 이에 따라, 도전 패턴들(171)의 부피가 증가하여 도전 패턴들(171)의 저항을 줄일 수 있다.
블로킹 절연 패턴들(141_O) 각각의 양단은 그에 대응하는 채널막(145)의 돌출부들(A) 모서리들을 감싸도록 층간 절연 패턴들(111E)과 터널 절연막(143) 사이까지 연장될 수 있다.
본 발명의 실시 예는 다기능막(141)의 베이스막(도 2d의 141A) 돌출부를 산화시켜 블로킹 절연 패턴(141_O)을 용이하게 형성할 수 있다. 또한, 본 발명의 실시 예는 베이스막(141A)의 돌출부 모서리를 선택적으로 산화시켜 블로킹 절연 패턴(141_O)이 터널 절연막(143)에 용이하게 연결될 수 있도록 함으로써 다기능막(141)을 제1 전하 저장패턴(141_M)과 제2 전하 저장패턴(141_D)으로 용이하게 분리할 수 있다. 이에 따라, 본 발명의 실시 예는 블로킹 절연 패턴(141_O)을 통해 다기능막(141)을 따라 전하들이 상하 방향으로 이동하는 현상을 방지할 수 있다.
본 발명의 실시 예는 하나의 메모리 스트링을 구성하는 제1 전하 저장패턴들(141_M)과 블로킹 절연 패턴들(141_O)을 단일의 베이스막(141A)으로부터 형성할 수 있으므로 제1 전하 저장패턴들(141_M)과 블로킹 절연 패턴들(141_O) 사이에 계면이 형성되지 않는다. 서로 다른 증착 공정을 통해 형성된 물질막들 사이의 계면은 전하 트랩을 유발하는 원인이 될 수 있으나, 본 발명의 실시 예는 제1 전하 저장패턴들(141_M)과 블로킹 절연 패턴들(141_O) 사이에 계면이 형성되지 않도록 하여 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 2a 내지 도 2j는 본 발명의 실시 예에 따른 반도체 장치의 제조 방법을 나타낸 단면도들이다.
도 2a를 참조하면, 하부 구조를 포함하는 기판(미도시) 상에 층간 절연막들(111A) 및 희생막들(113A)을 교대로 적층한다. 하부 구조는 기판 내에 불순물을 주입하여 형성한 소스 영역을 포함하거나, 기판 상에 도프트 폴리 실리콘막을 형성한 후 이를 패터닝하여 형성한 소스 영역을 포함할 수 있다. 또는 하부 구조는 파이프 트렌치를 갖는 파이프 게이트를 포함할 수 있다.
층간 절연막들(111A)은 실리콘 산화막 등의 산화물 계열로 형성될 수 있다. 희생막들(113A)은 층간 절연막들(111A)에 대한 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 희생막들(113A)은 실리콘 질화막으로 형성될 수 있다.
이어서, 층간 절연막들(111A) 및 희생막들(113A)을 식각하여 층간 절연막들(111A) 및 희생막들(113A)을 관통하는 홀들(121)을 형성한다.
도 2b를 참조하면, 홀들(121)을 통해 개구된 층간 절연막들(111A)의 일부 영역들을 식각하여 희생막들(113A) 측벽들을 각각 일부 두께로 개구하는 제1 개구부들(123)을 형성한다. 이로써, 제1 개구부들(123) 및 홀들(121)에 의해 구획되는 제1 층간 절연 패턴들(111B)이 형성되고, 희생막들(113A)은 제1 층간 절연 패턴들(111B)보다 홀들(121) 쪽으로 더 연장된다.
도 2c를 참조하면, 제1 개구부들(123)을 통해 노출된 희생막들(113A)의 일부 영역들을 산화시켜 제1 산화 영역들(131A)을 형성한다. 제1 산화 영역들(131A) 이외의 희생막들(113A)의 나머지 영역들은 비산화 영역들(133A)로서 잔류한다. 제1 산화 영역들(131A)은 홀들(121)을 각각 감싸며, 비산화 영역들(133A)은 제1 산화 영역들(131A)을 각각 감싼다.
도 2d를 참조하면, 제1 개구부들(123)을 포함한 홀들(121) 측벽을 따라 베이스막(141A)을 형성한다. 베이스막(141A)은 제1 층간 절연 패턴들(111B)에 접하는 돌출부들과 희생막들(113A)에 접하는 함몰부들을 포함한다. 베이스막(141A)은 전하 저장이 가능한 폴리 실리콘막 또는 전하 트랩핑이 가능한 실리콘 질화막 등으로 형성될 수 있다. 베이스막(141A)은 단일막일 수 있다.
이 후, 베이스막(141A)을 따라 터널 절연막(143)을 형성한다. 터널 절연막(143)은 제1 개구부들(123) 표면을 따라 형성된 돌출부들 및 제1 개구부들(123) 사이의 희생막들(113A)의 측벽들을 따라 형성된 함몰부들을 포함한다.
이어서, 제1 개구부들(123)을 포함한 홀들(121) 내부를 채널막(145)으로 채운다. 채널막(145)은 도 1에서 상술하였듯, 매립형으로 형성되거나, 튜브형으로 형성되거나, 매립형과 튜브형이 혼합된 구조로 형성될 수 있다. 채널막(145)은 터널 절연막(143)의 내벽 상에 형성되며, 돌출부들 및 함몰부들을 포함할 수 있다. 채널막(145)의 돌출부들은 함몰부들에 비해 제1 층간 절연 패턴들(111B) 쪽으로 더 연장된다.
도 2e를 참조하면, 홀들(121) 사이의 제1 층간 절연 패턴들(111B) 및 희생막들(113A)의 비산화 영역들(133A)을 관통하는 슬릿(151A)을 형성한다. 이로써, 슬릿(151A)에 의해 구분되는 제2 층간 절연 패턴들(111C) 및 희생막 패턴들(113B)이 형성된다. 희생막 패턴들(113B)은 제1 산화 영역들(131A) 및 슬릿(151A)에 의해 구획되는 비산화 영역들(133B)을 포함한다.
도 2f를 참조하면, 슬릿(151A)을 통해 노출된 비산화 영역들(133B)을 제거하여 제2 개구부들(153A)을 형성한다. 제2 개구부들(153A)을 통해 제1 산화 영역들(131A)이 노출된다.
도 2g를 참조하면, 베이스막(141A)의 돌출부들 모서리들이 노출되도록 제1 산화 영역들(131A)을 일부 두께로 식각한다. 이 때, 슬릿(151A)과 제2 개구부들(153A)을 통해 노출된 제2 층간 절연 패턴들(111C)의 표면으로부터 제2 층간 절연 패턴들(111C)이 일부 두께 식각될 수 있다. 이로써, 도 2f에 비해 크기가 증가된 슬릿(151B)과 제2 개구부들(153B)에 의해 구분되는 제3 층간 절연 패턴들(111D)이 형성된다.
이어서, 베이스막(141A)의 돌출부들 모서리들을 일부 두께 산화시켜 제2 산화 영역들(161)을 형성한다. 제2 산화 영역들(161) 이외의 베이스막(141A)의 나머지 영역은 비산화 영역들(141B)로서 잔류될 수 있다. 제2 산화 영역들(161)의 형성 공정으로 인하여 비산화 영역들(141B)은 베이스막(141A)의 돌출부들 모서리들에서 가장 얇은 두께를 갖는다.
도 2h를 참조하면, 제2 산화 영역들(161) 및 잔류하는 제1 산화 영역들(131B)을 제거한다. 이로써, 비산화 영역들(141B)의 돌출부들 모서리들과 함몰부들이 개구된다. 제2 산화 영역들(161) 및 잔류하는 제1 산화 영역들(131B)을 제거하는 동안, 슬릿(151B)과 제2 개구부들(153B)을 통해 노출된 제3 층간 절연 패턴들(111D)의 표면으로부터 제3 층간 절연 패턴들(111D)이 일부 두께 식각될 수 있다. 이로써, 도 2g에 비해 크기가 증가된 슬릿(151C)과 제2 개구부들(153C)에 의해 구분되는 제4 층간 절연 패턴들(111E)이 형성된다. 상술한 공정에 의해 비산화 영역들(141B)의 돌출부들 모서리는 계단 구조로 형성될 수 있다.
도 2i를 참조하면, 비산화 영역들(141B)의 함몰부들과 돌출부들 모서리들을 산화시켜 블로킹 절연 패턴들(141_O)을 형성한다. 블로킹 절연 패턴들(141_O)을 형성하기 위한 산화 공정은 터널 절연막(143)의 돌출부들 모서리들에 블로킹 절연 패턴들(141_O)이 접촉되도록 실시된다. 이 때, 블로킹 절연 패턴들(141_O)이 비산화 영역들(141B)의 돌출부들 모서리들로부터 산화되어 터널 절연막(143)에 연결되더라도 상대적으로 두께가 두꺼운 비산화 영역들(141B)의 함몰부들은 일부 두께로로 산화되지 않고 잔류할 수 있다. 이 때문에, 블로킹 절연 패턴들(141_O)은 터널 절연막(143)의 함몰부로부터 이격된다. 이로써, 최종적으로 잔류하는 다기능막(141)은 돌출부들 및 함몰부들을 포함하며, 다기능막(141)의 돌출부들 내에 제2 전하 저장패턴들(141_D)이 배치되며, 다기능막(141)의 함몰부들에 블로킹 절연 패턴들(141_O) 및 제1 전하 저장패턴들(141_M)이 배치된다. 상술한 공정에 의해 제1 전하 저장패턴들(141_M)의 두께는 제2 전하 저장패턴들(141_D)의 두께보다 얇게 형성될 수 있다.
본 발명의 실시 예는 다기능막(141)의 산화 영역을 터널 절연막(143)이 노출될 때까지 완전히 제거하지 않고, 다기능막(141)의 산화 영역을 터널 절연막(143)이 노출되지 않도록 잔류시켜 블로킹 절연 패턴(141_O)으로 이용함으로써, 다기능막(141)의 산화 영역을 제거하는 동안 터널 절연막(143)이 손상되는 현상을 방지할 수 있다.
본 발명의 실시 예는 전하 저장 패턴용 물질막 및 블로킹 절연 패턴용 물질막을 별개의 증착 공정으로 형성하지 않고, 단일한 베이스막(도 2d의 141A)을 이용하여 전하 저장 패턴들과 블로킹 절연 패턴들을 형성할 수 있으므로 공정을 단순화할 수 있다.
도 2j를 참조하면, 제1 산화 영역들(도 2e의 131A) 및 제2 산화 영역들(도 2g의 161)과 희생 패턴들(도 2e의 113B)의 비산화 영역들(도 2e의 133B)이 제거된 제4 층간 절연 패턴들(111E) 사이의 공간을 도전 패턴들(171)로 채운다. 도전 패턴들(171)은 폴리 실리콘, 금속 실리사이드막 및 금속막 중 적어도 어느 하나를 포함할 수 있다. 도전 패턴들(171)은 금속 베리어막을 더 포함할 수 있다. 제4 층간 절연 패턴들(111E) 사이의 공간은 도 2g에서 상술한 제1 산화 영역들(131A)의 일부 영역을 식각할 때와, 도 2h에서 상술한 제2 산화 영역들(161)과 잔류하는 제1 산화 영역들(131B)을 제거하는 할 때 확장된다. 이로써, 제4 층간 절연 패턴들(111E) 사이의 공간에 도전 패턴들(171)을 채우기가 용이해지며, 도전 패턴들(171)의 저항을 줄일 수 있다. 또한, 도면에는 기재하지 않았지만, 도전 패턴들(171)을 형성하기 전 블로킹 절연막을 추가로 더 형성할 수 있다.
도전 패턴들(171)을 형성한 후 슬릿(151C)을 절연막(181)으로 채우는 등의 후속 공정을 실시할 수 있다.
도 3 및 도 4는 본 발명의 실시 예들에 따른 반도체 장치의 셀 구조물들을 나타낸 사시도들이다. 이하의 도면에서는 층간 절연 패턴들과, 채널막(CH)의 표면을 따라 형성되는 터널 절연막 및 다기능막에 대한 도시는 생략하였다.
도 3은 메모리 셀들이 U자 형태의 채널막(CH)을 따라 배열되어 3차원 메모리 스트링을 구성하는 경우를 나타낸다.
도 3에 도시된 바와 같이, 셀 구조물은 기판(SUB) 상에 적층된 파이프 게이트(PG), 워드 라인들(WL_D, WL_S), 적어도 하나의 소스 셀렉트 라인(SSL) 및 적어도 하나의 드레인 셀렉트 라인(DSL)을 포함할 수 있다. 셀 구조물은 U형태의 채널막(CH)을 포함한다.
워드 라인들(WL_D, WL_S)은 도 1에서 상술한 도전 패턴들에 대응될 수 있다.
채널막(CH)은 파이프 채널막(P_CH) 및 파이프 채널막(P_CH)으로부터 돌출된 소스 사이드 채널막(S_CH) 및 드레인 사이드 채널막(D_CH)을 포함한다. 도면에서는 파이프 채널막(P_CH)에 한 쌍의 소스 사이드 채널막(S_CH) 및 드레인 사이드 채널막(D_CH)이 연결된 경우를 예로 들었으나, 메모리 스트링의 형태에 따라 2개 이상의 소스 사이드 채널막(S_CH)이 파이프 채널막(P_CH)에 연결될 수 있고, 2개 이상의 드레인 사이드 채널막(D_CH)이 파이프 채널막(P_CH)에 연결될 수 있다.
소스 사이드 채널막(S_CH)은 소스 사이드 워드 라인들(WL_S) 및 제1 셀렉트 라인(SSL)을 관통하고, 드레인 사이드 채널막(D_CH)은 드레인 사이드 워드 라인들(WL_D) 및 제2 셀렉트 라인(DSL)을 관통한다. 소스 사이드 채널막(S_CH)은 소스 라인(SL)과 연결되고, 드레인 사이드 채널막(D_CH)은 비트라인(BL)에 연결될 수 있다.
소스 사이드 채널막(S_CH) 및 드레인 사이드 채널막(D_CH)은 도 1에서 상술한 바와 같이 돌출부들 및 함몰부들을 포함할 수 있다. 소스 사이드 채널막(S_CH) 및 드레인 사이드 채널막(D_CH)의 외벽은 도 1에서 상술한 바와 같은 구조의 터널 절연막 및 다기능막으로 둘러싸일 수 있다. 터널 절연막 및 다기능막은 파이프 게이트(PG)를 감싸도록 연장될 수 있다.
상술한 구조에 따르면, 직렬로 연결된 적어도 하나의 드레인 선택 트랜지스터, 메모리 셀들, 적어도 하나의 소스 선택 트랜지스터가 하나의 메모리 스트링을 구성하며, U형태로 배열된다.
상술한 셀 구조물은 파이프 게이트(PG)를 형성한 후, 도 2a 내지 도 2j에서 상술한 공정을 이용하여 형성될 수 있다.
도 4는 메모리 셀들이 스트레이트 타입의 채널막(CH)을 따라 배열되어 3차원 메모리 스트링을 구성하는 경우를 나타낸다.
도 4에 도시된 바와 같이, 셀 구조물은 소스 영역을 포함하는 기판(SUB) 상에 차례로 적층된 적어도 하나의 하부 셀렉트 라인(LSL), 워드 라인들(WL), 및 적어도 하나의 상부 셀렉트 라인(USL)을 포함할 수 있다. 셀 구조물은 기판(SUB)에 연결되어 스트레이트 타입으로 형성된 채널막(CH)을 포함한다.
워드 라인들(WL)은 도 1에서 상술한 도전 패턴들에 대응될 수 있다.
채널막(CH)은 기판(SUB)과 비트 라인들(BL) 사이에 연결될 수 있다. 특히, 채널막(CH)은 기판(SUB)의 소스 영역에 연결될 수 있다. 채널막(CH)은 도 1에서 상술한 바와 같이 돌출부들 및 함몰부들을 포함할 수 있다. 채널막(CH)의 외벽은 도 1에서 상술한 바와 같은 구조의 터널 절연막 및 다기능막으로 둘러싸일 수 있다.
상술한 구조에 따르면, 직렬로 연결된 적어도 하나의 하부 셀렉트 트랜지스터, 메모리 셀들, 적어도 하나의 상부 셀렉트 트랜지스터가 하나의 메모리 스트링을 구성하며, 일렬로 적층된다.
상술한 셀 구조물은 도 2a 내지 도 2j에서 상술한 공정을 이용하여 형성할 수 있다.
도 5는 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 5를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 1 내지 도 4에서 상술한 실시예들에서 설명된 구조를 갖는다. 또한, 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(1111), CPU(1112), 호스트 인터페이스(1113), ECC(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM 등을 더 포함할 수 있다.
이와 같이, 구성을 갖는 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 6은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
도 6을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 5를 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예들에 따라 구체적으로 기록되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
141A: 베이스막 141: 다기능막
141_O: 블로킹 절연 패턴 141_M: 제1 전하 저장패턴
141_D: 제2 전하 저장패턴 143: 터널 절연막
143: 채널막 A: 돌출부
B: 함몰부 111A~111E: 층간 절연막
171: 도전 패턴 113A, 113B: 희생막
121: 홀 151A~151C: 슬릿
131A, 131B: 제1 산화 영역 133A, 133B, 141B: 비산화 영역
161: 제2 산화 영역

Claims (20)

  1. 연장방향을 따라 교대로 배치된 돌출부들과 함몰부들을 가진 측벽을 포함하는 채널막;
    상기 채널막을 감싸는 터널 절연막;
    상기 함몰부들을 각각 감싸며 상기 터널 절연막 상에 형성된 제1 전하 저장패턴들;
    상기 함몰부들을 각각 감싸며 상기 제1 전하 저장패턴들 상에 형성되고, 상기 터널 절연막과 접하는 연결부를 가지는 블로킹 절연 패턴들; 및
    상기 돌출부들을 각각 감싸며 상기 터널 절연막 상에 형성된 제2 전하 저장패턴들을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제1 전하 저장패턴들, 상기 블로킹 절연 패턴들 및 상기 제2 전하 저장 패턴들은 상기 터널 절연막을 감싸는 단일막으로부터 형성되는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 단일막의 두께는 상기 돌출부들의 모서리들에서 가장 얇게 형성되는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 블로킹 절연 패턴들 각각의 양단은 계단 구조로 형성된 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제1 전하 저장패턴들은 상기 제2 전하 저장패턴들보다 얇게 형성된 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제1 전하 저장패턴과 상기 제2 전하 저장패턴은 상기 블로킹 절연 패턴을 사이에 두고 분리되는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제1 전하 저장 패턴과 상기 제2 전하 저장패턴은 동일한 물질로 형성된 반도체 장치.
  8. 제 1 항에 있어서,
    상기 제1 전하 저장 패턴과 상기 제2 전하 저장패턴은 실리콘 질화막을 포함하는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 블로킹 절연 패턴은 실리콘 산화막을 포함하는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 제1 전하 저장 패턴들 각각의 표면은 상기 블로킹 절연 패턴과 상기 터널 절연막으로 완전히 감싸여지는 반도체 장치.
  11. 제 1 항에 있어서,
    상기 제1 전하 저장 패턴은 "ㄷ"자 모양의 종단면을 가지는 반도체 장치.
  12. 제 1 항에 있어서,
    상기 제2 전하 저장패턴들을 각각 감싸는 층간 절연 패턴들; 및
    상기 블로킹 절연 패턴들을 각각 감싸며 상기 층간 절연 패턴들 사이에 형성된 도전 패턴들을 포함하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 블로킹 절연 패턴들은 상기 돌출부들의 모서리들을 감싸도록 상기 층간 절연 패턴들과 상기 터널 절연막 사이까지 연장된 반도체 장치.
  14. 제 12 항에 있어서,
    상기 도전 패턴들은 상기 층간 절연 패턴들보다 상기 채널막 쪽으로 더 돌출되게 형성된 반도체 장치.
  15. 제 14 항에 있어서,
    상기 도전 패턴들은 상기 층간 절연 패턴들의 모서리들을 감싸도록 형성된 반도체 장치.
  16. 교대로 적층되며 홀에 의해 관통되는 층간 절연막들 및 희생막들을 포함하며, 상기 희생막들이 상기 홀을 감싸는 제1 산화 영역들과 상기 제1 산화 영역들을 감싸는 비산화 영역들을 각각 포함하여 상기 층간 절연막들보다 상기 홀 쪽으로 연장된 적층구조를 형성하는 단계;
    상기 홀 측벽을 따라 상기 층간 절연막들에 접하는 돌출부들 및 상기 희생막들에 접하는 함몰부들을 포함하는 베이스막을 형성하는 단계;
    상기 희생막들의 제1 산화 영역들이 노출되도록 상기 희생막들의 비산화 영역들을 제거하는 단계;
    상기 베이스막의 돌출부들의 모서리들이 노출되도록 상기 희생막들의 제1 산화 영역들의 일부를 식각하는 단계;
    상기 베이스막의 돌출부들의 모서리들을 일부 두께 산화시켜 제2 산화 영역들을 형성하는 단계;
    상기 베이스막의 제2 산화 영역들 및 상기 희생막들의 제1 산화 영역들을 제거하여 상기 베이스막의 함몰부들 및 상기 베이스막의 돌출부들의 모서리들을 개구하는 단계; 및
    상기 베이스막의 돌출부들의 모서리들 및 상기 베이스막의 함몰부들을 산화시켜 블로킹 절연 패턴들을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  17. 제 16 항에 있어서,
    상기 적층구조를 형성하는 단계는
    상기 층간 절연막들 및 상기 희생막들을 교대로 적층하는 단계;
    상기 층간 절연막들 및 상기 희생막들 관통하는 상기 홀을 형성하는 단계;
    상기 홀을 통해 개구된 상기 층간 절연막들의 일부 영역들을 식각하여 상기 희생막들의 측벽들을 일부 두께로 개구하는 단계; 및
    상기 희생막들의 개구된 영역들을 산화시켜 상기 제1 산화 영역들을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  18. 제 16 항에 있어서,
    상기 희생막들의 비산화 영역들을 제거하는 단계 이전,
    상기 베이스막의 표면을 따라 터널 절연막을 형성하는 단계; 및
    상기 홀 내부의 상기 터널 절연막 상에 채널막을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  19. 제 18 항에 있어서,
    상기 블로킹 절연패턴들을 형성하는 단계는 상기 베이스막의 돌출부들의 모서리들에서 상기 블로킹 절연 패턴들이 상기 터널 절연막에 접촉될 때까지 실시되는 반도체 장치의 제조방법.
  20. 제 16 항에 있어서,
    상기 희생막들의 비산화 영역들을 제거하는 단계는
    상기 적층 구조를 관통하여 상기 비산화 영역들을 개구하는 슬릿을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
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Patent event date: 20140513

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