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KR20150116844A - 패키지 온 패키지 구조들 - Google Patents

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KR20150116844A
KR20150116844A KR1020157021433A KR20157021433A KR20150116844A KR 20150116844 A KR20150116844 A KR 20150116844A KR 1020157021433 A KR1020157021433 A KR 1020157021433A KR 20157021433 A KR20157021433 A KR 20157021433A KR 20150116844 A KR20150116844 A KR 20150116844A
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KR
South Korea
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solder balls
die
substrate layer
rows
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KR1020157021433A
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후아훙 카오
시안-밍 리오우
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마벨 월드 트레이드 리미티드
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Publication date
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Abstract

본 발명의 실시예들은 상측(117a), 및 상측에 대향하는 하측(117b)을 포함하는 기판층(116)을 포함하는 제1 패키지(804, 904)를 포함하는 패키지 온 패키지 배열체를 제공하고, 여기서 기판층의 상측은 대체로 편평한 표면(117a)을 형성하고, 제1 다이(118)는 기판층의 하측에 결합된다. 배열체는 또한 복수의 열들의 솔더 볼들(806, 906) 및 능동 구성요소 또는 수동 구성요소(810, 910, 920)의 하나 또는 양자 중 적어도 하나를 포함하는 제2 패키지(802, 902) 포함한다. 제2 패키지는 복수의 열들의 솔더 볼들을 통해, 제1 패키지의 기판층의 상측의 대체로 편평한 표면에 부착된다. 능동 구성요소 및/또는 수동 구성요소(810, 910, 920)는 제1 패키지의 기판층의 상측의 대체로 편평한 표면에 부착된다.

Description

패키지 온 패키지 구조들{PACKAGE-ON-PACKAGE STRUCTURES}
관련 출원에 대한 교차 참조
이는 2013년 2월 11일에 출원된, 미국 가 출원 제61/763,285호에 대한 우선권을 주장하는, 2014년 2월 10일에 출원된, 미국 특허 출원 제14/176,695호에 대한 우선권을 주장하며, 이의 전체 명세서가 참조로서 본 출원에 원용된다. 이는 또한 2011년 8월 19일에 출원된, 미국 가 출원 제61/525,521호에 대한 우선권을 주장하는, 2013년 8월 13일에 출원된, 미국 특허 출원 제13/584,027호의 부분 계속이며, 이들의 전체 명세서들이 참조로서 본 출원에 원용된다.
본 발명의 실시예들은 패키지 온 패키지(POP; package on package) 구조들에 관한 것이고, 보다 구체적으로 다이-다운(die-down) 플립 구조로 가지고 베이스 패키지를 통합하는 패키징 배열체들에 관한 것이다.
본 출원에 제공된 배경 설명은 일반적으로 본 발명의 맥락을 제공하기 위한 것이다. 출원 시 종래 기술로서 별도로 인정하지 않을 수 있는 설명의 측면들뿐 아니라, 그것이 본 배경 섹션에서 설명된 결과로, 현재 명명된 발명자들의 작업이 본 발명에 반해 종래 기술로서 명확하게도 암시적으로도 인정되지 않는다.
통상적으로, 많은 멀티 칩 패키징 배열체들을 이용하여, 패키징 배열체는 패키지 온 패키지(PoP; package-on-package) 배열체, 또는 멀티 칩 모듈(MCM; multi-chip module) 배열 중 하나로 배열된다. 이들 패키징 배열체들은 매우 두꺼운(예컨대, 대략 1.7 밀리미터 내지 2.0 밀리미터) 경향이 있다.
PoP 배열체는 서로의 위에 두 개 이상의 패키지들을 조합하는 집적 회로를 포함할 수 있다. 예를 들어, PoP 배열체는 두 개 이상의 메모리 디바이스 패키지들을 가지고 구성될 수 있다. PoP 배열체 또한 하부 패키지에 로직을 그리고 상부 패키지에 메모리를 또는 그 반대로 포함하는 혼재된 로직 메모리 적층으로 구성될 수 있다.
통상적으로, PoP 배열체의 하부에 위치되는 패키지(본 출원에서 "하부 패키지"로서 지칭되는)와 연관되는 다이는 하부 패키지 위에 위치되는 패키지(본 출원에서 "상부 패키지"로서 지칭되는)의 풋프린트를 소정의 크기로 제한한다. 부가적으로, 그러한 구성은 일반적으로 상부 패키지를 2열의 주변 솔더 볼들로 제한한다. 그러한 패키징 배열체(1100)의 예는 도 11에 예시되고 상부 패키지(1102) 및 하부 패키지(1104)를 포함한다. 보여지는 바와 같이, 하부 패키지(1104)는 접착재(1110)를 통해 기판(1108)에 부착되는 다이(1106)를 포함한다. 다이(1106)는 와이어들(1112)을 가지고 와이어본딩 프로세스를 통해 기판(1108)에 결합된다. 솔더 볼들(1114)은 예를 들어, 인쇄 회로 기판(PCB)과 같은, 다른 기판(미도시)에 패키징 배열체(1100)를 결합하기 위해 제공된다. 상부 패키지(1102)는 기판(1116)에 결합되는 다이(1116)를 포함한다. 솔더 볼들(1120)은 상부 패키지(1102)를 하부 패키지(1104)에 결합하기 위해 제공된다. 상부 패키지(1102)는 원하는 경우, 일반적으로 봉합재의 형태인, 인클로저(1122)를 포함할 수 있다. 보여지는 바와 같이, 단지 2열의 솔더 볼들(1120)은 하부 패키지(1104)의 다이(1106) 및 인클로저(1124)(일반적으로 봉합재의 형태이고 포함되거나 포함되지 않을 수 있는)의 존재로 인해 제공될 수 있다. 따라서, 상부 패키지들이 하부 패키지에 부착될 때, 상부 패키지들은 하부 패키지들의 다이(1106)를 회피하기 위해 더 큰 크기들 또는 풋프린트들을 가질 것이 요구될 수 있다. 그러한 패키징 배열체들(1100)은 또한 다이(1106) 및/또는 인클로저(1124)에 대하여 상부 패키지(1102)에 대한 클리어런스(clearance) 이슈들에 문제가 존재할 수 있다.
도 11은 하부 패키지(1204)가 몰드 어레이 프로세스(MAP; Mold-Array-Process)를 이용하여 생성된 패키징 배열체(1200)의 다른 예를 예시한다. 하부 패키지(1204)는 도 11의 하부 패키지(1104)와 유사하고 봉합재(1206)를 포함한다. 봉합재(1206)는 일반적으로 솔더 볼들(1208)을 노출시키기 위해 에칭된다. 대안적으로, 봉합재(1206)가 에칭된 후 솔더 볼들(1208)이 개구들(1210) 내에 증착된다. 그러한 패키징 배열체(1200)는 또 다시 다이(1106) 및 봉합재(1206)의 존재로 인해 상부 패키지(1102)의 주변 주위에 단지 2열의 솔더 볼들(1120)의 포함을 허용한다. 그러한 패키징 배열체들(1200)은 또한 개구들(1210)에 대하여 정렬 이슈들 뿐만 아니라, 다이(1106) 및 봉합재(1206)에 대하여 상부 패키지(1102)에 대한 클리어런스 이슈들에 문제들이 존재할 수 있다.
다양한 실시예들에서, 본 발명은 패키지 온 패키지 배열체를 포함하고, 상기 패키지 온 패키지 배열체는 제1 패키지로서, (i) 상측, 및 (ii) 상기 상측에 대향하는 하측을 포함하는 기판층으로서, 상기 기판층의 상기 상측은 대체로 편평한 표면을 형성하는, 상기 기판층 및 상기 기판층의 상기 하측에 결합되는 제1 다이를 포함하는, 상기 제1 패키지를 포함한다. 상기 패키지 온 패키지 배열체는 또한 복수의 열들의 솔더 볼들 및 (i) 능동 구성요소 또는 (ii) 수동 구성요소의 하나 또는 양자 중 적어도 하나를 포함하는 제2 패키지를 포함한다. 상기 제2 패키지는 상기 복수의 열들의 솔더 볼들을 통해, 상기 제1 패키지의 상기 기판층의 상기 상측의 상기 대체로 편평한 표면에 부착된다. 상기 (i) 능동 구성요소 또는 (ii) 수동 구성요소의 하나 또는 양자 중 적어도 하나는 상기 제1 패키지의 상기 기판층의 상기 상측의 상기 대체로 편평한 표면에 부착된다.
다양한 실시예들에서, 본 발명은 또한 기판층을 포함하는 제1 패키지를 제공하는 단계를 포함하고, 여기서 상기 기판층은 (i) 상측, 및 (ii) 상기 상측에 대향하는 하측을 포함하고, 상기 기판층의 상기 상측은 대체로 편평한 표면을 형성하며, 상기 제1 패키지는 상기 기판층의 상기 하측에 결합되는 제1 다이를 더 포함한다. 상기 방법은 제2 패키지의 하부 표면에 부착된 복수의 열들의 솔더 볼들을 갖는 상기 제2 패키지를 제공하는 단계, 상기 제2 패키지의 상기 복수의 열들의 솔더 볼들을 통해, 상기 제2 패키지를 상기 제1 패키지의 상기 대체로 편평한 표면에 부착하는 단계, 및 (i) 능동 구성요소 또는 (ii) 수동 구성요소의 하나 또는 양자 중 적어도 하나를 상기 제1 패키지의 상기 기판층의 상기 상측의 상기 대체로 편평한 표면에 부착하는 단계를 더 포함한다.
다양한 실시예들은 잠재적으로 하기의 장점들 중 하나 이상을 포함한다. 패키징 배열체들은 본 출원에서 설명된 다양한 실시예들에 따라, 감소된 핀카운트(pincount)를 제공할 수 있다. 또한, 보다 높은 속도들이 본 출원에서 설명된 다양한 실시예들에 따른 패키징 배열체들을 사용하는 전자 디바이스들에 대해 실현될 수 있다.
본 발명의 실시예들은 첨부 도면들과 함께 하기의 상세한 설명에 의해 용이하게 이해될 것이다. 본 설명을 용이하게 하기 위해, 유사한 참조 번호들은 유사한 구조의 요소들을 가리킨다. 본 출원의 실시예들은 첨부 도면들의 도면들에서 제한으로서가 아니라 예로서 예시된다.
도 1a는 다이-다운 플립 PoP 구조의 예시적인 다이 배열을 포함하는 예시적인 패키징 배열체들을 개략적으로 예시한다.
도 1b는 하부 패키지에 부착되는 상부 패키지를 갖는 도 1a의 예시적인 패키징 배열체를 개략적으로 예시한다.
도 2는 열 방출을 위한 경로를 제공하기 위해, 노출된 재료를 가진 다이-다운 플립 PoP 구조의 다른 예시적인 다이 배열을 포함하는 다른 예시적인 패키징 배열체를 개략적으로 예시한다.
도 3은 열 방출을 위한 경로를 제공하기 위해, 노출되는 다이-다운 플립 PoP 구조의 다른 예시적인 다이 배열체를 포함하는 다른 예시적인 패키징 배열체를 개략적으로 예시한다.
도 4는 실리콘 관통 비아들(TSVs; through-silicon vias)을 갖는 다이-다운 플립 PoP 구조의 다른 예시적인 다이 배열을 포함하는 다른 예시적인 패키징 배열체를 개략적으로 예시한다.
도 5는 내장형 인쇄 회로기판(PCB) 및/또는 인터포저(interposer)를 가진 다이-다운 플립 PoP 구조의 다른 예시적인 다이 배열을 포함하는 다른 예시적인 패키징 배열체를 개략적으로 예시한다.
도 6은 PCB/인터포저를 갖는 다이-다운 플립 PoP 구조의 다른 예시적인 다이 배열을 포함하는 다른 예시적인 패키징 배열체를 개략적으로 예시한다.
도 7은 본 출원에 설명된 PoP 구조들을 제작하기 위한 방법의 프로세스 흐름도이다.
도 8은 예시적인 패키지형 디바이스 배열체 및 수동 및/또는 능동 전자 구성요소들을 포함하는 다른 예시적인 패키징 배열체를 개략적으로 예시한다.
도 9는 다수의 다이들 및 수동 및/또는 능동 전자 구성요소들을 포함하는 다른 예시적인 패키징 배열체를 개략적으로 예시한다.
도 10은 본 출원에서 설명된 PoP 구조들을 제작하기 위한 방법의 다른 프로세스 흐름도이다.
도 11은 예시적인 PoP 패키징 배열체를 개략적으로 예시한다.
도 12는 다른 예시적인 PoP 패키징 배열체를 개략적으로 예시한다.
도 1a는 패키지 온 패키지(PoP) 패키징 배열체가 상부 패키지(102) 및 하부 패키지(104)를 포함하는 실시예에 따른 패키징 배열체(100)를 예시한다. 예시적인 목적들을 위해, 패키지들은 개별 항목들로서 예시된다. 상부 패키지(102)는 기판층(106)을 포함한다. 상부 패키지(102) 내의 다이 배열체는 제1 다이(108) 및 제2 다이(110)를 포함할 수 있고, 여기서 각 다이(108, 110)는 솔더 볼들(112)을 통해 기판층(106)에 부착된다. 이러한 구성은 솔더 볼들(112)과 기판층(106) 사이의 공간에 언더필 재료(underfill material)(114)를 포함할 수 있다. 솔더 볼들(112)은 일반적으로 본드 패드들(bond pads) 또는 접촉 영역들(미도시)에 위치된다. 다이들(108, 110)은 플립-칩 동작을 통해 기판층(106)에 결합될 수 있다. 대안적으로, 와이어 본딩 프로세스 및 접착층(미도시)이 다이들(108, 110)을 기판층(106)에 결합하는데 사용될 수 있다. 부가적으로, 상부 패키지(102)는 각 개별 상부 패키지(102)가 하나 이상의 다이들을 포함하는, 두 개 이상의 개별 상부 패키지들(102)(미도시)을 포함할 수 있다.
다양한 실시예들에 따라, 제1 다이(108) 및 제2 다이(110)는 메모리 디바이스들이고, 실시예에 따르면, 제1 다이(108) 및 제2 다이(110)는 모바일 디바이스용 모바일 더블 데이터 레이트(mDDR) 동기식 동적 랜덤 액세스 메모리(DRAM)이다. 모바일 DDR은 또한 저 전력 DDR로서 공지되어 있다. 그러나, 이들에 한정되는 것은 아니나, 더블 데이터 레이트 동기식 동적 랜덤 액세스 메모리(DDR SDRAM), 동적 랜덤 액세스 메모리(DRAM), NOR 또는 NAND 플래시 메모리, 정적 랜덤 액세스 메모리(SRAM) 등을 포함하는 다른 유형들의 메모리 디바이스들이 이용될 수 있다.
다른 실시예에 따라, 제1 다이(108) 및 제2 다이(110)를 가진 상부 패키지(102)는 주문형 제품들에 대한 것이고, 실시예에 따르면, 제1 다이(108) 및/또는 제2 다이(110)는 모바일 디바이스용 주문형 집적 회로들(ASICs)을 나타낼 수 있다.
상부 패키지(102)는 복수의 솔더 볼들(115)을 더 포함한다. 복수의 솔더 볼들(115)은 상부 패키지(102)의 기판층(106)의 하측에 부착될 수 있다. 도 1a의 실시예에서, 복수의 솔더 볼들(115)은 하부 패키지(104) 상에 상부 패키지(102)를 전기적으로 그리고 물리적으로 부착 또는 적층하기 위한 구성을 형성한다.
명확성을 위하여, 상부 패키지(102) 내에 사용된 재료들 및 상부 패키지(102) 내 다른 구성요소들이 본 출원에 상세하게 예시 및/또는 설명되지 않을 수 있다. 그러한 재료들 및 구성요소들은 일반적으로 해당 기술분야에 잘 공지되어 있다.
하부 패키지(104)는 상측(117a) 및 하측(117b)을 포함하는 기판층(116)을 포함한다. 도 1a에 도시된 바와 같이, 상측(117a)은 하부 패키지(104)의 대체로 편평한 표면, 즉, 홈들, 돌출부들, 자국들, 오목부들 등이 대체로 없는 대체로 부드러운 표면을 형성한다. 일 실시예에서, 상측(117a)의 대체로 편평한 표면은 임의의 구성들을 포함하지 않고, 이는 상측(117a)이 상부 패키지(102)의 다양한 설계들 및 선택들을 수용(또는 지지)하도록 허용한다. 따라서, 하부 패키지(104)의 평평한 상부 표면은 상부 패키지(102)의 복수의 솔더 볼들(115)이 하부 패키지(104)에 부착하기 위한 편리한 방법을 제공하며, 이는 상부 패키지(102)(또는 다수의 개별적인 상부 패키지들(102))을 설계하고 이에 의해, 패키징 배열체(100)를 설계하는데 있어서 보다 큰 유연성을 허용한다.
하부 패키지(104)는 다이-다운 플립 구조에서 접착층(120)을 통해 기판층(116)의 하측(117b)에 부착되는 다이(118)를 포함한다. 다른 실시예들에서, 본 출원에 더 논의될 바와 같이, 다이(118)는 솔더 볼들을 통해 기판층(116)의 하측(117b)에 부착될 수 있다.
다양한 실시예들에서, 다이(118)는 모바일 디바이스용 모바일 더블 데이터 레이트(mDDR) 동기식 동적 랜덤 액세스 메모리(DRAM)와 같은, 메모리 디바이스일 수 있다. 이들에 한정되는 것은 아니나, 더블 데이터 레이트 동기식 동적 랜덤 액세스 메모리(DDR SDRAM), 동적 랜덤 액세스 메모리(DRAM), NOR 또는 NAND 플래시 메모리, 정적 랜덤 액세스 메모리(SRAM) 등을 포함하는 다른 유형들의 메모리 디바이스들이 이용될 수 있다. 다른 실시예에 따라, 다이(118)는 하부 패키지(104) 상에 로직을 그리고 상부 패키지(102) 상에 메모리를 포함하는 혼재된 로직 메모리 적층을 생성하기 위한 로직 디바이스일 수 있다.
다이(118)는 하나 이상의 본드 패드들(122a, 122b)을 포함하는 표면들을 가진다. 하나 이상의 본드 패드들(122a, 122b)은 일반적으로 예를 들어, 알루미늄 또는 구리와 같은 전기적으로 전도성 재료를 포함한다. 다른 적합한 재료들이 다른 실시예들에서 사용될 수 있다. 다이(118)는 대응하는 본드 패드들(122a, 122b)에 결합되는 본딩 와이어들(126a, 126b)을 통해 기판층(116) 상에 위치되는 하나 이상의 기판 패드들(124a, 124b)에 결합된다. 다이(118)는 몰딩 재료에 의해 하부 패키지(104)에 고정될 수 있다. 다른 실시예들에서, 다이(118)는 플립 칩 또는 전도성 접착재들을 통해 기판층(116)과 전기적으로 상호연결할 수 있다. 다이(118)의 전기 신호들은 예를 들면, 다이(118) 상에 형성된 집적 회로(IC) 디바이스(미도시)에 대한 입력/출력(I/O) 신호들 및/또는 전원/접지를 포함할 수 있다.
실시예에 따르면, 하부 패키지(104)는 몰드-어레이-프로세스(MAP)를 통해 생성된다. 하부 패키지(104)는 일반적으로 봉합재의 형태로 된, 인클로저(128)를 더 포함한다. 인클로저(128)는 솔더 볼들(129)을 노출시키기 위해 에칭된다. 대안적으로, 인클로저(128)를 에칭한 후에, 솔더 볼들(129)이 인클로저(128)의 에칭된 개구들(131)에 부가된다. 솔더 볼들(130)은 솔더 볼들(129)에 부가되고 패키징 배열체(100)를 예를 들어, 인쇄 회로 기판(PCB), 다른 패키지 등과 같은, 기판(미도시)에 결합하는데 사용될 수 있다. 대안적으로, 단일 솔더 볼들(결합된 솔더 볼들(129) 및 솔더 볼들(130))이 인클로저(128)를 에칭한 후 에칭된 개구들(131)에 부가된다. 솔더 볼들(130)은 일반적으로 하부 패키지(104)의 주변 주위에 또는 측면들에 있고, 이에 의해 볼 그리드 어레이(BGA; ball grid array)를 형성한다.
명료함을 위해, 하부 패키지(104) 내에서 사용되는 재료들 및 하부 패키지(104) 내의 기타 구성요소들이 본 출원에서 상세히 예시 및/또는 설명되지 않는다. 그러한 재료들 및 구성요소들은 일반적으로 해당 기술분야에 잘 공지되어 있다.
도 1b는 하부 패키지(104)에 부착되는 상부 패키지(102)를 갖는 패키징 배열체(100)를 예시한다. 도 1a 및 도 1b의 실시예에서, 복수의 솔더 볼들(115)은 하부 패키지(104)에 상부 패키지(102)를 전기적으로 그리고 물리적으로 부착 또는 적층하기 위한 구성을 형성한다. 앞에서 언급한 바와 같이, 상부 패키지(102)는 하부 패키지(104)에 부착되는 두 개 이상의 개별 상부 패키지들을 포함할 수 있다.
본 발명의 부가적인 실시예들은 일반적으로 다이-다운 플립 구조를 가지고 도 2 내지 도 6에 예시된 하부 패키지(104)의 다양한 실시예들을 포함하는 패키징 배열체들에 관한 것이다. 간결함을 위해, 도 2 내지 도 7의 구성요소들과 동일하거나 유사한 도 1a 및 도 1b에 예시된 구성요소들이 본 출원에 추가로 논의되지 않는다.
도 2는 상부 패키지(102) 및 하부 패키지(204)를 포함하는 패키징 배열체(200)의 다른 실시예를 예시한다. 도 2의 실시예에서, 열 전도성 재료(206)는 다이(118)의 하측 상에 포함된다. 실시예에서, 열 전도성 재료(206)는 접착층(208)을 통해 다이(118)의 하측에 부착된다. 열 전도성 재료(206)는 이에 제한되지는 않으나, 금속, 실리콘 또는 양호한 열 전도에 적절한 임의의 재료를 포함한다.
하부 패키지(204)는 열 전도성 재료(206)에 결합되는 접촉 열 전도재들(TIM: thermal interface materials)(210)을 포함한다. TIM(210)은 이들에 제한되지는 않으나, 필름, 그리스 조성물(grease composition), 및 언더필 재료를 포함한다. 필름은 아몰퍼스 재료를 증착함으로써 준비될 수 있는, 초박형 열 전도성 재료일 수 있다. 그리스 조성물은 높은 열 전도율과 우수한 분산 특성을 갖는 조성물을 포함 할 수있다. 일반적인 TIM은 백색의 페이스트 또는 열 그리스, 통상적으로 산화 알루미늄, 산화 아연, 또는 질화 붕소로 충전된 실리콘 오일이다. 일부 유형들의 TIM들은 미세화된 또는 분쇄된 은을 사용한다. 다른 유형의 TIM은 상 변화 재료들을 포함한다. 상 변화 재료들은 일반적으로 실온에서 고체이지만, 작동 온도들에서 액화하고 그리스처럼 동작한다.
언더필 재료는 원하는 물리적 속성들에 기초하여 선택될 수 있다. 따라서, 열 전도성 재료(206)는 TIM(210)에 대한 열 방출용 경로를 제공한다. 패키징 배열체(200)는 예를 들면, PCB 또는 다른 패키징 배열체와 같은 기판(미도시)에 결합될 수 있다. TIM(210)을 수용하기 위해 기판에 구멍이 제공될 수 있다.
도 3은 상부 패키지(102) 및 하부 패키지(304)를 포함하는 패키징 배열체(300)의 실시예를 예시한다. 다이(118)는 솔더 볼들(306)을 통해 기판층(116)에 부착된다. 다양한 실시예들에 따라, 언더필 재료(308)는 솔더 볼들(306) 중 기판층(116) 및 다이(118) 사이에 제공된다. 언더필 재료(308)는 솔더 볼들(306)에 의해 형성되는 접합부들에 대한 보호를 제공한다. 그것은 또한 다이(118)의 내부 층들의 균열 및 박리를 방지한다. 언더필 재료(308)는 고 순도, 저 응력 액상 에폭시일 수 있다. 일반적으로, 솔더 볼들(306)의 크기가 클수록, 언더필 재료(308)에 대한 필요가 더 적어진다.
하부 패키지(304)는 다이(118)의 후면에 결합되는 접촉 열 전도재(TIM)(310)를 포함한다. TIM(310)은 이전에 설명된 바와 같이, 이들에 제한되지는 않으나, 필름, 그리스 조성물, 및 언더필 재료를 포함한다. 도 3의 실시예에서, 다이(118)의 후면이 노출된다. 다이(118)의 노출된 후면은 TIM(310)에 열 방출을 위한 경로를 제공한다. 패키징 배열체(300)는 예를 들면, PCB 또는 다른 패키징 배열체와 같은 기판(미도시)에 결합될 수 있다. TIM(310)을 수용하기 위해 기판에 구멍이 제공될 수 있다.
도 4는 상부 패키지(102) 및 하부 패키지(404)를 포함하는 패키징 배열체(400)의 실시예를 예시한다. 다이(118)는 솔더 범프들(solder bumps)(306)을 통해 기판층(116)에 부착된다. 언더필 재료(308)가 하부 패키지(404)의 기판층(116) 및 다이(118) 사이에 위치되는 간격에 제공된다. 언더필 재료(308)는 솔더 볼들(306)에 의해 형성되는 접합부들에 대한 보호를 제공한다.
도 4의 실시예에서, 다이(118)는 실리콘 관통 비아들(TSV들)(406)을 포함한다. 실시예에서, 다이(118)는 다이(118)의 후면을 노출시키는 것을 돕기 위해 인클로저(128) 내에 매립될 수 있다. TSV들(406)은 다이(118)를 통해 솔더 볼들(306)로 지나가는 수직 전기 연결들 비아들(수직 상호연결 액세스) 이다. 실시예에서, 하부 패키지(404)는 하부 패키지(404)에 부착되는 부가적인 솔더 볼들(408)을 포함한다. 부가적인 솔더 볼들(408)은 예를 들어, 접지/전원 및 입력/출력들에 대해 사용될 수 있다.
하나 이상의 TSV들(406)은 본드 패드들(미도시)에 전기적 결합되고 일반적으로 다이(118)를 통해 전기 신호들을 라우팅하기 위해, 전기적으로 전도성 재료, 예컨대, 구리로 충전된다. 비아들의 밀도가 대체로 높고 연결들의 길이가 본드와이어들에 비해 더 짧을 때, TSV들(406)은 본드와이어들에 비해 개선된 성능을 제공하는 경향이 있다. 다이(118)의 노출된 후면은 하부 패키지(404)의 열 방출을 제공한다. 따라서, 패키징 배열체(400)는 패키징 배열체(400)를 사용하는 전자 디바이스들에 대해 증가된 핀카운트(pincount) 및 더 높은 속도들을 제공할 수 있다.
도 5는 상부 패키지(102) 및 하부 패키지(504)를 포함하는 패키징 배열체(500)의 실시예를 예시한다. 다이(118)는 솔더 범프들(306)을 통해 기판층(510)에 부착된다.
도 5의 실시예에서, 하부 패키지(504)는 다이(118)의 하측에 부착되는 하나 이상의 PCB들 및/또는 인터포저들(506)을 포함한다. 다양한 실시예들에 따라, PCB/인터포저(506)는 열 압축 프로세스 또는 솔더 리플로 프로세스(solder reflow process)를 사용하여 다이(118)에 본딩된다. 즉, 하나 이상의 전기적 전도성 구조들(예컨대, 필러들, 범프들, 패드들, 재분배 층)이 PCB/인터포저(506) 및 다이(118) 사이에 본드를 형성하기 위해 PCB/인터포저(506) 및 다이(118) 상에 형성된다.
일부 실시예들에서, 다이(118) 및 PCB/인터포저(506) 양자는 동일하거나 유사한 열 팽창 계수(CTE)를 갖는 재료(예컨대, 실리콘)를 포함한다. 다이(118) 및 PCB/인터포저(506)에 대해 동일하거나 유사한 CTE를 갖는 재료를 사용하는 것은 재료들의 가열 및/또는 냉각 미스매치와 연관된 스트레스를 감소시킨다.
PCB/인터포저(506)는 특히 다이(118)를 인클로저(128) 내에 내장시키기 위해 하나 이상의 층들을 형성하는 동안, 다이(118)에 대해 물리적 버퍼, 지지체, 및 보강재를 제공한다. 즉, 본 출원에 설명된 바와 같이 PCB/인터포저(506)에 결합된 다이(118)는 다이(118) 단독인 경우 보다 인클로저(128) 제조에 연관된 스트레스에 대해 더 구조적으로 잘 견디는 보호된 집적 회로 구조를 제공하여, 개선된 수율 및 신뢰성 있는 하부 패키지(504)를 야기한다.
실시예에서, 하부 패키지(504)는 부가적인 솔더 볼들(512)을 포함한다. PCB/인터포저(506)에 부착된 부가적인 솔더 볼들(512)은 예를 들어, 접지/전원 및 입력/출력들에 사용될 수 있다.
도 6은 상부 패키지(102) 및 하부 패키지(604)를 포함하는 패키징 배열체(600)의 실시예를 예시한다. 다이(118)는 접착층(120)을 통해 기판층(116)에 부착된다. 예시된 바와 같이, 다이(118)는 와이어 본딩 프로세스를 통해 기판층(116)에 결합된다.
솔더 범프들(606)은 다이(118)의 하측에 부착된다. PCB 또는 인터포저(608)는 솔더 볼들(606)에 부착된다. 실시예에서, PCB/인터포저(608)는 노출되거나 매립될 수 있다. 실시예에서, 하부 패키지(604)는 부가적인 솔더 볼들(610)을 포함한다. 부가적인 솔더 볼들(610)은 예를 들어, 접지/전원 및 입력/출력들에 대해 사용될 수 있다. 도 6의 실시예는 부가적인 핀카운트를 허용할 수 있고, 하부 패키지(604)의 열 방출을 위해 PCB/인터포저(608)를 통하는 경로를 제공한다.
도 7은 본 발명의 일 실시예에 따른, 예시적인 방법(700)을 예시한다. 702에서, 방법(700)은 기판층을 포함하는 제1 패키지를 제공하는 단계를 포함하고, 여기서 기판층은 (i) 상측, 및 (ii) 상측에 대향하는 하측을 포함하고, 기판층의 상측은 대체로 편평한 표면을 형성하며, 제1 패키지는 기판층의 하측에 결합되는 다이를 더 포함한다.
704에서, 방법(700)은 제2 패키지의 하부 표면에 부착되는 복수의 열들의 솔더 볼들을 갖는 제2 패키지를 제공하는 단계를 포함한다.
706에서, 방법(700)은 제2 패키지의 복수의 열들의 솔더 볼들을 통해, 제1 패키지의 대체로 편평한 표면에 제2 패키지를 부착하는 단계를 포함한다.
도 8은 하부 패키지(804)를 포함하는 패키징 배열체(800)를 예시한다. 보여지는 바와 같이, 하부 패키지(804)는 도 1a 및 도 1b에 예시된 하부 패키지(104)와 동일하거나 유사하게 배열된 것으로 예시된다. 그러나, 하부 패키지(804)는 원하는 경우 도 2 내지 도 6에 예시된 바와 같이 하부 패키지들(204, 304, 404, 504 및 604)과 동일하거나 유사하게 배열될 수 있다. 간결함을 위해, 도 1a 및 도 1b에 예시되고 하부 패키지(104)에 대해 설명된 구성요소들은 본 출원에 추가로 논의되지 않는다.
패키징 배열체(800)는 솔더 볼들(806)을 통해 하부 패키지(804)의 기판층(116)의 상측(117a)에 결합될 수 있는 하나 이상의 패키지형 디바이스들(802)을 포함한다. 패키지형 디바이스(802)는 그 위에 패키지형 디바이스(802)가 구비된 다양한 구성요소들 및/또는 다이들(미도시)이 다양한 방법들을 통해 패키지형 디바이스(802)를 생성하기 위해 부착될 수 있는 기판층(808)을 선택적으로 포함할 수 있다. 따라서, 패키지형 디바이스(802)는 메모리 디바이스들인 하나 이상의 다이들(미도시)을 포함할 수 있다. 예를 들어, 패키지 디바이스는 도 1 내지 도 6에 예시된 상부 패키지(102)와 유사할 수 있다. 패키지형 디바이스(802)는 모바일 디바이스용 더블 데이터 레이트(mDDR) 동기식 동적 랜덤 액세스 메모리(DRAM)의 형태인 하나 이상의 다이들(미도시)을 포함할 수 있다. 모바일 DDR은 또한 저 전력 DDR로서 공지되어 있다. 그러나, 이들에 한정되는 것은 아니나, 더블 데이터 레이트 동기식 동적 랜덤 액세스 메모리(DDR SDRAM), 동적 랜덤 액세스 메모리(DRAM), NOR 또는 NAND 플래시 메모리, 정적 랜덤 액세스 메모리(SRAM) 등을 포함하는 다른 유형들의 메모리 디바이스들이 이용될 수 있다. 대안적으로, 패키지형 디바이스(802)의 하나 이상의 다이들은 모바일 디바이스용 주문형 집적 회로들(ASICs)을 나타낼 수 있다.
패키징 배열체(800)는 하나 이상의 수동 및/또는 능동 전자 구성요소들(810)을 더 포함한다. 수동 및/또는 능동 구성요소들(810)은 임의의 적합한 방식으로 기판(116)의 상측(117a)에 부착될 수 있다. 예를 들어, 수동 및/또는 능동 전자 구성요소들(810)은 리드들(leads)(812) 및 솔더(814)를 통해 기판(116)의 상측(117a)에 부착될 수 있다. 수동 구성요소들(810)의 예들은 이들에 한정되지는 않으나, 커패시터들, 레지스터들, 컨덕터들, 트랜스포머들, 트랜스듀서들, 센서들, 및 안테나들을 포함한다. 수동 구성요소들의 다른 예는 이들에 제한되지는 않으나, 네트워크들, 예컨대, 레지스터 커패시터(RC) 회로 및 인덕터 커패시터(LC) 회로를 포함한다. 능동 구성요소들(810)의 예들은 이들에 한정되지는 않으나, 반도체 다이들, 집적 회로들, 다이오드들(예컨대, 발광 다이오드들(LED들), 레이저 다이오드들 등), 광전자 디바이스들 및 전원들을 포함한다. 패키지형 디바이스(802)로부터의 신호들 및/또는 수동/능동 전자 구성요소들(810)은 기판(116)을 통해 라우팅될 수 있다. 패키징 배열체(800)는 원하는 경우, 서로의 위에 배열되는 다수의 하부 패키지들(804)을 포함할 수 있다. 다수의 하부 패키지들(804)은 서로 동일하게 또는 서로 상이하게 배열될 수 있다.
도 9는 도 8의 패키징 배열체(800)와 유사한 패키징 배열체(900)의 다른 예를 예시한다. 또 다시, 패키징 배열체(900)는 도 1a 및 도 1b에 예시된 하부 패키지(104)와 동일하거나 유사하게 배열된 하부 패키지(904)를 포함하는 것으로 예시된다. 패키징 배열체(904)는 원하는 경우 도 2 내지 도 6에 예시된 하부 패키지들(204, 304, 404, 504 및 604)과 동일하거나 유사하게 배열된다. 간결함을 위해, 도 1a 및 도 1b에 예시되고 하부 패키지(104)에 대해 설명된 구성요소들이 본 출원에 추가로 논의되지 않는다.
패키징 배열체(900)는 솔더 볼들(906)을 가지고 하부 패키지(904)의 기판(116)의 상측(117a)에 부착되는 플립 칩인 다이(902)를 포함한다. 하나 이상의 수동 및/또는 능동 구성요소들(910)은 하부 패키지(904)의 기판(116)의 상측(117a)에 부착된다. 수동 및/또는 능동 전자 구성요소들(910)은 임의의 적합한 방식으로 기판(116)의 상측(117a)에 부착될 수 있다. 예를 들어, 수동 및/또는 능동 구성요소들(910)은 리드들(912) 및 솔더(914)를 통해 기판(116)의 상측(117a)에 부착될 수 있다. 수동 구성요소들(910)의 예들은 이들에 한정되지는 않으나, 커패시터들, 레지스터들, 컨덕터들, 트랜스포머들, 트랜스듀서들, 센서들, 및 안테나들을 포함한다. 수동 구성요소들의 다른 예는 이들에 제한되지는 않으나, 네트워크들, 예컨대, 레지스터 커패시터(RC) 회로 및 인덕터 커패시터(LC) 회로를 포함한다. 능동 구성요소들(910)의 예들은 이들에 한정되지는 않으나, 반도체 다이들, 집적 회로들, 다이오드들(예컨대, 발광 다이오드들(LED들), 레이저 다이오드들 등), 광전자 디바이스들 및 전원들을 포함한다.
패키징 배열체(900)는 또한 하부 패키지(904)의 기판(116)의 상측(117a)에 부착되는 다이(916)를 포함한다. 다이(912)는 와이어들(918)을 통해 하부 패키지(904)의 기판(116)의 상측(117a)에 와이어 본딩된다. 접착층(920)은 다이(916)를 기판(116)의 상측(117a)에 부착하는데 이용될 수 있다. 다이로부터의 신호들(902), 수동/능동 전자 구성요소들(910) 및/또는 다이(916)는 하부 패키지(904)의 기판(116)을 통해 라우팅될 수 있다. 패키징 배열체(900)는 원하는 경우, 서로의 위에 배열되는 다수의 하부 패키지들(904)을 포함할 수 있다. 다수의 하부 패키지들(904)은 서로 동일하게 또는 서로 상이하게 배열될 수 있다.
도 10은 본 발명의 실시예에 따른, 예시적인 방법(1000)을 예시한다. 1002에서, 방법(1000)은 기판층을 포함하는 제1 패키지를 제공하는 단계를 포함하고, 여기서 기판층은 (i) 상측, 및 (ii) 상측에 대향하는 하측을 포함하고, 기판층의 상측은 대체로 편평한 표면을 형성하며, 제1 패키지는 기판층의 하측에 결합되는 다이를 더 포함한다.
1004에서, 방법(1000)은 제2 패키지의 하부 표면에 부착되는 복수의 열들의 솔더 볼들을 갖는 제2 패키지를 제공하는 단계를 포함한다.
1006에서, 방법(1000)은 제2 패키지의 복수의 열들의 솔더 볼들을 통해, 제1 패키지의 대체로 편평한 표면에 제2 패키지를 부착하는 단계를 포함한다.
1008에서, 방법(1000)은 (i) 능동 구성요소 또는 (ii) 수동 구성요소의 하나 또는 양자 중 적어도 하나를 제1 패키지의 기판층의 상측의 대체로 편평한 표면에 부착하는 단계를 포함한다.
본 설명은 예를 들면 업/다운, 오버/언더, 및/또는, 또는 상부/하부와 같은 투시도 기반 설명들을 사용할 수 있다. 그러한 설명들은 단지 논의를 용이하게 하기 위해 사용되었을 뿐이며, 본 출원에 설명된 실시예들의 응용을 임의의 특정한 방향으로 한정하는 것을 의도하지 않는다.
본 발명의 목적들을 위해, 어구 "A/B"는 A 또는 B를 의미한다. 본 발명의 목적들을 위해, 어구 "A 및/또는 B"는 "(A), (B), 또는 (A 및 B)"를 의미한다. 본 발명의 목적들을 위해 어구 "A, B 및 C 중 적어도 하나"는 "(A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B 및 C)"를 의미한다. 본 발명의 목적들을 위해, 어구 "(A)B”는 “(B) 또는 (AB)” 즉, A가 선택적 요소라는 것을 의미한다.
다양한 동작들이 청구된 본 발명을 이해하기에 가장 도움이 되는 방식으로, 순차적으로 다수의 분리된 동작들로서 설명된다. 그러나, 설명의 순서가 이러한 동작들이 필수적으로 순서에 종속하는 것으로 의미하도록 간주되어서는 안 된다. 특히, 이러한 동작들은 제시된 순서로 수행되지 않을 수 있다. 설명된 동작들은 설명된 실시예들과 상이한 순서로 수행될 수 있다. 다양한 추가적인 동작들이 수행되고/되거나 설명된 동작들이 부가적인 실시예들에서 생략될 수 있다.
설명은 어구들 “실시예에서”, “실시예들에서”, 또는 유사한 표현을 사용하고, 이들 각각은 하나 이상의 동일한 또는 상이한 실시예들을 지칭할 수 있다. 추가로, 본 발명의 실시예들에 대해 사용된 바와 같이, “구비하는”, “포함하는”, “갖는”등의 용어들은 동의어이다.
칩, 집적 회로, 모놀리식 디바이스, 반도체 디바이스, 다이, 및 마이크로 전자 디바이스는 마이크로 전자 분야에서 대개 호환가능하게 사용된다. 본 발명은 해당 분야에서 일반적으로 이해되는 바와 같이 상기의 모든 것에 적용가능하다.
본 발명의 추가적인 측면들은 하기의 사항들 중 하나 이상에 관련된다.
패키지 온 패키지 배열체는 제1 패키지의 기판의 상측의 대체로 편평한 표면에 부착되는 제2 다이를 더 포함한다.
제2 다이는 제1 패키지의 기판층의 상측의 대체로 편평한 표면에 와이어 본딩된다.
제2 다이는 플립-칩 프로세스를 통해 제1 패키지의 기판층의 상측의 대체로 편평한 표면에 부착된다.
패키지 온 패키지 배열체는 제1 다이 및 기판층 사이에 위치되는 접착층을 더 포함한다. 접착층은 제1 다이를 제2 패키지의 기판 층의 하측에 부착한다.
패키지 온 패키지 배열체는 제1 다이의 하측 상에 위치되는 본드 패드, 및 제2 패키지의 기판층의 하측 상에 위치되는 기판 패드를 더 포함한다. 다이의 본드 패드는 와이어를 통해, 제1 다이의 전기 신호들을 라우팅하기 위해 기판층의 기판 패드에 결합된다.
복수의 열들의 솔더 볼들은 제1 솔더 볼들을 포함하고 패키지 온 패키지 배열체는 제2 패키지의 기판층에 제1 다이를 전기적으로 연결하기 위해 기판층의 하측에 부착되는 제2 솔더 볼들, 및 제2 패키지의 기판층 및 제2 솔더 볼들 사이에 위치되는 언더필 재료를 더 포함한다.
복수의 열들의 솔더 볼들은 제1 솔더 볼들을 포함하고 패키지 온 패키지 배열체는 제2 패키지의 하측에 부착되는 제2 솔더 볼들을 더 포함하며, 제2 솔더 볼들은 이에 의해 볼 그리드 어레이를 형성하기 위해 제2 패키지의 주변 주위에 위치된다.
복수의 열들의 솔더 볼들은 제1 솔더 볼들을 포함한다. 기판층은 제1 기판층을 포함한다. 제1 패키지는 제1 다이 옆에 배열되는 제2 다이를 더 포함한다. 제1 다이 및 제2 다이 각각은 제2 솔더 볼들을 통해 제1 패키지에서의 제2 기판층에 연결된다.
패키지 온 패키지 배열체는 제1 다이의 하측에 부착되는 접촉 열 전도재를 더 포함한다.
패키지 온 패키지 배열체는 접촉 열 전도재에 부착되는 열 전도성 재료를 더 포함한다.
접촉 열 전도재는 필름, 그리스 조성물, 또는 언더필 재료 중 하나를 포함한다.
(i) 인터포저 또는 (ii) 인쇄 회로 기판 중 하나가 다이의 하측에 부착된다.
복수의 열들의 솔더 볼들은 제1 복수의 열들의 솔더 볼들을 포함하고, 패키지 온 패키지 배열체는 제2 복수의 열들의 솔더 볼들을 포함하는 제3 패키지를 포함하고, 제1 패키지는 제1 복수의 열들의 솔더 볼들을 통해, 제2 패키지의 대체로 편평한 표면에 부착되며, 상기 제3 패키지는 상기 제2 복수의 열들의 솔더 볼들을 통해, 제2 패키지의 대체로 편평한 표면에 부착된다.
복수의 열들의 솔더 볼들은 제1 솔더 볼들을 포함하고 패키지 온 패키지 배열체는 기판층의 하측 및 제1 다이의 상측에 부착되는 제2 솔더 볼들, 및 제1 다이에 위치되어 제2 솔더 볼들 중 적어도 일부 사이에 각각 연장하는 복수의 실리콘 관통 비아들, 및 하부 패키지의 하측에 부착되는 복수의 제3 솔더 볼들을 더 포함한다.
방법은 제2 다이를 제1 패키지의 기판의 상측의 대체로 편평한 표면에 부착하는 단계를 더 포함한다.
제1 다이를 기판층의 하측에 부착하는 단계는 제1 다이를 접착층을 통해 기판층의 하측에 부착하는 단계를 포함한다.
복수의 열들의 솔더 볼들은 제1 솔더 볼들을 포함하고 제1 다이를 기판층의 하측에 부착하는 단계는 제1 다이를 제2 솔더 볼들을 통해 기판층의 하측에 부착하는 단계를 포함한다.
방법은 (i) 제2 솔더 볼들 중에 그리고 (ii) 제1 패키지의 기판층의 하측 및 제1 다이 사이에 위치되는 공간 사이에 언더필 재료를 제공하는 단계를 더 포함한다.
방법은 제1 다이 상에 제1 다이의 하측 상에 위치되는 본드 패드를 제공하는 단계; 기판층 상에 제1 패키지의 기판층의 하측 상에 위치되는 기판 패드를 제공하는 단계; 및 와이어 본딩 프로세스를 통해, 이에 의해 제1 다이의 전기 신호들을 라우팅하기 위해 제1 다이 상의 본드 패드를 기판층 상의 기판 패드에 결합하는 단계를 더 포함한다.
복수의 열들의 솔더 볼들은 제1 솔더 볼들을 포함하고 방법은 제2 솔더 볼들을 제1 패키지의 하측에 부착하는 단계를 포함하고, 여기서 제2 솔더 볼들은 제1 패키지의 우측 및 좌측 상에 위치된다.
방법은 접촉 열 전도재를 제1 다이의 하측에 부착하는 단계를 더 포함한다.
복수의 열들의 솔더 볼들은 제1 솔더 볼들을 포함하고, 방법은 기판층의 하측 상에 제2 솔더 볼들을 부착하는 단계; 제1 다이를 제2 솔더 볼들을 통해 기판층의 하측에 부착하는 단계; 및 제1 패키지의 하측에 부착되는 제3 솔더 볼들에 제2 솔더 볼들을 연결하기 위해 제1 다이에서 실리콘 관통 비아들을 제공하는 단계를 더 포함한다.
복수의 열들의 솔더 볼들은 제1 솔더 볼들을 포함하고 방법은 제1 다이의 하측에 제2 솔더 볼들을 부착하는 단계; 및 (i) 인터포저 또는 (ii) 인쇄 회로 기판 중 하나를 제2 솔더 볼들에 결합하는 단계를 더 포함한다.
복수의 열들의 솔더 볼들은 제1 복수의 열들의 솔더 볼들을 포함하고, 방법은 제3 패키지의 하부 표면에 부착되는 제2 복수의 열들의 솔더 볼들을 갖는 제3 패키지를 제공하는 단계, 및 제2 복수의 열들의 솔더 볼들을 통해, 제3 패키지를 제1 패키지의 대체로 편평한 표면에 부착하는 단계를 더 포함한다.
소정의 실시예들이 본 출원에 예시되고 설명되었지만, 동일한 목적들을 달성하기 위해 연산된 폭 넓은 대안 및/또는 등가의 실시예들 또는 구현들이 본 발명의 범위에서 벗어나지 않고 예시되고 설명된 실시예들로 대체될 수 있다. 본 발명은 본 출원에 논의된 실시예들의 조정들 또는 변형들을 커버하도록 의도된다. 따라서, 본 출원에 설명된 실시예들은 청구범위와 그의 등가물들에 의해서만 한정될 수 있는 것으로 명시적으로 의도된다.

Claims (28)

  1. 제1 패키지로서,
    (i) 상측, 및 (ii) 상기 상측에 대향하는 하측을 포함하는 기판층으로서, 상기 기판층의 상기 상측은 실질적으로 편평한 표면을 형성하는, 상기 기판층, 및
    상기 기판층의 상기 하측에 결합되는 제1 다이를 포함하는, 상기 제1 패키지;
    복수의 열들의 솔더 볼들을 포함하는 제2 패키지; 및
    (i) 능동 구성요소 또는 (ii) 수동 구성요소의 하나 또는 양자 중 적어도 하나를 포함하고,
    상기 제2 패키지는 상기 복수의 열들의 솔더 볼들을 통해, 상기 제1 패키지의 상기 기판층의 상기 상측의 상기 대체로 편평한 표면에 부착되고,
    상기 (i) 능동 구성요소 또는(ii) 수동 구성요소의 하나 또는 양자 중 적어도 하나는 상기 제1 패키지의 상기 기판층의 상기 상측의 상기 대체로 편평한 표면에 부착되는, 패키지 온 패키지 배열체.
  2. 청구항 1에 있어서,
    상기 제1 패키지의 상기 기판층의 상기 상측의 상기 대체로 편평한 표면에 부착되는 제2 다이를 더 포함하는, 패키지 온 패키지 배열체.
  3. 청구항 2에 있어서,
    상기 제2 다이는 상기 제1 패키지의 상기 기판층의 상기 상측의 상기 대체로 편평한 표면에 와이어 본딩되는, 패키지 온 패키지 배열체.
  4. 청구항 2에 있어서,
    상기 제2 다이는 플립-칩 프로세스(flip-chip process)를 통해 상기 제1 패키지의 상기 기판층의 상기 상측의 상기 대체로 편평한 표면에 부착되는, 패키지 온 패키지 배열체.
  5. 청구항 1에 있어서,
    상기 제1 다이와 상기 기판층 사이에 위치되는 접착층을 더 포함하고,
    상기 접착층은 상기 제2 패키지의 상기 기판층의 상기 하측에 상기 제1 다이를 부착하는, 패키지 온 패키지 배열체.
  6. 청구항 1에 있어서,
    상기 제1 다이의 상기 하측 상에 위치되는 본드 패드; 및
    상기 제2 패키지의 상기 기판층의 상기 하측 상에 위치되는 기판 패드를 더 포함하고,
    상기 다이의 상기 본드 패드는 상기 제1 다이의 전기 신호들을 라우팅하기 위해 와이어를 통해, 상기 기판층의 상기 기판 패드에 결합되는, 패키지 온 패키지 배열체.
  7. 청구항 1에 있어서, 상기 복수의 열들의 솔더 볼들은 제1 솔더 볼들을 포함하고, 상기 패키지 온 패키지 배열체는:
    상기 제1 다이를 상기 제2 패키지의 상기 기판층에 전기적으로 연결하기 위해 상기 기판층의 상기 하측에 부착되는 제2 솔더 볼들; 및
    상기 제2 패키지의 상기 기판층 및 상기 제2의 솔더 볼들 사이에 위치되는 언더필 재료(underfill material)를 더 포함하는, 패키지 온 패키지 배열체.
  8. 청구항 1에 있어서, 상기 복수의 열들의 솔더 볼들은 제1 솔더 볼들을 포함하고, 상기 패키지 온 패키지 배열체는:
    상기 제2 패키지의 하측에 부착되는 제2 솔더 볼들을 더 포함하고;
    상기 제2 솔더 볼들은 이에 의해 볼 그리드 어레이를 형성하기 위해 상기 제2 패키지의 주변 주위에 위치되는, 패키지 온 패키지 배열체.
  9. 청구항 1에 있어서,
    상기 복수의 열들의 솔더 볼들은 제1 솔더 볼들을 포함하고;
    상기 기판층은 제1 기판층을 포함하고;
    상기 제1 패키지는 상기 제1 다이 옆에 배열되는 제2 다이를 더 포함하며;
    상기 제1 다이 및 상기 제2 다이 각각은 제2 솔더 볼들을 통해 상기 제1 패키지에서의 제2 기판층에 연결되는, 패키지 온 패키지 배열체.
  10. 청구항 1에 있어서,
    상기 제1 다이의 하측에 부착되는 접촉 열 전도재를 더 포함하는, 패키지 온 패키지 배열체.
  11. 청구항 10에 있어서,
    상기 접촉 열 전도재에 부착되는 열 전도성 재료를 더 포함하는, 패키지 온 패키지 배열체.
  12. 청구항 11에 있어서, 상기 접촉 열 전도재는 필름, 그리스(grease) 조성물, 또는 언더필 재료 중 하나를 포함하는, 패키지 온 패키지 배열체.
  13. 청구항 1에 있어서,
    상기 다이의 하측에 부착되는 (i) 인터포저(interposer) 또는 (ii) 인쇄 회로 기판 중 하나를 더 포함하는, 패키지 온 패키지 배열체.
  14. 청구항 1에 있어서,
    상기 복수의 열들의 솔더 볼들은 제1 복수의 열들의 솔더 볼들을 포함하고;
    상기 패키지 온 패키지 배열체는 제2 복수의 열들의 솔더 볼들을 포함하는 제3 패키지를 더 포함하고;
    상기 제1 패키지는 상기 제1 복수의 열들의 솔더 볼들을 통해, 상기 제2 패키지의 상기 실질적으로 편평한 표면에 부착되며;
    상기 제3 패키지는 상기 제2 복수의 열들의 솔더 볼들을 통해, 상기 제2 패키지의 상기 실질적으로 편평한 표면에 부착되는, 패키지 온 패키지 배열체.
  15. 청구항 1에 있어서, 상기 복수의 열들의 솔더 볼들은 제1 솔더 볼들을 포함하고, 상기 패키지 온 패키지 배열체는:
    상기 기판층의 상기 하측 및 상기 제1 다이의 상측에 부착된 제2 솔더 볼들; 및
    상기 제1 다이에 위치되는 복수의 실리콘 관통 비아들로서, 상기 복수의 실리콘 관통 비아들 각각은
    상기 제2 솔더 볼들 중 적어도 일부, 및
    상기 하부 패키지의 하측에 부착되는 복수의 제3 솔더 볼 사이에 연장되는, 상기 복수의 실리콘 관통 비아들을 더 포함하는, 패키지 온 패키지 배열체.
  16. 기판층을 포함하는 제1 패키지를 제공하는 단계로서, 상기 기판층은 (i) 상측, 및 (ii) 상기 상측에 대향하는 하측을 포함하고, 상기 기판층의 상기 상측은 대체로 편평한 표면을 형성하며, 상기 제1 패키지는 상기 기판층의 상기 하측에 결합되는 제1 다이를 더 포함하는, 상기 제1 패키지를 제공하는 단계;
    상기 제2 패키지의 하부 표면에 부착되는 복수의 열들의 솔더 볼들을 갖는 제2 패키지를 제공하는 단계;
    상기 제2 패키지의 상기 복수의 열들의 솔더 볼들을 통해, 상기 제1 패키지의 상기 대체로 편평한 표면에 상기 제2 패키지를 부착하는 단계; 및
    상기 (i) 능동 구성요소 또는 (ii) 수동 구성요소의 하나 또는 양자 중 적어도 하나를 상기 제1 패키지의 상기 기판층의 상기 상측의 상기 대체로 편평한 표면에 부착하는 단계를 포함하는, 방법.
  17. 청구항 16에 있어서,
    제2 다이를 상기 제1 패키지의 상기 기판층의 상기 상측의 상기 대체로 편평한 표면에 부착하는 단계를 더 포함하는, 방법.
  18. 청구항 17에 있어서, 상기 제2 다이는 상기 제1 패키지의 상기 기판층의 상기 상측의 상기 대체로 편평한 표면에 와이어 본딩되는, 방법.
  19. 청구항 17에 있어서, 상기 제2 다이는 플립-칩 프로세스를 통해 상기 제1 패키지의 상기 기판층의 상기 상측의 상기 대체로 편평한 표면에 부착되는, 방법.
  20. 청구항 16에 있어서, 상기 기판층의 상기 하측에 상기 제1 다이를 상기 부착하는 단계는 접착층을 통해 상기 기판층의 상기 하측에 상기 제1 다이를 부착하는 단계를 포함하는, 방법.
  21. 청구항 16에 있어서, 상기 복수의 열들의 솔더 볼들은 제1 솔더 볼들을 포함하고 상기 기판층의 상기 하측에 상기 제1 다이를 상기 부착하는 단계는 제2 솔더 볼들을 통해 상기 기판층의 상기 하측에 상기 제1 다이를 부착하는 단계를 포함하는, 방법.
  22. 청구항 21에 있어서,
    (i) 상기 제2 솔더 볼들 중에 그리고 (ii) 상기 상기 제1 패키지의 상기 기판층의 상기 하측 및 상기 제1 다이 사이에 위치된 공간 사이에 언더필 재료를 제공하는 단계를 더 포함하는, 방법.
  23. 청구항 16에 있어서,
    상기 제1 다이 상에 본드 패드를 제공하는 단계로서, 상기 본드 패드는 상기 제1 다이의 하측 상에 위치되는, 상기 본드 패드를 제공하는 단계;
    상기 기판층 상에 기판 패드를 제공하는 단계로서, 상기 기판 패드는 상기 제1 패키지의 상기 기판층의 상기 하측 상에 위치되는, 상기 기판 패드를 제공하는 단계; 및
    이에 의해 상기 제1 다이의 전기 신호들을 라우팅하기 위해 와이어 본딩 프로세스를 통해, 상기 제1 다이 상의 상기 본드 패드를 상기 기판층 상의 상기 기판 패드에 결합하는 단계를 더 포함하는, 방법.
  24. 청구항 16에 있어서, 상기 복수의 열들의 솔더 볼들은 제1 솔더 볼들을 포함하고, 상기 방법은:
    제2 솔더 볼들을 상기 제1 패키지의 하측에 부착하는 단계를 더 포함하고,
    상기 제2 솔더 볼들은 상기 제1 패키지의 우측 및 좌측 상에 위치되는, 방법.
  25. 청구항 16에 있어서,
    접촉 열 전도재를 상기 제1 다이의 하측에 부착하는 단계를 더 포함하는, 방법.
  26. 청구항 16에 있어서, 상기 복수의 열들의 솔더 볼들은 제1 솔더 볼들을 포함하고, 상기 방법은:
    제2 솔더 볼을 상기 기판층의 상기 하측 상에 부착하는 단계;
    상기 제2 솔더 볼을 통해 상기 제1 다이를 상기 기판층의 상기 하측에 부착하는 단계; 및
    상기 제2 솔더 볼들을 상기 제1 패키지의 하측에 부착된 제3 솔더 볼들에 연결하기 위해 상기 제1 다이에 실리콘 관통 비아들을 제공하는 단계를 더 포함하는, 방법.
  27. 청구항 16에 있어서, 상기 복수의 열들의 솔더 볼들은 제1 솔더 볼들을 포함하고, 상기 방법은:
    제2 솔더 볼들을 상기 제1 다이의 하측에 부착하는 단계; 및
    (i) 인터포저 또는 (ii) 인쇄 회로 기판 중 하나를 상기 제2 솔더 볼들에 결합하는 단계를 더 포함하는, 방법.
  28. 청구항 16에 있어서,
    상기 복수의 열들의 솔더 볼들은 제1 복수의 열들의 솔더 볼들을 포함하고;
    상기 방법은:
    제3 패키지의 하부 표면에 부착된 제2 복수의 열들의 솔더 볼들을 갖는 상기 제3 패키지를 제공하는 단계, 및
    상기 제2 복수의 열들의 솔더 볼들을 통해, 상기 제3 패키지를 상기 제1 패키지의 상기 실질적으로 편평한 표면에 부착하는 단계를 더 포함하는, 방법.
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