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KR20140052451A - 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법 Download PDF

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KR20140052451A
KR20140052451A KR1020120118553A KR20120118553A KR20140052451A KR 20140052451 A KR20140052451 A KR 20140052451A KR 1020120118553 A KR1020120118553 A KR 1020120118553A KR 20120118553 A KR20120118553 A KR 20120118553A KR 20140052451 A KR20140052451 A KR 20140052451A
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KR
South Korea
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common electrode
thin film
film transistor
electrode
pixel
Prior art date
Application number
KR1020120118553A
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English (en)
Inventor
이은혜
박승렬
박상훈
Original Assignee
엘지디스플레이 주식회사
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Publication date
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Abstract

본 발명은 저온 공정으로 형성한 실리콘 옥시나이트라이드(Silicon Oxynitride: SiON)를 보호막으로 사용하는 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다. 본 발명에 의한 산화물 반도체 층을 포함하는 박막 트랜지스터 기판은, 기판; 상기 기판 위에 매트릭스 방식으로 정의된 화소 영역; 상기 화소 영역에 배정된 박막 트랜지스터; 상기 박막 트랜지스터를 포함하는 상기 기판 상부 표면을 덮는 평탄화막; 상기 평탄화막 위에서 상기 화소 영역을 덮는 공통 전극; 상기 공통 전극 위에서 기판 전체를 덮으며 SiON을 포함하는 절연막; 그리고 상기 절연막 위의 상기 화소 영역 내에서 상기 공통 전극 일부와 중첩되어 형성된 화소 전극을 포함한다.

Description

금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법 {Thin Film Transistor Substrate Having Metal Oxide Semiconductor and Manufacturing Method Thereof}
본 발명은 금속 산화물 반도체를 포함하는 프린지 필드 방식의 평판 표시장치용 박막 트랜지스터(Thin Film Transistor: TFT) 기판 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 저온 공정으로 형성한 실리콘 옥시나이트라이드(Silicon Oxynitride: SiON)를 보호막으로 사용하는 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동 표시장치(Electrophoretic Display Device: ED) 등이 있다.
능동형으로 구동하는 액정 표시장치, 유기발광 표시장치 및 전기영동 표시장치의 경우, 매트릭스 방식으로 배열된 화소 영역 내에 할당된 박막 트랜지스터가 배치된 박막 트랜지스터 기판을 포함한다. 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다. 이러한 액정표시장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 구분한다.
수직 전계형 액정표시장치는 상 하부 기판에 대향하게 배치된 화소 전극과 공통전극 사이에 형성되는 수직 전계에 의해 TN(Twisted Nematic) 모드의 액정을 구동한다. 이러한 수직전계형 액정표시장치는 개구율이 큰 장점을 가지는 반면, 시야각이 90도 정도로 좁은 단점이 있다.
수평 전계형 액정표시장치는 하부 기판에 평행하게 배치된 화소 전극과 공통전극 사이에 수평 전계를 형성하여 인-플레인 스위칭(In Plane Switching: IPS) 모드의 액정을 구동한다. 이러한 IPS 모드의 액정표시장치는 시야각이 160도 정도로 넓은 장점이 있으나, 개구율 및 투과율이 낮은 단점이 있다. 구체적으로 IPS 모드의 액정표시장치는 인 플레인 필드(In Plane Field, 혹은 수평 전계)를 형성하기 위해서 공통전극과 화소전극간의 간격을 상부 기판과 하부 기판의 간격(셀 갭: Cell Gap)보다 넓게 형성하고, 적정한 세기의 전계를 얻기 위해서 공통전극과 화소 전극을 일정한 너비를 갖는 띠 형태로 형성한다. 이와 같은 IPS 모드의 화소 전극 및 공통전극 사이에는 기판과 거의 평행한 전계가 형성되지만, 일정 너비를 갖는 화소 전극 및 공통전극들 상부의 액정에는 전계가 형성되지 않는다. 즉, 화소 전극 및 공통전극 상부에 놓인 액정분자들은 구동되지 않고 초기 배열 상태를 유지한다. 초기상태를 유지하는 액정은 광을 투과시키지 못하여 개구율 및 투과율을 저하하는 요인이 된다.
이러한 IPS 모드의 액정표시장치의 단점을 개선하기 위해 프린지 필드(Fringe Field)에 의해 동작하는 프린지 필드 스위칭(Fringe Field Switching: FFS) 방식의 액정표시장치가 제안되었다. FFS 타입의 액정표시장치는 각 화소 영역에 절연막을 사이에 둔 공통전극과 화소 전극을 구비하고, 그 공통전극과 화소 전극이 수직 방향으로 서로 중첩되거나, 중첩하지 않더라도 수평 방향으로의 이격 간격이 상부 기판과 하부 기판의 간격보다 좁게 형성하여 공통전극과 화소 전극 상부에 포물선 형태의 프린지 필드를 형성하도록 만든다. 프린지 필드에 의해 상 하부 기판 사이에 개재된 액정 분자들은 모두 동작함으로써 개구율 및 투과율이 향상된 결과를 얻을 수 있다.
프린지 필드 방식의 액정표시장치는 공통 전극과 화소 전극이 중첩되거나 상당히 가까운 위치에 배치되기 때문에 공통 전극과 화소 전극 사이에서 보조 용량이 형성된다. 따라서, IPS 모드와 달리 보조 용량을 형성하지 않아도 된다는 장점이 있다. 하지만, 대화면 표시장치를 프린지 필드 방식으로 구현할 경우, 화소의 크기가 커지고 따라서 보조 용량의 크기도 커지므로 이를 구동하기 위해서는 박막 트랜지스터가 커져야 한다는 문제점이 있다. 박막 트랜지스터의 크기가 증가하면, 고밀도 혹은 고해상도를 구현하는 데 어려움이 있다..
이러한 문제점을 해결하기 위해, 박막 트랜지스터의 크기를 키우지 않고도 고용량 구동 특성을 갖는 금속 산화물 반도체 층을 갖는 박막 트랜지스터 기판이 응용되고 있다. 도 1은 종래의 프린지 필드 방식의 액정표시장치에 포함된 산화물 반도체 층을 갖는 평판 표시장치를 구성하는 박막 트랜지스터 기판을 나타내는 평면도이다. 도 2는 도 1에 도시한 평판 표시장치용 박막 트랜지스터 기판에서 절취선 I-I'선을 따라 자른 단면도이다.
도 1 및 도 2에 도시된 박막 트랜지스터 기판은 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL)과, 그 교차부마다 형성된 박막 트랜지스터(T)를 구비한다. 그리고 게이트 배선(GL)과 데이터 배선(DL)의 교차 구조에 의해 화소 영역이 정의된다. 이 화소 영역에는 프린지 필드를 형성하도록 보호막(PAS)을 사이에 두고 형성된 화소 전극(PXL)과 공통전극(COM)을 구비한다. 화소 전극(PXL)은 화소 영역에 대응하는 대략 장방형의 모양을 갖고, 공통전극(COM)은 평행한 다수 개의 띠 모양으로 형성한다.
공통전극(COM)은 게이트 배선과 평행하게 배열된 공통 배선(CL)과 접속된다. 공통전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다.
박막 트랜지스터(T)는 게이트 배선(GL)의 게이트 신호에 응답하여 데이터 배선(DL)의 화소 신호가 화소전극(PXL)에 충전되어 유지하도록 한다. 이를 위해, 박막 트랜지스터(T)는 게이트 배선(GL)에서 분기한 게이트 전극(G), 데이터 배선(DL)에서 분기된 소스 전극(S), 소스 전극(S)과 대향하며 화소전극(PXL)과 접속된 드레인 전극(D), 그리고 게이트 절연막(GI) 위에서 게이트 전극(G)과 중첩하며 소스 전극(S)과 드레인 전극(D) 사이에 채널을 형성하는 반도체 층(A)을 포함한다. 도면에 나타내지는 않았으나, 반도체 층(A)과 소스 전극(S) 사이에 그리고 반도체 층(A)과 드레인 전극(D) 사이에는 오믹 접촉을 위한 오믹 접촉층을 더 포함할 수도 있다.
특히, 반도체 층(A)을 산화물 반도체 물질로 형성하는 경우, 높은 전하 이동도 특성에 의해 충전 용량이 큰 대면적 박막 트랜지스터 기판에 유리하다. 그러나 산화물 반도체 물질은 소자의 안정성을 확보하기 위해 상부 표면에 식각액으로부터 보호를 위한 에치 스토퍼 층(ES)을 더 포함하는 것이 바람직하다. 구체적으로 설명하면, 소스 전극(S)과 드레인 전극(D) 사이를 식각공정으로 분리하는 과정에서 이 부분을 통해 유입되는 식각액으로부터 반도체 층(A)을 보호하도록 에치 스토퍼 층(ES)을 형성하는 것이 바람직하다.
게이트 배선(GL)의 일측 단부에는 외부로부터 게이트 신호를 인가받기 위한 게이트 패드(GP)를 포함한다. 게이트 패드(GP)는 게이트 절연막(GI)과 보호막(PAS)을 관통하는 게이트 패드 콘택홀(GPH)을 통해 게이트 패드 단자(GPT)와 접촉한다. 한편, 데이터 배선(DL)의 일측 단부에는 외부로부터 화소 신호를 인가받기 위한 데이터 패드(DP)를 포함한다. 데이터 패드(DP)는 보호막(PAS)을 관통하는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드 단자(DPT)와 접촉한다.
다시 도 1을 더 참조하면, 표시패널(DP)의 좌측 일측변에 게이트 구동부(GIC)가 실장된 TAB이 게이트 패드 단자(GPT)에 부착되어 게이트 구동부(GIC)가 게이트 배선(GL)에 신호를 공급한다. 그리고 표시패널(DP)의 상부 일측변에 데이터 구동부(DIC)가 실장된 TAB이 데이터 패드 단자(DPT)에 부착되어 데이터 구동부(DIC)가 데이터 배선(DL)에 비디오 데이터 신호를 공급한다.
화소 전극(PXL)은 게이트 절연막(GI) 위에서 드레인 전극(D)과 접속한다. 한편, 공통 전극(COM)은 화소 전극(PXL)을 덮는 보호막(PAS)을 사이에 두고 화소전극(PXL)과 중첩되게 형성된다. 이와 같은 화소전극(PXL)과 공통전극(COM) 사이에서 전계가 형성되어 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.
이와 같은 박막 트랜지스터 기판의 표면 상태는, 화소 전극(PXL)이 하부에 놓이고, 공통 전극(COM)이 상층에 놓이는 구조를 갖는다. 따라서, 화소 전극(PXL)과 데이터 배선(DL) 사이에서 발생하는 기생 용량을 억제하기 위해 데이터 배선(DL)으로부터 일정 거리 떨어진 구조를 가져야 한다. 도 1을 참조하면, 데이터 배선(DL)과 화소 전극(PXL) 사이에 공통 전극(COM)이 배치되어 있는 것을 알 수 있다. 이는 공통전극(COM)으로 하여금 데이터 배선(DL)을 차폐하는 효과를 얻어, 화소전극(PXL)과 데이터 배선(DL) 사이의 기생 용량을 줄이기 위한 것이다.
또한, 박막 트랜지스터(T), 게이트 배선(GL) 및 데이터 배선(DL) 등으로 인해 편평하지 않은 구조를 갖는다. 이러한 비 평탄 구조로 인해, 액정층의 초기 배향 상태를 결정하는 배향막의 방향 불량이 발생할 수 있고, 이로 인해 빛샘이 발생할 수 있다.
이러한 제약으로 인해, 화소 전극(PXL)은 데이터 배선(DL)과 게이트 배선(GL)에 의해 정의된 화소 영역의 내부에서 제한적인 영역에만 형성되어야 하므로, 개구 영역을 최대한으로 확보하는 데 문제가 있다. 더구나, 기생 용량에 의한 영향을 극복하고, 정상적인 구동을 위해서는 구동 소비 전력이 커져야 하는 문제가 있다.
이러한 종래 기술에 의한 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판의 문제점들을 극복하여, 고 개구율, 저 소비 전력을 구현할 수 있는 구조를 갖도록 구현하는 것이 요구되고 있다.
본 발명의 목적은 상기 문제점들을 극복하기 위해 고안된 것으로, 박막 트랜지스터 및 데이터 배선을 덮으며 표면을 평탄화한 유기 보호막을 구비하여 저 소비 전력을 구현한 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 데 있다. 본 발명의 다른 목적은, 표면 평탄화를 위한 유기 평탄화막 위에 공통 전극과 화소 전극을 차례로 형성함으로써, 고 개구율 및 저 소비전력을 구현한 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 데 있다. 본 발명의 또 다른 목적은, 유기 평탄화막 이후에 저온 공정으로 절연막을 형성함으로써 유기 평탄화막을 보호하고 소자 특성이 우수한 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 데 있다.
상기 본 발명의 목적을 달성하기 위해, 본 발명에 의한 산화물 반도체 층을 포함하는 박막 트랜지스터 기판은, 기판; 상기 기판 위에 매트릭스 방식으로 정의된 화소 영역; 상기 화소 영역에 배정된 박막 트랜지스터; 상기 박막 트랜지스터를 포함하는 상기 기판 상부 표면을 덮는 평탄화막; 상기 평탄화막 위에서 상기 화소 영역을 덮는 공통 전극; 상기 공통 전극 위에서 기판 전체를 덮으며 SiON을 포함하는 절연막; 그리고 상기 절연막 위의 상기 화소 영역 내에서 상기 공통 전극 일부와 중첩되어 형성된 화소 전극을 포함한다.
상기 화소 영역은, 게이트 절연막을 사이에 두고 서로 직교하는 게이트 배선 및 데이터 배선에 의해 정의되며; 상기 박막 트랜지스터는, 상기 게이트 배선에서 분기하는 게이트 전극, 상기 게이트 절연막 위에서 상기 게이트 전극과 중첩하는 반도체 층, 상기 게이트 절연막 위에서 상기 데이터 배선에서 분기하여 상기 반도체 층의 일측과 접촉하는 소스 전극, 그리고 상기 소스 전극과 일정 거리 떨어져 상기 반도체 층의 타측과 접촉하는 드레인 전극을 포함하는 것을 특징으로 한다.
상기 공통 전극은 가로 방향으로 배열된 상기 화소 영역 및 상기 데이터 배선을 덮는 형상을 갖는 것을 특징으로 한다.
상기 공통 전극은 상기 박막 트랜지스터가 형성된 영역을 제외한 상기 평탄화막 상부층을 덮는 형상을 갖는 것을 특징으로 한다.
상기 화소 전극은, 상기 절연막 및 상기 평탄화막을 관통하는 콘택홀을 통해 상기 박막 트랜지스터에 연결되고, 상기 공통 전극과 중첩하는 다수 개의 선분형 전극들이 서로 평행하게 일정 거리 이격하여 배치되는 것을 특징으로 한다.
상기 절연막은, 질소 원자가 적어도 1% 이상 포함하는 산화 실리콘인 것을 특징으로 한다.
또한, 본 발명에 의한 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판의 제조 방법은, 기판 위에 매트릭스 배열을 갖는 다수개의 화소 영역을 정의하고, 상기 화소 영역에 박막 트랜지스터를 형성하는 단계; 상기 박막 트랜지스터를 포함하는 상기 기판 위에 평탄화막을 도포하는 단계; 상기 평탄화막 위에 상기 화소 영역을 덮는 공통 전극을 형성하는 단계; 상기 공통 전극이 형성된 상기 기판 위에 SiON을 포함하는 절연막을 도포하는 단계; 상기 절연막과 상기 평탄화막을 관통하여 상기 박막 트랜지스터의 일부를 노출하는 콘택홀을 형성하는 단계; 그리고 상기 절연막 위에 상기 콘택홀을 통해 상기 박막 트랜지스터와 접촉하며, 상기 공통 전극과 중첩하는 화소 전극을 형성하는 단계를 포함한다.
상기 절연막을 도포하는 단계는, 230℃ 이하의 저온 공정에서 아산화질소(N2O) 가스, 실란(SiH4) 가스 및 질소(N2) 가스를 포함하는 반응 가스로 형성하는 것을 특징으로 한다.
상기 아산화질소(N2O) 가스, 상기 실란(SiH4) 가스 및 상기 질소(N2) 가스의 가스 유량 비율은 10:1:1인 것을 특징으로 한다.
상기 공통 전극은 가로 방향으로 배열된 상기 화소 영역을 모두 덮는 형상으로 형성하는 것을 특징으로 한다.
상기 공통 전극은 상기 박막 트랜지스터가 형성된 영역을 제외한 상기 평탄화막 상부층을 모두 덮도록 형성하는 것을 특징으로 한다.
상기 화소 전극은, 상기 공통 전극과 중첩하는 다수 개의 선분형 전극들이 서로 평행하게 일정 거리 이격하여 배치되도록 형성하는 것을 특징으로 한다.
본 발명에 의한 산화물 반도체를 포함하는 박막 트랜지스터 기판은 박막 트랜지스터 및 데이터 배선이 형성된 이후의 표면을 평탄화 시킨 유기 평탄화막을 포함한다. 그리고 유기 평탄화막 위에 공통 전극, 저온 절연막 및 화소 전극을 차례로 적층한 구조를 갖는다. 또한, 유기 평탄화막 위에 박막 트랜지스터 부분을 제외한 기판 전체면을 덮는 공통 전극을 형성함으로써, 데이터 배선을 공통 전극으로 차폐할 수 있으므로, 데이터 배선과 화소전극 사이의 기생 용량을 방지하고, 저 전력 구동을 이룩할 수 있다. 그리고, 화소 전극을 화소 영역 내에서 최대한의 크기로 확보할 수 있으므로, 고 개구율 및 고 해상도를 구현할 수 있는 장점이 있다.
도 1은 종래의 프린지 필드 방식의 액정표시장치에 포함된 산화물 반도체 층을 갖는 평판형 표시패널을 구성하는 박막 트랜지스터 기판을 나타내는 평면도.
도 2는 도 1에 도시한 평판표시장치의 박막 트랜지스터 기판에서 절취선 I-I'선을 따라 자른 단면도.
도 3은 본 발명에 의한 프린지 필드 방식의 액정표시장치에 포함된 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판을 나타내는 평면도.
도 4는 도 3에 도시한 박막 트랜지스터 기판을 절취선 II-II'선을 따라 자른 단면도.
도 5a 내지 5i는 본 발명에 의한 프린지 필드 방식의 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판을 제조하는 공정을 나타내는, 도 3의 II-II'로 자른 단면도들.
이하, 첨부한 도면 도 3, 도 4 그리고, 도 5a 내지 5i를 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
도 3은 본 발명에 의한 프린지 필드 방식의 액정표시장치에 포함된 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 나타내는 평면도이다. 도 4는 도 3에 도시한 박막 트랜지스터 기판을 절취선 II-II' 선을 따라 자른 단면도이다.
도 3 및 도 4에 도시된 금속 산화물 반도체 층을 갖는 박막 트랜지스터 기판은 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL), 그 교차 구조에 의해 정의된 각 화소 영역 내에 형성된 박막 트랜지스터(T)를 구비한다.
박막 트랜지스터(T)는 게이트 배선(GL)에서 분기한 게이트 전극(G), 데이터 배선(DL)에서 분기된 소스 전극(S), 소스 전극(S)과 대향하는 드레인 전극(D), 그리고 게이트 절연막(GI) 위에서 게이트 전극(G)과 중첩하면 소스 전극(S)과 드레인 전극(D) 사이에 채널을 형성하는 반도체 층(A)을 포함한다.
특히, 반도체 층(A)을 산화물 반도체 물질로 형성하는 경우, 높은 전하 이동도 특성에 의해 충전 용량이 큰 대면적 박막 트랜지스터 기판에 유리하다. 그러나 산화물 반도체 물질은 소자의 안정성을 확보하기 위해 상부 표면에 식각액으로부터 보호를 위한 에치 스토퍼 층(ES)을 더 포함하는 것이 바람직하다. 구체적으로, 소스 전극(S)과 드레인 전극(D) 사이의 분리된 부분을 통해 유입되는 식각액으로부터 반도체 층(A)을 보호하도록 에치 스토퍼 층(ES)을 형성하는 것이 바람직하다.
게이트 배선(GL)의 일측 단부에는 외부로부터 게이트 신호를 인가받기 위한 게이트 패드(GP)를 포함한다. 게이트 패드(GP)는 게이트 절연막(GI)을 관통하는 제1 게이트 패드 콘택홀(GH1)을 통해 게이트 패드 중간 단자(IGT)와 접촉한다. 게이트 패드 중간 단자(IGT)는 제1 보호막(PA1)과 제2 보호막(PA2)을 관통하는 제2 게이트 패드 콘택홀(GH2)을 통해 게이트 패드 단자(GPT)와 접촉한다. 한편, 데이터 배선(DL)의 일측 단부에는 외부로부터 화소 신호를 인가받기 위한 데이터 패드(DP)를 포함한다. 데이터 패드(DP)는 제1 보호막(PA1) 및 제2 보호막(PA2)을 관통하는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드 단자(DPT)와 접촉한다.
화소 영역에는 프린지 필드를 형성하도록 제2 보호막(혹은 절연막)(PA2)을 사이에 두고 형성된 화소 전극(PXL)과 공통 전극(COM)을 구비한다. 공통 전극(COM)은 게이트 배선(GL)과 나란하게 배열된 공통 배선(CL)과 접속된다. 공통 전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다.
공통 전극(COM)과 화소 전극(PXL)의 위치 및 모양은 설계 환경과 목적에 맞추어 다양하게 형성할 수 있다. 공통 전극(COM)은 일정한 기준 전압이 인가되는 반면, 화소 전극(PXL)은 구현하고자 하는 비디오 데이터에 따라 수시로 변화하는 전압 값이 인가된다. 따라서, 데이터 배선(DL)과 화소 전극(PXL) 사이에 기생 용량이 발생할 수 있다. 이러한 기생 용량으로 인해 화질에 문제를 야기할 수 있기 때문에, 공통 전극(COM)을 먼저 형성하고, 화소 전극(PXL)을 최상위층에 형성하는 것이 바람직하다.
즉, 데이터 배선(DL) 및 박막 트랜지스터(T)를 덮는 제1 보호막(PA1) 위에 유전율이 낮은 유기물질을 두껍게 형성한 평탄화막(PAC)을 형성한 후에, 공통 전극(COM) 형성한다. 특히, 공통 전극(COM)이 데이터 배선(DL)을 완전히 덮는 형상을 갖도록 형성하는 것이 바람직하다. 예를 들면, 공통 전극(COM)이 공통 배선(CL)과 일체 형으로 형성되어 가로 방향으로 배열된 화소 영역을 하나의 공통 전극(COM)이 모두 덮도록 형성할 수도 있다. 다른 예로, 기판(SUB) 표면 위에서 박막 트랜지스터(T)를 제외한 모든 부분을 덮는 형상으로 공통 전극(COM)을 형성할 수도 있다. 도 3은 박막 트랜지스터(T) 부분을 제외한 평탄화막(PAC) 표면 전체를 덮는 형상으로 형성한 경우를 나타낸다.
그리고 공통 전극(COM)을 덮는 제2 보호막(PA2)을 형성 한 후, 공통 전극(COM)과 중첩하는 화소 전극(PXL)을 제2 보호막(PA2) 위에 형성한다. 제2 보호막(PA2)은 평탄화막(PAC) 이후에 형성한다. 평탄화막(PAC)은, 네가형(Negative type) 폴리아크릴레이트(Polyacrylate)와 같은 유기 물질로 형성하는 것이 바람직하다. 그런데, 유기 물질막은 230℃ 이하의 저온 공정에서 형성한다. 따라서, 평탄화막(PAC) 이후의 공정이 230℃ 이상의 고온 공정이 수행되는 경우, 평탄화막(PAC)이 손상되는 문제가 발생한다.
따라서, 공통 전극(COM), 제2 보호막(PA2) 및 화소 전극(PXL)은 230℃ 이하에서 형성할 수 있는 제조 조건이 필요하다. 공통 전극(COM) 및 화소 전극(PXL)은 ITO(Indium Tin Oxide) 혹은 IZO(Indium Zinc Oxide)와 같은 물질로 형성하는 데, 그 제조 공법상 저온에서 제조가 가능하다. 따라서, 제2 보호막(PA2)을 저온에서 형성하는 것이 중요하다. 제2 보호막(PA2)으로는 산화 실리콘(SiOx) 혹은 질화 실리콘(SiNx)을 사용한다. 그러므로, 산화 실리콘(SiOx) 혹은 질화 실리콘(SiNx)을 230℃ 이하의 저온 공정에서 형성할 수 있는 공정 개발이 중요하다.
질화 실리콘(SiNx)으로 제2 보호막(PA2)을 저온 공정에서 형성할 경우, 질화 실리콘 제조 공정에서 발생하는 수소(H) 원자의 확산을 차단하지 못하여 반도체 층(A)이 도체화 특성을 갖는 문제가 발생한다. 따라서, 질화 실리콘(SiNx)을 230℃ 이하의 저온 공정에서 형성하는 것은 바람직하지 못하다.
하여, 산화 실리콘(SiO2)을 저온 공정으로 제2 보호막(PA2)으로 형성하는 공정 개발이 필요하다. 하지만, 산화 실리콘으로 230℃ 이하의 저온 공정에서 제2 보호막(PA2)을 형성할 경우, 산화 실리콘막의 스트레스가 높고 주변부의 깨짐 전파 특성이 강하여, 그 아래에 형성된 공통 전극(COM)과의 계면에서 제2 보호막(PA2)이 뜯겨지는 문제가 발생할 수 있다.
또한, 산화 실리콘(SiO2)을 저온 공정으로 제2 보호막(PA2)으로 형성하는 경우, 유전 강도가 0.5MV/cm 정도로 낮아서, 서로 인접한 화소 전극(PXL)과 공통 전극(COM) 사이에서 단락이 발생할 수도 있다. 또한, 정전기에 의해 제2 보호막(PA2)이 쉽게 파손 될 수도 있다.
그리고, 저온 공정에서 산화 실리콘(SiO2)으로 제2 보호막(PA2)을 형성할 경우, 막질이 다공성 성질을 가진다. 이로 인해, 식각 공정에서 표면 거칠기가 증가하여, 콘택홀들을(DH,GH2, DPH) 형성할 때, 식각 형태가 다공성 산화 실리콘 막의 형상이 재현되어 불량이 발생할 수 있다.
결국, 질화 실리콘 혹은 산화 실리콘을 이용하여 230℃ 이하의 저온 공정으로 제2 보호막(PA2)을 형성하는 것은 문제가 많다. 본 발명에서는, 이러한 문제를 극복하기 위해, 저온 공정에서 실리콘 옥시나이트라이드(SiON)를 포함하는 제2 보호막(PA2)을 형성하는 것을 특징으로 한다. 구체적인 제2 보호막(PA2)의 제조 공정에 대해서는 도 5a 내지 5i를 이용한 아래 설명에서 더 상세히 설명한다.
한편, 이러한 구조에서는 화소 전극(PXL)이 데이터 배선(DL)과 제1 보호막(PA1), 평탄화막(PAC), 그리고 제2 보호막(PA2)에 의해 이격되므로 데이터 배선(DL)과 화소 전극(PXL) 사이에 기생 용량을 줄일 수 있다. 또한, 화소 전극(PXL)을 수직 공간 상에서 데이터 배선(DL)과 아주 근접하도록, 혹은 화소 전극(PXL)의 일부를 데이터 배선(DL)의 일부와 중첩하도록 형성할 수도 있다. 이런 경우라도, 데이터 배선(DL)이 공통 전극(COM)에 의해 차폐되어 있으므로, 데이터 배선(DL)이 화소 전극(PXL)에 줄 수 있는 영향을 극소화할 수 있다.
공통 전극(COM)은 화소 영역의 형태에 대응하는 장방형으로 형성되거나, 가로 방향의 화소 영역들을 모두 포함하는 긴 장방형으로 형성되거나, 또는 박막 트랜지스터 부분을 제외한 기판 전체를 덮는 일체형으로 형성된다. 한편, 화소 전극(PXL)은 화소 영역 내에서 다수 개의 선분 형상으로 형성된다. 특히, 화소 전극(PXL)은 제2 보호막(PA2)을 사이에 두고 공통 전극(COM)과 수직 상으로 중첩하는 구조를 갖는다. 공통 전극(COM)과 중첩하는 다수 개의 선분형 전극들이 서로 평행하게 일정 거리 이격하여 배치된다. 따라서, 화소 전극(PXL)과 공통 전극(COM) 사이에서 프린지 필드가 형성되어 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.
이하, 본 발명에 의한 산화물 반도체를 포함하는 FFS 타입의 박막 트랜지스터 기판을 제조하는 공정을 설명한다. 도 5a 내지 5i는, 도 3의 II-II'로 자른 단면도들로서, 본 발명에 의한 프린지 필드 방식의 박막 트랜지스터 기판을 제조하는 공정을 나타낸다.
투명한 하부 기판(SUB) 위에 게이트 금속을 증착한다. 제1 마스크 공정으로 게이트 금속을 패턴하여 게이트 요소를 형성한다. 게이트 요소에는 게이트 배선(GL), 게이트 배선(GL)에서 분기하는 게이트 전극(G), 게이트 배선(GL)의 일측 단부에 형성된 게이트 패드(GP)를 포함한다. (도 5a)
게이트 요소들이 형성된 기판(SUB) 위에, 게이트 절연막(GI)을 전면 도포한다. 게이트 절연막(GI)은 산화 실리콘(SiO2)을 포함하는 것이 바람직하다. 또한, 도면으로 상세히 도시하지 않았지만, 게이트 절연막(GI)은 질화 실리콘(SiNx)과 산화 실리콘(SiO2)이 차례로 적층된 구조를 가질 수도 있다. 이어서, 산화 반도체 물질을 증착한다. 제2 마스크 공정으로, 산화 반도체 물질을 패턴하여, 반도체 층(A)을 형성한다. (도 5b)
반도체 층(A)이 형성된 기판 전면에 질화 실리콘(SiNx) 혹은 산화 실리콘(SiOx)과 같은 절연 물질을 도포한다. 제3 마스크 공정으로 절연 물질을 패턴하여 에치 스토퍼 층(ES)을 형성한다. 에치 스토퍼 층(ES)은 게이트 전극(G) 위에서 형성될 반도체 층(A)의 중심부분에 위치하도록 형성하는 것이 바람직하다. (도 5c)
에치 스토퍼 층(ES)이 완성된 기판(SUB)의 최상층부인 게이트 절연막(GI)을 제4 마스크 공정을 패턴하여, 게이트 패드(GP)의 일부 혹은 전부를 노출하는 제1 게이트 패드 콘택홀(GH1)을 형성한다. (도 5d)
반도체 층(A) 및 에치 스토퍼 층(ES)이 형성된 기판(SUB) 위에 소스-드레인 금속을 증착한다. 제5 마스크 공정으로, 소스-드레인 금속을 패턴하여, 소스-드레인 요소를 형성한다. 소스-드레인 요소에는 게이트 배선(GL)과 수직으로 교차하는 데이터 배선(DL), 제1 게이트 패드 콘택홀(GH1)을 통해 게이트 패드(GP)에 접속하는 게이트 패드 중간 단자(IGT), 데이터 배선(DL)의 일측 단부에 형성된 데이터 패드(DP), 데이터 배선(DL)에서 분기하고 반도체 층(A)의 일측변과 접촉하는 소스 전극(S), 그리고 반도체 층(A)의 타측변과 접촉하고 소스 전극(S)과 대향하는 드레인 전극(D)을 포함한다. 특히, 소스 전극(S)과 드레인 전극(D)은 물리적으로 서로 분리되어 있으나, 반도체 층(A)을 통해 연결된 구조를 갖는다.
에치 스토퍼 층(ES)이 없다면, 소스 전극(S)과 드레인 전극(D)을 패턴하는 과정에서 소스 전극(S)과 드레인 전극(D) 사이를 식각하는 식각액에 의해서 반도체 층(A)이 식각되는 백 에치(Back Etch) 현상이 발생한다. 반도체 층(A)이 아몰퍼스 반도체 물질을 포함하는 경우 백 에치가 발생하여도 소자의 특성에 큰 영향을 주지 않는다. 그러나 반도체 층(A)이 산화 반도체 물질을 포함하는 경우, 백 에치가 발생하면, 소자의 안정성에 문제가 발생할 수 있다. 따라서, 산화 반도체 물질로 채널 층을 형성하는 경우 에치 스토퍼 층(ES)을 포함하는 것이 바람직하다. (도 5e)
박막 트랜지스터(T)가 완성된 기판(SUB) 전체 면에 제1 보호막(PA1)을 도포한다. 이어서, 유전율이 낮은 유기 물질로 평탄화 막(PAC)을 도포한다. 예를 들어, 평탄화 막(PAC)은 네가 폴리아크릴레이트(Nega Polyacrylate)를 포함하는 것이 바람직하다. 제6 마스크 공정으로 평탄화 막(PAC)을 패턴하여, 제1 드레인 콘택홀(DH1)을 형성한다. 제1 드레인 콘택홀(DH1)은 드레인 전극(D)을 노출하지는 않는다. 추후에 형성되는 제2 보호막(PA2)에 드레인 전극을 노출하는 제2 드레인 콘택홀(DH2)을 형성하는데, 평탄화막(PAC)의 두께가 상대적으로 두껍기 때문에 제2 드레인 콘택홀(DH2)의 형성을 용이하게 하고, 드레인 전극(D)의 노출 면적을 확보하기 위해 미리 형성한다. 또한, 게이트 패드(GP)와 데이터 패드(DP) 부분에는 평탄화막(PAC)을 제거하여, 제1 보호막(PA1)을 노출 시킨다. (도 5f)
평탄화 막(PAC)이 형성된 기판(SUB) 전면에 ITO(Indium Tin Oxide)와 같은 투명 도전 물질을 증착한다. 제7 마스크 공정으로, 투명 도전물질을 패턴하여 공통 전극(COM)을 형성한다. 공통 전극(COM)은 화소 영역의 모양에 대응하는 대략 장방형의 모양을 포함하도록 형성하는 것이 바람직하다. 더욱 바람직하게는, 공통 전극(COM)이 데이터 배선(DL)을 덮는 구조를 갖도록 형성하는 것이 좋다. 예를 들어, 가로 방향으로 배열된 화소 영역들을 모두 포함하도록 가로 방향으로 연장된 형상으로 공통 전극(COM)을 형성할 수 있다. 또 다른 예로, 박막 트랜지스터(T) 부분을 제외한 평탄화막(PAC) 표면 전체를 포함하도록 공통 전극(COM)을 형성할 수도 있다. 박막 트랜지스터(T) 부분을 공통 전극(COM)이 덮지 않도록 하는 이유는 공통 ℃전극(COM) 이후에 형성되는 화소 전극(PXL)이 박막 트랜지스터(T)의 드레인 전극(D)과 연결시키는 콘택홀을 형성하기 위함이다. (도 5g)
공통 전극(COM)이 형성된 기판(SUB) 전체 면에 제2 보호막(PA2)을 도포한다. 평탄화막(PAC)이 저온 공정에서 형성하였기 때문에, 제2 보호막(PA2)도 230℃ 이하의 저온 공정에서 형성하여야 한다. 앞에서도 설명하였듯이, 저온 공정으로 제2 보호막(PA2)을 형성하기 위해서는, 질화 실리콘 혹은 산화 실리콘으로는 원하는 품질을 얻을 수 없다.
본 발명에서는 저온 공정으로 원하는 품질을 갖는, 실리콘 옥시나이트라이드를 포함하는 제2 보호막(PA2)을 형성하기 위한 제조 공정을 제안한다. 실리콘 옥시나이트라이드 막을 형성하기 위한, 반응 가스로는 아산화 질소(N2O) 가스, 실란(SiH4) 가스 그리고 질소(N2) 가스를 사용한다. 특히, 상기 반응 가스들의 비율은 N2O:SiH4:N2 = 10:1:1인 것을 특징으로 한다. 상기 반응 가스들 중 아산화 질소(N2O) 가스와 실란(SiH4) 가스는 고온 공정에서 산화 실리콘 막을 제조할 때 사용하는 반응 가스들이다.
일반적으로 고온 공정에서 산화 실리콘막을 제조할 때, 반응 가스로 사용하는 아산화 질소(N2O) 가스와 실란(SiH4) 가스의 비율은 보통 60:1의 비율을 갖는다. 하지만, 이 반응 가스의 비율을 그대로 저온 공정에 적용하여 생성된 저온 산화 실리콘 막은, 막 스트레스 값이 -400MPa, 절연파괴전압이 10V, 유전 강도가 0.5MV/cm, 그리고 유전율은 4.3의 값을 갖는다. 또한, 저온 공정에서 산화 실리콘을 형성할 경우, 수소 원자(H)가 포함된 불순물들(예를 들어, OH 혹은 NH와 같은)이 증가하여 순도가 현저하게 저하되는 문제가 발생한다.
본 발명에서는 아산화 질소(N2O) 가스, 실란(SiH4) 가스 그리고 질소(N2) 가스를 반응 가스로 사용한다. 또한, 230℃ 이하의 저온 공정에서 이들 반응 가스들의 비율을 N2O:SiH4:N2 = 10:1:1로 반응 시켜, 실리콘 옥시나이트라이드(SiON) 막을 제조한다. 이와 같이 생성한 실리콘 옥시나이트라이드를 포함하는 제2 보호막(PA2)은 막 스트레스 값이 -138MPa, 절연파괴전압이 80V, 유전 강도가 4.3MV/cm, 그리고 유전율은 4.3의 값을 갖는다. 즉, 스트레스에 내성이 3배 이상 증가하고, 절연 파괴 전압도 내성이 8배 증가하고, 유전 강도도 8배 이상 증가한다. 하지만, 유전율은 4.3으로 동일한 상태를 유지하여, 우수한 보호막 특성을 가져, 양질의 박막 트랜지스터 기판을 제공할 수 있다. 또한, 질소 가스를 비율을 실란 가스와 동일한 비율로 추가함으로써, 수소 원자(H)가 포함된 불순물들(예를 들어 OH 혹은 NH)이 현저히 감소되어 순도가 높아진다.
이어서, 제8 마스크 공정으로, 제1 및 제2 보호막(PA1, PA2)을 패턴하여 게이트 패드 중간 단자(IGT)를 노출하는 제2 게이트 패드 콘택홀(GH2), 데이터 패드(DP) 일부를 노출하는 데이터 패드 콘택홀(DPH), 그리고 드레인 전극(D)을 노출하는 제2 드레인 콘택홀(DH2)을 형성한다. (도 5h)
제2 보호막(PA2) 위에 ITO와 같은 투명 도전물질을 다시 증착한다. 제9 마스크 공정으로, 투명 도전물질을 패턴하여, 화소 전극(PXL), 게이트 패드 단자(GPT), 그리고 데이터 패드 단자(DPT)를 형성한다. 화소 전극(PXL)은 제2 보호막(PA2)을 사이에 두고 공통 전극(COM)과 중첩하도록 형성한다. 특히, 일정 간격을 두고 평행하게 나열된 막대 모양으로 형성한다. 화소 전극(PXL)은 화소 영역 내에서 최대한으로 데이터 배선(DL)과 가깝게 배치될 수 있다. 심지어는 화소 전극(PXL)의 일부가 데이터 배선(DL)과 중첩되어도, 아래에 배치되어 데이터 배선(DL)을 덮고 있는 공통 전극(COM)으로 인해, 화소 전극(PXL)은 데이터 배선(DL)으로부터의 영향을 거의 받지 않는다. 게이트 패드 단자(GPT)는 제2 게이트 패드 콘택홀(GH2)을 통해 노출된 게이트 패드 중간 단자(IGT)와 접촉한다. 그리고 데이터 패드 단자(DPT)는 데이터 패드 콘택홀(DPH)을 통해 노출된 데이터 패드(GP)와 접촉한다. (도 5i)
이후, 도면으로 도시하지 않았으나, 화소 전극(PXL)과 공통 전극(COM)이 형성된 박막 트랜지스터 기판은 배향막 공정 챔버로 이송하여, 배향막을 도포한다. 그리고 액정층을 도포하고 컬러 필터 기판과 합착하여 액정표시패널을 완성한다.
본 발명에 의해 저온 공정에서 형성한 제2 보호막(PA2)은 실리콘 옥시나이트라이드(SiON)을 포함한다. 특히, XPS FT-IR 검사 공정으로 제2 보호막(PA2)에 대한 막질을 분석하면, 실리콘과 질소의 결합(Si-N)이 적어도 1% 이상 포함된 것을 측정할 수 있다. 예를 들어, XPS 측정 결과에서는, 질소 원자가 1% 이상 포함된 것임을 알 수 있었다. 그리고, FT-IR 측정 결과에서는, 피크 파수(파장의 역수)가 1100cm-1 영역대에서, 980cm-1 영역대로 이동한 것으로 관측되어, 실리콘과 산소 결합 내에 실리콘과 질소 결합이 추가로 생성된 것을 알 수 있었다.
이상 본 발명에 대한 구체적인 설명에서는 금속 산화물 반도체를 포함하는 박막 트랜지스터를 예로 들었다. 금속 산화물 반도체의 특성상 평탄화막을 사용하고, 제2 보호막(PA2)을 사이에 두고 공통 전극이 하부 층에 화소 전극이 상부 층에 형성하는 것이 우수한 성능을 확보할 수 있는 가장 바람직한 구조이다. 하지만, 금속 산화물 반도체를 사용하지 않는 박막 트랜지스터 기판이더라도, 필요한 경우에는 본 발명에 의한 구조를 적용할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.
T: 박막 트랜지스터 SUB: 기판
GL: 게이트 배선 CL: 공통 배선
DL: 데이터 배선 PXL: 화소 전극
COM: 공통 전극 GP: 게이트 패드
DP: 데이터 패드 GPT: 게이트 패드 단자
DPT: 데이터 패드 단자 IGT: 게이트 패드 중간 단자
GPH: 게이트 패드 콘택홀 GH1: 제1 게이트 패드 콘택홀
GH2: 제2 게이트 패드 콘택홀 DPH: 데이터 패드 콘택홀
G: 게이트 전극 S: 소스 전극
D: 드레인 전극 A: 반도체 채널 층
GI: 게이트 절연막 PAS: 보호막
PA1: 제1 보호막 PA2: 제2 보호막(절연막)
PAC: 평탄화 막 DH: 드레인 콘택홀
ES: 에치 스토퍼 층

Claims (12)

  1. 기판;
    상기 기판 위에 매트릭스 방식으로 정의된 화소 영역;
    상기 화소 영역에 배정된 박막 트랜지스터;
    상기 박막 트랜지스터를 포함하는 상기 기판 상부 표면을 덮는 평탄화막;
    상기 평탄화막 위에서 상기 화소 영역을 덮는 공통 전극;
    상기 공통 전극 위에서 기판 전체를 덮으며 SiON을 포함하는 절연막; 그리고
    상기 절연막 위의 상기 화소 영역 내에서 상기 공통 전극 일부와 중첩되어 형성된 화소 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 화소 영역은, 게이트 절연막을 사이에 두고 서로 직교하는 게이트 배선 및 데이터 배선에 의해 정의되며;
    상기 박막 트랜지스터는, 상기 게이트 배선에서 분기하는 게이트 전극, 상기 게이트 절연막 위에서 상기 게이트 전극과 중첩하는 반도체 층, 상기 게이트 절연막 위에서 상기 데이터 배선에서 분기하여 상기 반도체 층의 일측과 접촉하는 소스 전극, 그리고 상기 소스 전극과 일정 거리 떨어져 상기 반도체 층의 타측과 접촉하는 드레인 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 제 1 항에 있어서,
    상기 공통 전극은 가로 방향으로 배열된 상기 화소 영역 및 상기 데이터 배선을 덮는 형상을 갖는 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 제 1 항에 있어서,
    상기 공통 전극은 상기 박막 트랜지스터가 형성된 영역을 제외한 상기 평탄화막 상부층을 덮는 형상을 갖는 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 제 1 항에 있어서,
    상기 화소 전극은, 상기 절연막 및 상기 평탄화막을 관통하는 콘택홀을 통해 상기 박막 트랜지스터에 연결되고, 상기 공통 전극과 중첩하는 다수 개의 선분형 전극들이 서로 평행하게 일정 거리 이격하여 배치되는 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 제 1 항에 있어서,
    상기 절연막은, 질소 원자가 적어도 1% 이상 포함하는 산화 실리콘인 것을 특징으로 하는 박막 트랜지스터 기판.
  7. 기판 위에 매트릭스 배열을 갖는 다수개의 화소 영역을 정의하고, 상기 화소 영역에 박막 트랜지스터를 형성하는 단계;
    상기 박막 트랜지스터를 포함하는 상기 기판 위에 평탄화막을 도포하는 단계;
    상기 평탄화막 위에 상기 화소 영역을 덮는 공통 전극을 형성하는 단계;
    상기 공통 전극이 형성된 상기 기판 위에 SiON을 포함하는 절연막을 도포하는 단계;
    상기 절연막과 상기 평탄화막을 관통하여 상기 박막 트랜지스터의 일부를 노출하는 콘택홀을 형성하는 단계; 그리고
    상기 절연막 위에 상기 콘택홀을 통해 상기 박막 트랜지스터와 접촉하며, 상기 공통 전극과 중첩하는 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
  8. 제 7 항에 있어서,
    상기 절연막을 도포하는 단계는,
    230℃ 이하의 저온 공정에서 아산화질소(N2O) 가스, 실란(SiH4) 가스 및 질소(N2) 가스를 포함하는 반응 가스로 형성하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
  9. 제 8 항에 있어서,
    상기 아산화질소(N2O) 가스, 상기 실란(SiH4) 가스 및 상기 질소(N2) 가스의 가스 유량 비율은 10:1:1인 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
  10. 제 7 항에 있어서,
    상기 공통 전극은 가로 방향으로 배열된 상기 화소 영역을 모두 덮는 형상으로 형성하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
  11. 제 7 항에 있어서,
    상기 공통 전극은 상기 박막 트랜지스터가 형성된 영역을 제외한 상기 평탄화막 상부층을 모두 덮도록 형성하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
  12. 제 7 항에 있어서,
    상기 화소 전극은, 상기 공통 전극과 중첩하는 다수 개의 선분형 전극들이 서로 평행하게 일정 거리 이격하여 배치되도록 형성하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
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