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KR101969568B1 - 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법 Download PDF

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KR101969568B1
KR101969568B1 KR1020110119178A KR20110119178A KR101969568B1 KR 101969568 B1 KR101969568 B1 KR 101969568B1 KR 1020110119178 A KR1020110119178 A KR 1020110119178A KR 20110119178 A KR20110119178 A KR 20110119178A KR 101969568 B1 KR101969568 B1 KR 101969568B1
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현혜린
유상희
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엘지디스플레이 주식회사
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Abstract

본 발명은 산화물 반도체를 포함하는 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다. 본 발명에 의한 산화물 반도체 층을 포함하는 박막 트랜지스터 기판은, 기판; 상기 기판 위에 형성된 게이트 전극; 상기 게이트 전극을 덮는 게이트 절연막; 상기 게이트 절연막 위에서 상기 게이트 전극의 일부와 중첩되도록 형성된 산화물 반도체 물질을 포함하는 채널 층; 상기 채널 층과 상기 게이트 절연막을 포함하는 기판 전면을 덮는 에치 스토퍼 층; 상기 에치 스토퍼 층 위에 형성된 화소전극; 상기 에치 스토퍼 층 위에 형성되며, 상기 채널 층에 연결된 소스 전극; 그리고 상기 에치 스토퍼 층 위에 형성되며, 상기 소스 전극과 일정 거리 이격하여 대향하고, 상기 채널 층 및 상기 화소 전극에 연결된 드레인 전극을 포함한다. 본 발명에 의한 에치 스토퍼 층은 산화물 반도체 채널 층이 후속 공정에서 식각 물질에 의해 공격당하지 않도록 보호하며, 게이트 절연막과 함께 작용하여 소스-게이트 전극 사이의 기생 용량을 줄이는 효과를 얻을 수 있다.

Description

산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법 {Thin Film Transistor Substrate Having Oxide Semiconductor and Manufacturing Method Thereof}
본 발명은 산화물 반도체를 포함하는 평판 표시장치용 박막 트랜지스터 (Thin Film Transistor: TFT) 기판 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 에치 스토퍼 층을 기판 전면에 형성함으로써 산화물 반도체 채널 층을 후속 공정의 식각액으로부터 보호하고, 게이트 전극과 소스 전극 사이의 기생 용량을 최소화한 평판표시장치용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동 표시장치(Electrophoretic Display Device: ED) 등이 있다.
능동형으로 구동하는 액정 표시장치, 유기발광 표시장치 및 전기영동 표시장치의 경우, 매트릭스 방식으로 배열된 화소 영역 내에 할당된 박막 트랜지스터가 배치된 박막 트랜지스터 기판을 포함한다. 액정표시장치(Liquid Crystal Display Device: LCD)는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다. 이러한 액정표시장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 구분한다.
수직 전계형 액정표시장치는 상 하부 기판에 대향하게 배치된 화소 전극과 공통전극 사이에 형성되는 수직 전계에 의해 TN(Twistred Nematic) 모드의 액정을 구동한다. 이러한 수직전계형 액정표시장치는 개구율이 큰 장점을 가지는 반면, 시야각이 90도 정도로 좁은 단점이 있다.
수평 전계형 액정표시장치는 하부 기판에 평행하게 배치된 화소 전극과 공통전극 사이에 수평 전계를 형성하여 인 플레인 스위치(In Plane Switching: IPS) 모드의 액정을 구동한다. 이러한 IPS 모드의 액정표시장치는 시야각이 160도 정도로 넓은 장점이 있으나, 개구율 및 투과율이 낮은 단점이 있다. 구체적으로 IPS 모드의 액정표시장치는 인 플레인 필드(In Plane Field)를 형성하기 위해서 공통전극과 화소전극간의 간격을 상 하부 기판의 간격보다 넓게 형성하고, 적정한 세기의 전계를 얻기 위해서 공통전극과 화소 전극을 일정한 너비를 갖는 띠 형태로 형성한다. 이와 같은 IPS 모드의 화소 전극 및 공통전극 사이에는 기판과 거의 평행한 전계가 형성되지만, 너비를 갖는 화소 전극 및 공통전극들 상부의 액정에는 전계가 형성되지 않는다. 즉, 화소 전극 및 공통전극 상부에 놓인 액정분자들은 구동되지 않고 초기 배열 상태를 유지한다. 초기상태를 유지하는 액정은 광을 투과시키지 못하여 개구율 및 투과율을 저하 시키는 요인이 된다.
이러한 IPS 모드의 액정표시장치의 단점을 개선하기 위해 프린지 필드(Fringe Field)에 의해 동작하는 프린지 필드 스위칭(Fringe Field Switching: FFS) 방식의 액정표시장치가 제안되었다. FFS 타입의 액정표시장치는 각 화소 영역에 절연막을 사이에 둔 공통전극과 화소 전극을 구비하고, 그 공통전극과 화소 전극의 간격을 상 하부 기판의 간격보다 좁게 형성하여 공통전극과 화소 전극 상부에 포물선 형태의 프린지 필드를 형성하도록 만든다. 프린지 필드에 의해 상 하부 기판 사이에 개재된 액정 분자들은 모두 동작함으로써 개구율 및 투과율이 향상된 결과를 얻을 수 있다.
도 1은 종래의 프린지 필드 방식의 액정표시장치에 포함된 산화물 반도체 층을 갖는 박막 트랜지스터(Thin Film Transistor: TFT) 기판을 나타내는 평면도이다. 도 2는 도 1에 도시한 박막 트랜지스터 기판을 절취선 I-I'선을 따라 자른 단면도이다.
도 1 및 도 2에 도시된 박막 트랜지스터 기판은 하부 기판(1) 위에 게이트 절연막(11)을 사이에 두고 교차하는 게이트 배선(13) 및 데이터 배선(23)과, 그 교차부마다 형성된 박막 트랜지스터(7)를 구비한다. 그리고 박막 트랜지스터 기판은 게이트 배선(13) 및 데이터 배선(23)의 교차 구조로 화소 영역을 정의한다. 이 화소 영역에는 프린지 필드를 형성하도록 보호막(11)을 사이에 두고 형성된 화소 전극(45)과 공통전극(55)을 구비한다. 화소 전극(45)은 화소 영역에 대응하는 대략 장방형의 모양을 갖고, 공통전극(55)은 평행한 다수 개의 띠 모양으로 형성한다.
공통전극(55)은 게이트 배선과 나란하게 배열된 공통 배선(53)과 접속된다. 공통전극(55)은 공통 배선(53)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다.
박막 트랜지스터(7)는 게이트 배선(13)의 게이트 신호에 응답하여 데이터 배선(23)의 화소 신호가 화소전극(45)에 충전되어 유지하도록 한다. 이를 위해, 박막 트랜지스터(7)는 게이트 배선(13)에서 분기한 게이트 전극(15), 데이터 배선(23)에서 분기된 소스 전극(25), 소스 전극(25)과 대향하며 화소전극(45)과 접속된 드레인 전극(35), 그리고 게이트 절연막(11) 위에서 게이트 전극(15)과 중첩하며 소스 전극(25)과 드레인 전극(35) 사이에 채널을 형성하는 반도체 층(37)을 포함한다. 반도체 층(37)과 소스 전극(25) 사이에 그리고 반도체 층(37)과 드레인 전극(35) 사이에는 오믹 접촉을 위한 오믹 접촉층을 더 포함할 수도 있다.
특히, 반도체 층(37)을 산화물 반도체 물질로 형성하는 경우, 높은 전하 이동도 특성에 의해 충전 용량이 큰 대면적 박막 트랜지스터 기판에 유리하다. 그러나, 산화물 반도체 물질은 소자의 안정성을 확보하기 위해 상부 표면에 식각액으로부터 보호를 위한 에치 스토퍼(ES)를 더 포함하는 것이 바람직하다. 구체적으로, 소스 전극(25)과 드레인 전극(35) 사이의 분리된 부분을 통해 유입되는 식각액으로부터 반도체 층(37)을 보호하도록 에치 스토퍼(ES)가 형성되는 것이 바람직하다.
게이트 배선(13)의 일측 단부에는 외부로부터 게이트 신호를 인가받기 위한 게이트 패드(17)를 포함한다. 게이트 패드(17)는 게이트 절연막(11)과 보호막(41)을 관통하는 게이트 패드 콘택홀(71)을 통해 게이트 패드 단자(19)와 접촉한다. 한편, 데이터 배선(23)의 일측 단부에는 외부로부터 화소 신호를 인가받기 위한 데이터 패드(27)를 포함한다. 데이터 패드(27)는 보호막(41)을 관통하는 데이터 패드 콘택홀(73)을 통해 데이터 패드 단자(29)와 접촉한다.
화소전극(45)은 게이트 절연막(11) 위에서 드레인 전극(35)과 접속한다. 한편, 공통전극(55)은 화소전극(45)을 덮는 보호막(41)을 사이에 두고 화소전극(45)과 중첩되게 형성된다. 이와 같은 화소전극(45)과 공통전극(55) 사이에서 전계가 형성되어 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.
이하, 종래 기술에 의한 산화물 반도체를 포함하는 FFS 타입의 박막 트랜지스터 기판을 제조하는 공정을 설명한다. 도 3a 내지 3g는, 도 1의 I-I'로 자른 단면도들로서, 종래 기술에 의한 프린지 필드 방식의 박막 트랜지스터 기판을 제조하는 공정을 나타낸다.
투명한 하부 기판(1) 위에 게이트 금속을 증착한다. 제1 마스크 공정으로 게이트 금속을 패턴하여 게이트 요소를 형성한다. 게이트 요소에는 게이트 배선(13), 게이트 배선(13)에서 분기하는 게이트 전극(15), 게이트 배선(13)의 일측 단부에 형성된 게이트 패드(17)를 포함한다. (도 3a)
게이트 물질들이 형성된 기판(1) 위에, 게이트 절연막(11)을 전면 도포한다. 이어서, 산화 반도체 물질과 절연물질을 연속으로 증착한다. 제2 마스크 공정으로, 절연물질을 패턴하여, 에치 스토퍼(ES)를 형성한다. 에치 스토퍼(ES)는 게이트 전극(15) 위에서 형성될 반도체 층의 중심부분에 위치하도록 형성하는 것이 바람직하다. (도 3b)
제3 마스크 공정으로, 산화 반도체 물질을 패턴하여, 반도체 층(37)을 형성한다. 도면에 도시하지는 않았으나, 반도체 층(37)은 소스 전극과 드레인 전극 사이에 채널을 형성하는 활성층과, 소스 전극 및 드레인 전극들이 채널 층과 오믹접촉을 하도록 하는 오믹 접촉층을 더 포함할 수도 있다. (도 3c)
반도체 층(37)이 형성된 기판(1) 위에 소스-드레인 금속을 증착한다. 제4 마스크 공정으로, 소스-드레인 금속을 패턴하여, 소스-드레인 요소를 형성한다. 소스-드레인 요소에는 게이트 배선(13)과 수직으로 교차하는 데이터 배선(23), 데이터 배선(23)의 일측 단부에 형성된 데이터 패드(27), 데이터 배선(23)에서 분기하고 반도체 층(37)의 일측변과 접촉하는 소스 전극(25), 그리고 반도체 층(37)의 타측변과 접촉하고 소스 전극(25)과 대향하는 드레인 전극(35)을 포함한다. 특히, 소스 전극(25)과 드레인 전극(35)은 물리적으로 서로 분리되어있으나, 그 하부에서 게이트 절연막(11)을 사이에 두고 게이트 전극(15)과 중첩하는 반도체 층(37)을 통해 연결된 구조를 갖는다.
에치 스토퍼(ES)가 없다면, 소스 전극(25)과 드레인 전극(35)을 패턴하는 과정에서 소스 전극(25)과 드레인 전극(35) 사이를 식각하는 식각액에 의해서 반도체 층(37)이 식각되는 백 에치(Back Etch) 현상이 발생한다. 반도체 층(37)이 아몰퍼스 반도체 물질을 포함하는 경우 백 에치가 발생하여도 소자의 특성에 큰 영향을 주지 않는다. 그러나 반도체 층(37)이 산화 반도체 물질을 포함하는 경우, 백 에치가 발생하면, 소자의 안정성에 문제가 발생할 수 있다. 따라서, 산화 반도체 물질로 채널 층을 형성하는 경우 에치 스토퍼(ES)를 포함하는 것이 바람직하다. (도 3d)
소스-드레인 요소가 형성된 기판(1) 전면에 ITO(Indium Tin Oxide)와 같은 투명 도전 물질을 증착한다. 제5 마스크 공정으로, 투명 도전물질을 패턴하여 화소 전극(45)을 형성한다. 화소 전극(45)은 드레인 전극(35)의 일부를 덮으면서 접촉하도록 형성된다. 그리고 화소 전극(45)은 게이트 배선(13)과 데이터 배선(23)이 교차하여 형성한 화소 영역 내에서 대략 장방형의 모양으로 형성하는 것이 바람직하다. (도 3e)
화소 전극(45)이 형성된 기판(1) 전면에 보호막(41)을 도포한다. 제6 마스크 공정으로, 보호막(41)을 패턴하여 데이터 패드(27) 일부를 노출하는 데이터 패드 콘택홀(73)을 형성한다. 이와 동시에, 보호막(41)과 게이트 절연막(11)을 패턴하여, 게이트 패드(17)의 일부를 노출하는 게이트 패드 콘택홀(71)을 형성한다. (도 3f)
보호막(41) 위에 ITO와 같은 투명 도전물질을 다시 증착한다. 제7 마스크 공정으로, 투명 도전물질을 패턴하여, 공통 전극(55), 게이트 패드 단자(19) 및 데이터 패드 단자(29)를 형성한다. 공통 전극(55)은 보호막(41)을 사이에 두고 화소 전극(45)과 중첩하도록 형성한다. 특히, 일정 간격을 두고 평행하게 나열된 막대 모양으로 형성한다. 게이트 패드 단자(19)는 게이트 패드 콘택홀(71)을 통해 노출된 게이트 패드(17)와 접촉한다. 그리고 데이터 패드 단자(29)는 데이터 패드 콘택홀(73)을 통해 노출된 데이터 패드(27)와 접촉한다. (도 3g)
이후, 도면으로 도시하지 않았으나, 화소전극(55)과 공통전극(55)이 형성된 박막 트랜지스터 기판은 배향막 공정 챔버로 이송하여, 배향막을 도포한다. 그리고 액정층을 도포하고 컬러 필터 기판과 합착하여 액정표시패널을 완성한다.
상기와 같은 제조 공정에 의한 표시장치용 박막 트랜지스터 기판은 산화물 반도체 채널 층을 형성한 후, 그 위에 소스-드레인 전극을 형성하는 과정에서 사용하는 식각 물질이 반도체 채널 층을 공격하여 채널 층이 손상될 수 있다.
예를 들어, 도 3c에서와 같이 반도체 채널 층(37)이 완성된 후에, 도 3d에서와 같이 소스-드레인 요소(25, 35)를 형성할 때, 소스-드레인 요소(25, 35)들이 반도체 채널 층(37)을 완전히 덮는 구조를 갖지 못한다. 보통, 반도체 채널 층(37)은 소스-드레인 요소들(25, 35)의 외곽선 외부로 노출된 부분을 갖는다. 이 노출된 부분이 소스-드레인 요소들(25, 35)을 패턴하는 식각액에 의해 침식되고, 침식된 부분을 통해 식각액이 채널을 형성하는 영역까지 타고 들어올 가능성이 무척 높다.
산화물 반도체 채널 층이 손상되면, 채널 층의 전하 이동도가 급격하게 저하되는 문제가 발생할 수 있다. 따라서, 산화물 반도체를 채널 층으로 사용하는 박막 트랜지스터 기판에서는 채널 층을 보호하는 구조를 갖도록 설계 및 제조하는 것이 필요하다.
본 발명의 목적은 상기 문제점들을 극복하기 위해 고안된 것으로, 산화물 반도체를 포함하는 박막 트랜지스터 기판에서, 산화물 반도체 채널 층이 후속 식각 공정에서 손상되지 않는 구조를 갖는 표시장치용 박막 트랜지스터 기판을 제공하는 데 있다. 본 발명의 다른 목적은, 표시장치용 박막 트랜지스터 기판을 제조함에 있어서 산화물 반도체 채널 층이 후속 식각 공정에서 손상되지 않으면서, 6 마스크 공정을 사용하는 제조 방법을 제공하는 데 있다.
상기 본 발명의 목적을 달성하기 위해, 본 발명에 의한 산화물 반도체 층을 포함하는 박막 트랜지스터 기판은, 기판; 상기 기판 위에 형성된 게이트 전극; 상기 게이트 전극을 덮는 게이트 절연막; 상기 게이트 절연막 위에서 상기 게이트 전극의 일부와 중첩되도록 형성된 산화물 반도체 물질을 포함하는 채널 층; 상기 채널 층과 상기 게이트 절연막을 포함하는 기판 전면을 덮는 에치 스토퍼 층; 상기 에치 스토퍼 층 위에 형성된 화소전극; 상기 에치 스토퍼 층 위에 형성되며, 상기 채널 층에 연결된 소스 전극; 그리고 상기 에치 스토퍼 층 위에 형성되며, 상기 소스 전극과 일정 거리 이격하여 대향하고, 상기 채널 층 및 상기 화소 전극에 연결된 드레인 전극을 포함한다.
상기 에치 스토퍼 층을 관통하여 상기 채널 층의 일측 상부면을 노출하며 상기 소스 전극을 상기 채널 층과 접촉시키는 소스 콘택홀; 그리고 상기 에치 스토퍼 층을 관통하여 상기 채널 층의 타측 상부면을 노출하며 상기 드레인 전극을 상기 채널 층과 접촉시키는 드레인 콘택홀을 더 포함하는 것을 특징으로 한다.
상기 드레인 전극은, 일측부가 상기 드레인 콘택홀을 통해 상기 채널 층의 상기 타측변의 상부면과 접촉하고, 타측부는 상기 화소전극 일측변의 식각된 측면 및 상부면과 접촉하는 것을 특징으로 한다.
상기 소스 전극, 상기 드레인 전극 및 상기 화소전극을 포함하는 기판 전면을 덮는 보호막; 그리고 상기 보호막 위에서 상기 화소전극과 중첩하도록 형성된 공통전극을 을 더 포함하는 것을 특징으로 한다.
또한, 본 발명에 의한 산화물 반도체 층을 포함하는 박막 트랜지스터 기판의 제조 방법은, 기판 위에 게이트 물질을 도포하고 제1 마스크 공정으로 게이트 요소를 형성하는 단계; 상기 게이트 요소를 덮는 게이트 절연막을 도포하는 단계; 상기 게이트 절연막 위에 산화 반도체 물질을 도포하고 제2 마스크 공정으로 패턴하여 채널 층을 형성하는 단계; 상기 채널 층을 포함하는 상기 기판 전면을 덮는 에치 스토퍼 층을 도포하는 단계; 상기 에치 스토퍼 층 위에 투명 도전물질을 도포하고 제3 마스크 공정으로 패턴하여 화소전극을 형성하는 단계; 그리고 상기 에치 스토퍼 층 위에 소스-드레인 물질을 도포하고 제4 마스크 공정으로 패턴하여 상기 화소전극과 연결된 소스-드레인 요소를 완성하는 단계를 포함한다.
상기 제3 마스크 공정은, 하프-톤 마스크를 사용하여 상기 투명 도전 물질로 상기 화소전극을 형성하고, 상기 에치 스토퍼 층을 패턴하여, 상기 채널 층의 일측 상부면을 노출하는 소스 콘택홀, 그리고 상기 채널 층의 타측 상부면을 노출하는 드레인 콘택홀을 형성하는 것을 특징으로 한다.
상기 제3 마스크 공정은, 상기 투명 도전 물질을 패턴하여 화소 전극을 형성하는 제1 하부 마스크 공정; 그리고 상기 에치 스토퍼 층을 패턴하여, 상기 채널 층의 일측 상부면을 노출하는 소스 콘택홀, 그리고 상기 채널 층의 타측 상부면을 노출하는 드레인 콘택홀을 형성하는 제2 하부 마스크 공정을 포함하는 것을 특징으로 한다.
상기 제4 마스크 공정은, 상기 소스 콘택홀을 통해 상기 채널 층의 노출된 상기 일측 상부면과 접촉하는 소스 전극; 그리고 상기 드레인 콘택홀을 통해 상기 채널 층의 노출된 상기 타측 상부면과 접촉하는 일측부와, 상기 화소전극 일측변의 식각된 측면 및 상부면과 접촉하는 타측부를 포함하는 드레인 전극을 형성하는 것을 특징으로 한다.
상기 화소전극 및 상기 소스-드레인 요소를 포함하는 상기 기판 전면을 덮는 보호막을 도포하고 제5 마스크 공정으로 패턴하여, 상기 게이트 요소를 노출하는 게이트 콘택홀 및 상기 소스-드레인 요소의 일부를 노출하는 데이터 콘택홀을 형성하는 단계; 그리고 상기 보호막 위에 투명 도전 물질을 도포하고 제6 마스크 공정으로 패턴하여 상기 화소전극과 중첩하는 공통전극과, 상기 노출된 게이트 요소와 접촉하는 게이트 단자, 그리고 상기 소스-드레인 요소와 접촉하는 데이터 단자를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명에 의한 산화물 반도체를 포함하는 박막 트랜지스터 기판은 산화물 반도체 채널 층 위에서 기판 전체를 덮는 구조를 갖는 에치 스토퍼 층을 포함하고, 에치 스토퍼 층에 형성된 콘택 홀을 통해서 소스-드레인 전극이 산화물 반도체 채널 층과 접촉하는 구조를 갖는다. 본 발명에 의한 에치 스토퍼 층은 산화물 반도체 채널 층이 소스-드레인 전극을 형성하는 공정을 포함하는 후속 공정에서 사용하는 식각 물질에 의해 공격당하지 않도록 보호함으로써 채널 층의 성능을 보장하는 효과를 얻을 수 있다. 또한, 본 발명에 의한 박막 트랜지스터 기판은, 에치 스토퍼 층이 게이트 절연막과 함께 소스 전극과 게이트 전극 사이에 개재된 구조를 갖는다. 이와 같이 소스 전극과 게이트 전극이 두 개의 절연물질 층에 의해 이격, 절연되므로 소스-게이트 전극간의 기생 용량의 발생이 줄어들어 각 배선의 부하가 감소하는 효과를 얻을 수 있다.
도 1은 종래의 프린지 필드 방식의 액정표시장치에 포함된 박막 트랜지스터 기판을 나타내는 평면도.
도 2는 도 1에 도시한 박막 트랜지스터 기판을 절취선 I-I'선을 따라 자른 단면도.
도 3a 내지 3g는 종래 기술에 의한 프린지 필드 방식의 박막 트랜지스터 기판을 제조하는 공정을 나타내는, 도 1의 I-I'로 자른 단면도들.
도 4는 본 발명에 의한 산화물 반도체 채널 층을 포함하는 프린지 필드 방식의 액정 표시장치에 포함된 박막 트랜지스터 기판을 나타내는 평면도.
도 5는 도 4에 도시한 박막 트랜지스터 기판을 절취선 II-II'선을 따라 자른 단면도.
도 6a 내지 도 6g는 본 발명의 제1 실시 예에 의한 산화물 반도체 채널 층을 포함하는 프린지 필드 방식의 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들로 도 4의 II-II'로 자른 단면도들.
도 7a 내지 도 7f는 본 발명의 제2 실시 예에 의한 산화물 반도체 채널 층을 포함하는 프린지 필드 방식의 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들로 도 4의 II-II'로 자른 단면도들이다.
이하, 첨부한 도면 도 4, 도 5, 도 6a 내지 6g, 그리고 도 7a 내지 7f를 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
도 4는 본 발명에 의한 산화물 반도체 층을 포함하는 프린지 필드 방식의 액정 표시장치에 포함된 박막 트랜지스터 기판을 나타내는 평면도이다. 도 5는 도 4에 도시한 박막 트랜지스터 기판을 절취선 II-II'선을 따라 자른 단면도이다.
도 4 및 5를 참조하면, 본 발명에 의한 박막 트랜지스터 기판은 하부 기판(SUB) 위에 게이트 절연막(GI)과 에치 스토퍼 층(ES)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL), 그리고 그 교차부마다 형성된 박막 트랜지스터(T)를 구비한다. 또한, 박막 트랜지스터 기판은 게이트 배선(GL) 및 데이터 배선(DL)의 교차 구조로 화소 영역을 정의한다. 이 화소 영역에는 프린지 필드를 형성하도록 보호막(PAS)을 사이에 두고 중첩하도록 형성된 화소전극(PXL)과 공통전극(COM)을 구비한다. 여기서는, 화소 전극(PXL)은 화소 영역에 대응하는 대략 장방형의 모양을 갖고, 공통전극(COM)은 평행한 다수 개의 띠 모양으로 형성한다.
공통전극(COM)은 게이트 배선(GL)과 나란하게 배열된 공통 배선(CL)에서 분기한다. 공통전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다.
박막 트랜지스터(T)는 게이트 배선(GL)의 게이트 신호에 응답하여 데이터 배선(DL)의 화소 신호가 화소전극(PXL)에 충전되어 유지하도록 한다. 이를 위해, 박막 트랜지스터(T)는 게이트 배선(GL)에서 분기한 게이트 전극(G), 데이터 배선(DL)에서 분기된 소스 전극(S), 소스 전극(S)과 대향하며 화소전극(PXL)과 접속된 드레인 전극(D), 그리고 게이트 절연막(GI) 위에서 게이트 전극(G)과 중첩하며 소스 전극(S)과 드레인 전극(D) 사이에 채널을 형성하는 산화물 반도체 채널 층(A)을 포함한다.
산화물 반도체 물질은 소자의 안정성을 확보하기 위해 상부 표면에 식각액으로부터 보호를 위한 에치 스토퍼 층(ES)을 더 포함하는 것이 바람직하다. 구체적으로 설명하면, 소스 전극(S)과 드레인 전극(D) 사이의 분리된 부분을 통해 유입되는 식각액으로부터 산화물 반도체 채널 층(A)을 보호하도록 에치 스토퍼(ES)를 형성하는 것이 바람직하다. 또한, 산화물 반도체 채널 층(A)의 형상은 소스 전극(S)과 드레인 전극(D)의 외곽선 외부로 노출된 형상을 가질 수 있다. 이 노출된 부분이 소스 전극(S) 및 드레인 전극(D)을 패턴하는 식각 물질에 의해 공격을 받아 손상될 수 있다. 이를 방지하기 위해서 에치 스토퍼 층(ES)은, 산화물 반도체 채널 층(A)이 형성된 기판(SUB) 전면을 덮도록 형성하는 것이 바람직하다.
소스 전극(S)은 에치 스토퍼 층(ES)에 형성된 산화물 반도체 채널 층(A)의 일측변 표면 일부를 노출하는 소스 콘택홀(SH)을 통해 반도체 채널 층(A)의 일측변의 상부면과 접촉한다. 드레인 전극(D)은, 일측부는 에치 스토퍼 층(ES)에 형성된 산화물 반도체 채널 층(A)의 타측변 표면 일부를 노출하는 드레인 콘택홀(DH)을 통해 산화물 반도체 채널 층(A)의 타측변의 상부면과 접촉하고, 타측부는 화소전극(PXL) 일측변의 식각된 측면 및 상부면과 접촉하는 구조를 갖는다.
게이트 배선(GL)의 일측 단부에는 외부로부터 게이트 신호를 인가받기 위한 게이트 패드(GP)가 형성된다. 게이트 패드(GP)는 게이트 절연막(GI), 에치 스토퍼 층(ES) 및 보호막(PAS)을 관통하는 게이트 패드 콘택홀(GPH)을 통해 게이트 패드 단자(GPT)와 접촉한다. 한편, 데이터 배선(DL)의 일측 단부에는 외부로부터 화소 신호를 인가받기 위한 데이터 패드(DP)가 형성된다. 데이터 패드(DP)는 보호막(PAS)을 관통하는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드 단자(DPT)와 접촉한다.
화소전극(PXL)은 산화물 반도체 채널 층(A)을 덮는 에치 스토퍼 층(ES) 위에 형성된다. 화소 전극(PXL)은 ITO(Indium Tin Oxide) 혹은 IZO(Indium Zinc Oxide)와 같은 투명 도전 물질로 형성하는 것이 바람직하다. 그리고, 산화물 반도체 채널 층(A)의 타측면 상부면과 접촉하는 드레인 전극(D)이 화소전극(PXL)의 일측변의 식각된 측면 및 상부면과 직접 접촉하는 구조를 갖는다.
한편, 공통전극(COM)은 화소전극(PXL)을 덮는 보호막(PAS)을 사이에 두고 화소전극(PXL)과 중첩되게 형성된다. 이와 같은 화소전극(PXL)과 공통전극(COM) 사이에서 전계가 형성되어 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.
특히, 반도체 채널 층(A)을 산화물 반도체 물질로 형성하는 경우, 높은 전하 이동도 특성으로 인해 충전 용량이 큰 대면적 박막 트랜지스터 기판에 유리하다. 더욱이, 프린지 필드 방식의 경우, 화소 전극(PXL)과 공통 전극(COM)이 중첩되는 영역이 보조 용량을 형성하는데, 화소의 크기가 커질수록 이에 비례하여 보조 용량이 커진다. 따라서, 본 발명에 의한 산화물 반도체를 포함하는 프린지 필드 방식의 박막 트랜지스터 기판은 대화면을 갖는 고화질의 평판 표시장치를 제공하는 장점을 갖는다.
본 발명에서는, 에치 스토퍼 층(ES)이 높은 전하 이동도를 갖는 산화물 반도체 채널 층(A)을 후속 공정에서 사용하는 식각 물질의 공격으로부터 보호하는 구조를 갖는다. 따라서, 산화물 반도체 채널 층(A)이 완전히 보호됨으로써, 안정된 전하 이동도를 확보할 수 있다.
또한, 에치 스토퍼 층(ES)은 산화물 반도체 채널 층(A)이 형성된 기판(SUB) 전체 면적을 덮도록 형성됨으로써, 게이트 전극(G)과 소스-드레인 전극(S, D) 사이에는 게이트 절연막(GI) 및 에치 스토퍼 층(ES)이 적층된 이중 절연층이 개재된 구조를 갖는다. 따라서, 게이트 전극(G)과 소스-드레인 전극(S, D) 사이의 기생 용량을 최소화 할 수 있다. 그 결과, 게이트 배선(GL) 및 데이터 배선(DL)에서의 배선 부하가 감소하여, 양질의 화질을 보장한다.
이하, 본 발명에 의한 산화물 반도체를 포함하는 프린지 필드 방식의 박막 트랜지스터 기판을 제조하는 공정을 설명한다. 도 6a 내지 6g는, 도 4의 II-II'로 자른 단면도들로서, 본 발명에 의한 프린지 필드 방식의 박막 트랜지스터 기판을 제조하는 공정을 나타낸다. 본 발명에 의한 박막 트랜지스터 기판을 제조하는 방법은 마스크 공정 수에 따라서 7 마스크 공정을 사용할 수도 있고, 6 마스크 공정을 사용할 수도 있다. 우선 7 마스크 공정에 의한 제1 실시 예에 대해서 설명한다.
투명한 기판(SUB) 위에 게이트 금속을 증착한다. 게이트 금속은 알루미늄(Aluminum: Al) 혹은 구리(Copper: Cu)와 같은 저 저항성 금속 물질을 포함한다. 제1 마스크 공정으로 게이트 금속을 패턴하여 게이트 요소를 형성한다. 게이트 요소는 기판(SUB) 상에서 가로 방향으로 진행하는 게이트 배선(GL), 게이트 배선(GL)에서 화소 영역으로 분기하는 게이트 전극(G), 그리고 게이트 배선(GL)의 일측 단부에 형성된 게이트 패드(GP)를 포함한다. (도 6a)
게이트 요소가 형성된 기판(SUB) 위에, 게이트 절연막(GI)을 전면 도포한다. 이어서 산화 반도체 물질을 연속으로 전면 도포한다. 제2 마스크 공정으로 산화 반도체 물질을 패턴하여 반도체 채널 층(A)을 형성한다. 반도체 채널 층(A)은 게이트 절연막(GI) 위에서 게이트 전극(G)과 중첩하도록 형성하는 것이 바람직하다. (도 6b)
반도체 채널 층(A)이 형성된 기판 전면에, 산화 실리콘(SiOx) 혹은 질화 실리콘(SiNx)을 포함하는 절연물질을 전면 도포하여 에치 스토퍼 층(ES)을 형성한다. 이어서, 에치 스토퍼 층(ES) 위에 ITO(Indium Tin Oxide) 혹은 IZO(Indiun Zinc Oxide)와 같은 투명 도전 물질을 도포한다. 제3 마스크 공정으로 투명 도전 물질을 패턴하여 화소전극(PXL)을 형성한다. 화소전극(PXL)은 게이트 배선(GL)과 데이터 배선(DL)이 교차하여 형성되는 화소 영역의 크기 및 모양에 상응하는 다각형의 모양을 갖는 것이 바람직하다. (도 6c)
제4 마스크 공정으로 에치 스토퍼 층(ES)을 패턴하여, 산화물 반도체 채널 층(A)의 일측 상부면 일부를 노출하는 소스 콘택홀(SH)과 타측 상부면 일부를 노출하는 드레인 콘택홀(DH)을 형성한다. 소스 콘택홀(SH)과 드레인 콘택홀(DH) 사이에도 에치 스토퍼 층(ES)이 존재하도록 서로 개별적인 콘택홀의 형상을 갖도록 형성하는 것이 바람직하다. (도 6d)
에치 스토퍼 층(ES)과 화소전극(PXL)이 형성된 기판(SUB) 위에 소스-드레인 금속을 전면 도포한다. 제5 마스크 공정으로 소스-드레인 금속을 패턴하여 소스-드레인 요소를 형성한다. 소스-드레인 요소에는, 게이트 절연막(GI) 및 에치 스토퍼 층(ES)을 사이에 두고 게이트 배선(GL)과 수직으로 교차하는 데이터 배선(DL), 데이터 배선(DL)의 일측 단부에 형성된 데이터 패드(DP), 데이터 배선(DL)에서 분기하고 소스 콘택홀(SH)을 통해 산화물 반도체 채널 층(A)의 노출된 일측 상부면과 접촉하는 소스 전극(S), 그리고 드레인 콘택홀(DH)을 통해 산화물 반도체 채널 층(A)의 타측 상부면과 접촉하고 소스 전극(S)과 대향하는 드레인 전극(D)을 포함한다. 소스 전극(S)과 드레인 전극(D)은 물리적으로 서로 분리되어있으나, 그 하부에서 게이트 절연막(GI)을 사이에 두고 게이트 전극(G)과 중첩하는 반도체 채널 층(A)을 통해 연결된 구조를 갖는다. 소스 전극(S)과 드레인 전극(D)은 각각, 소스 콘택홀(SH) 및 드레인 콘택홀(DH)를 통해 노출된 산화물 반도체 채널 층(A)의 상면부하고만 접촉하는 구조를 갖는다. 특히, 드레인 전극(D)은, 일측부는 에치 스토퍼 층(ES)에 형성된 산화물 반도체 채널 층(A)의 타측변 표면 일부를 노출하는 드레인 콘택홀(DH)을 통해 산화물 반도체 채널 층(A)의 타측변의 상부면과 접촉하고, 타측부는 화소전극(PXL) 일측변의 식각된 측면 및 상부면과 접촉하는 구조를 갖는다. (도 6e)
에치 스토퍼 층(ES)이 없다면, 아래에서 설명하는 소스 전극(S)과 드레인 전극(D)을 패턴하는 과정에서 소스 전극(S)과 드레인 전극(D)의 모양을 만드는 식각 물질에 의해서 반도체 층(A)이 식각되는 백 에치(Back Etch) 현상이 발생한다. 반도체 층(A)이 아몰퍼스 반도체 물질을 포함하는 경우 백 에치가 발생하여도 소자의 특성에 큰 영향을 주지 않는다. 그러나 반도체 층(A)이 산화 반도체 물질을 포함하는 경우, 백 에치가 발생하면, 소자의 안정성에 문제가 발생할 수 있다. 따라서, 산화 반도체 물질로 채널 층을 형성하는 경우 에치 스토퍼 층(ES)을 포함하는 것이 바람직하다. 특히, 기판(SUB) 전체 면적을 덮도록 에치 스토퍼 층(ES)를 형성하고, 소스-드레인 전극(S, D)들과 접촉을 할 상부면만을 노출하도록 콘택 홀(SH, DH)을 형성하는 것이 바람직하다.
소스-드레인 요소가 형성된 기판(SUB) 전면에 질화 실리콘(SiNx) 혹은 산화 실리콘(SiOx)과 같은 물질로 보호막(PAS)을 증착한다. 제6 마스크 공정으로 보호막(PAS)을 패턴하여, 데이터 패드(DP)를 노출하는 데이터 패드 콘택홀(DPH)을 형성한다. 그리고, 계속해서 보호막(PAS) 아래에 있는 에치 스토퍼 층(ES) 및 게이트 절연막(GI)을 패턴하여 게이트 패드(GP)를 노출하는 게이트 패드 콘택홀(GPH)을 형성한다. 게이트 패드 콘택홀(GPH)와 데이터 패드 콘택홀(DPH)을 형성할 때, 식각하는 층들이 서로 다르므로, 하프-톤 마스크를 사용하는 것이 바람직하다. (도 6f)
콘택홀들(GPH, DPH)이 형성된 기판(SUB) 위에, ITO(Indium Tin Oxide) 혹은 IZO(Indium Zinc Oxide)와 같은 투명 도전 물질을 증착한다. 제7 마스크 공정으로, 투명 도전물질을 패턴하여 공통전극(COM) 및 공통 배선(CL)을 형성한다. 공통전극(COM)은 게이트 배선(GL)과 데이터 배선(DL)이 교차하여 형성한 화소 영역 내에서 서로 평행한 여러 개의 막대 모양의 전극들이 일정 간격으로 배열된 형상을 갖도록 형성하는 것이 바람직하다. 이와 동시에, 게이트 패드 콘택홀(GPH)을 통해 게이트 패드(GP)와 접촉하는 게이트 패드 단자(GPT), 그리고 데이터 패드 콘택홀(DPH)을 통해 데이터 패드(DP)와 접촉하는 데이터 패드 단자(DPT)를 형성한다. 공통 배선(CL)은 게이트 배선(GL)과 평행하게 진행하며, 화소 영역의 일측변 혹은 중앙부를 가로지르도록 형성한다. 다수 개의 선분 모양으로 배열된 공통 전극(COM)이 공통 배선(CL)에 연결되어 공통 전압을 인가받는다. (도 6g)
이상에서는 7개의 마스크 공정에 의해 산화물 반도체 채널 층을 갖는 표시장치용 박막 트랜지스터 기판을 제조하는 방법을 설명하였다. 도 7a 내지 7f를 참조하여, 6개의 마스크 공정에 의한 제2 실시 예에 대하여 설명한다. 도 7a 내지 도 7f는 본 발명의 제2 실시 예에 의한 산화물 반도체 채널 층을 포함하는 프린지 필드 방식의 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들로 도 4의 II-II'로 자른 단면도들이다. 제2 실시 예에서는 제1 실시 예에서 에치 스토퍼 층(ES)을 형성하는 제2 마스크 공정과 화소전극(PXL)을 형성하는 제3 마스크 공정을 단일 마스크 공정으로 형성함으로써 6 마스크 공정으로 이루어지는 것을 특징으로 한다. 이하의 설명에서, 제1 실시 예와 중복되는 상세한 설명은 생략한다.
투명한 기판(SUB) 위에 게이트 금속을 증착하고, 제1 마스크 공정으로 게이트 금속을 패턴하여 게이트 요소를 형성한다. (도 7a)
게이트 요소가 형성된 기판(SUB) 위에, 게이트 절연막(GI)과 산화 반도체 물질을 연속으로 전면 도포한다. 제2 마스크 공정으로 산화 반도체 물질을 패턴하여 반도체 채널 층(A)을 형성한다. (도 7b)
반도체 채널 층(A)이 형성된 기판 전면에, 산화 실리콘(SiOx) 혹은 질화 실리콘(SiNx)을 포함하는 절연물질을 전면 도포하여 에치 스토퍼 층(ES)을 형성한다. 이어서, 에치 스토퍼 층(ES) 위에 ITO(Indium Tin Oxide) 혹은 IZO(Indiun Zinc Oxide)와 같은 투명 도전 물질을 도포한다. 제3 마스크 공정으로 에치 스토퍼 층(ES)과 투명 도전 물질을 동시에 패턴하여, 화소전극(PXL), 소스 콘택홀(SH) 및 드레인 콘택홀(DH)을 형성한다. 화소전극(PXL)은 게이트 배선(GL)과 데이터 배선(DL)이 교차하여 형성되는 화소 영역의 크기 및 모양에 상응하는 다각형의 모양을 갖는 것이 바람직하다. 그리고, 소스 콘택홀(SH)은 산화물 반도체 채널 층(A)의 일측 상부면 일부를 노출하고, 드레인 콘택홀(DH)은 산화물 반도체 채널 층(A)의 타측 상부면 일부를 노출하도록 형성한다. 화소전극(PXL)과 소스 콘택홀(SH) 및 드레인 콘택홀(DH)을 형성할 때, 식각하는 층들이 서로 다르므로, 하프-톤 마스크를 사용하는 것이 바람직하다. (도 7c)
에치 스토퍼 층(ES)과 화소전극(PXL)이 형성된 기판(SUB) 위에 소스-드레인 금속을 전면 도포한다. 제4 마스크 공정으로 소스-드레인 금속을 패턴하여 소스-드레인 요소를 형성한다. 소스-드레인 요소에는, 게이트 절연막(GI) 및 에치 스토퍼 층(ES)을 사이에 두고 게이트 배선(GL)과 수직으로 교차하는 데이터 배선(DL), 데이터 배선(DL)의 일측 단부에 형성된 데이터 패드(DP), 데이터 배선(DL)에서 분기하고 소스 콘택홀(SH)을 통해 산화물 반도체 채널 층(A)의 노출된 일측 상부면과 접촉하는 소스 전극(S), 그리고 드레인 콘택홀(DH)을 통해 산화물 반도체 채널 층(A)의 타측 상부면과 접촉하고 소스 전극(S)과 대향하는 드레인 전극(D)을 포함한다. (도 7d)
소스-드레인 요소가 형성된 기판(SUB) 전면에 질화 실리콘(SiNx) 혹은 산화 실리콘(SiOx)과 같은 물질로 보호막(PAS)을 증착한다. 제5 마스크 공정으로 보호막(PAS) 및/또는 에치 스토퍼 층(ES) 및 게이트 절연막(GI)을 패턴하여, 데이터 패드(DP)를 노출하는 데이터 패드 콘택홀(DPH) 그리고, 게이트 패드(GP)를 노출하는 게이트 패드 콘택홀(GPH)을 형성한다. (도 7e)
콘택홀들(GPH, DPH)이 형성된 기판(SUB) 위에, ITO(Indium Tin Oxide) 혹은 IZO(Indium Zinc Oxide)와 같은 투명 도전 물질을 증착한다. 제6 마스크 공정으로, 투명 도전물질을 패턴하여 공통전극(COM) 및 공통 배선(CL)을 형성한다. (도 7f)
이상 설명한 본 발명의 실시 예에서, 화소 전극(PXL)의 모양을 장방형의 형태로 설명하였으나, 필요에 따라서는, 두 개의 평행사변형태의 사각형이 결합된 중앙부가 꺾인 사각형의 모양을 가질 수도 있다. 이 경우, 공통 전극(COM)은, 화소 전극(PXL)의 꺾인 모양에 대응하는 꺾인 선분 모양을 갖는 다수 개의 막대 전극들이 평행하게 나열된 구조를 갖는 것이 바람직하다.
금속 산화물 반도체 물질은 전하 이동도가 높으므로, 프린지 필드 방식의 액정 표시장치용 박막 트랜지스터와 같이 고 용량의 보조 용량을 구동하는 경우뿐만 아니라, 대전류 구동이 필요한 유기전계발광 표시장치에도 응용할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.
7, T: 박막 트랜지스터 1, SUB: 기판
13, GL: 게이트 배선 53, CL: 공통 배선
23, DL: 데이터 배선 45, PXL: 화소 전극
55, COM: 공통 전극 17, GP: 게이트 패드
27, DP: 데이터 패드 19, GPT: 게이트 패드 단자
29, DPT: 데이터 패드 단자 71, GPH: 게이트 패드 콘택홀
73, DPH: 데이터 패드 콘택홀
15, G: 게이트 전극 25, S: 소스 전극
35, D: 드레인 전극 37, A: 반도체 채널 층
11, GI: 게이트 절연막 41, PAS: 보호막
ES: 에치 스토퍼

Claims (10)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 기판 위에 게이트 물질을 도포하고 제1 마스크 공정으로 게이트 요소를 형성하는 단계;
    상기 게이트 요소를 덮는 게이트 절연막을 도포하는 단계;
    상기 게이트 절연막 위에 산화 반도체 물질을 도포하고 제2 마스크 공정으로 패턴하여 채널 층을 형성하는 단계;
    상기 채널 층을 포함하는 상기 기판 전면을 덮는 에치 스토퍼 층을 도포하는 단계;
    상기 에치 스토퍼 층 위에 투명 도전물질을 도포하고 제3 마스크 공정으로 패턴하여 화소전극, 상기 채널 층의 일측 상부면을 노출하는 소스 콘택홀 및 상기 채널 층의 타측 상부면을 노출하는 드레인 콘택홀을 형성하는 단계; 그리고
    상기 에치 스토퍼 층 위에 소스-드레인 물질을 도포하고 제4 마스크 공정으로 패턴하여 상기 화소전극과 연결된 소스-드레인 요소를 완성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
  6. 제 5 항에 있어서,
    상기 제3 마스크 공정은, 하프-톤 마스크를 사용하여 상기 투명 도전 물질로 상기 화소전극을 형성하고,
    상기 에치 스토퍼 층을 패턴하여, 상기 소스 콘택홀 및 상기 드레인 콘택홀을 형성하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
  7. 제 6 항에 있어서, 상기 제4 마스크 공정은,
    상기 소스 콘택홀을 통해 상기 채널 층의 노출된 상기 일측 상부면과 접촉하는 소스 전극; 그리고
    상기 드레인 콘택홀을 통해 상기 채널 층의 노출된 상기 타측 상부면과 접촉하는 일측부와, 상기 화소전극 일측변의 식각된 측면 및 상부면과 접촉하는 타측부를 포함하는 드레인 전극을 형성하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
  8. 제 5 항에 있어서, 상기 제3 마스크 공정은,
    상기 투명 도전 물질을 패턴하여 화소 전극을 형성하는 제1 하부 마스크 공정; 그리고
    상기 에치 스토퍼 층을 패턴하여, 상기 채널 층의 일측 상부면을 노출하는 소스 콘택홀, 그리고 상기 채널 층의 타측 상부면을 노출하는 드레인 콘택홀을 형성하는 제2 하부 마스크 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
  9. 제 8 항에 있어서, 상기 제4 마스크 공정은,
    상기 소스 콘택홀을 통해 상기 채널 층의 노출된 상기 일측 상부면과 접촉하는 소스 전극; 그리고
    상기 드레인 콘택홀을 통해 상기 채널 층의 노출된 상기 타측 상부면과 접촉하는 일측부와, 상기 화소전극 일측변의 식각된 측면 및 상부면과 접촉하는 타측부를 포함하는 드레인 전극을 형성하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
  10. 제 5 항에 있어서,
    상기 화소전극 및 상기 소스-드레인 요소를 포함하는 상기 기판 전면을 덮는 보호막을 도포하고 제5 마스크 공정으로 패턴하여, 상기 게이트 요소를 노출하는 게이트 콘택홀 및 상기 소스-드레인 요소의 일부를 노출하는 데이터 콘택홀을 형성하는 단계; 그리고
    상기 보호막 위에 투명 도전 물질을 도포하고 제6 마스크 공정으로 패턴하여 상기 화소전극과 중첩하는 공통전극과, 상기 노출된 게이트 요소와 접촉하는 게이트 단자, 그리고 상기 소스-드레인 요소와 접촉하는 데이터 단자를 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
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