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KR101890817B1 - 가변 저항 메모리 장치 및 그 제조 방법 - Google Patents

가변 저항 메모리 장치 및 그 제조 방법 Download PDF

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KR101890817B1
KR101890817B1 KR1020120030541A KR20120030541A KR101890817B1 KR 101890817 B1 KR101890817 B1 KR 101890817B1 KR 1020120030541 A KR1020120030541 A KR 1020120030541A KR 20120030541 A KR20120030541 A KR 20120030541A KR 101890817 B1 KR101890817 B1 KR 101890817B1
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이재연
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에스케이하이닉스 주식회사
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Abstract

가변 저항 메모리 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 가변 저항 메모리 장치는, 제1 방향으로 일직선상에 배열되고 제2 방향으로 제1 랜딩 플러그와 제2 랜딩 플러그가 교대로 위치하도록 배열되는 복수의 활성영역; 상기 활성영역을 가로질러 상기 활성영역을 제1 및 제2 부분으로 구분하면서 제2 방향으로 연장하는 게이트 패턴; 상기 제1 및 제2 부분 상에 각각 형성된 상기 제1 및 제2 랜딩 플러그; 비트라인 콘택을 통하여 상기 제1 랜딩 플러그와 연결되고 제1 방향으로 연장하는 비트라인; 제1 방향으로 배열되는 활성영역의 열 중 짝수번째 열의 제2 랜딩 플러그 및 홀수번째 열의 제2 랜딩 플러그와 각각 연결되는 제1 및 제2 전극 콘택; 상기 제1 전극 콘택과 연결되면서 제3 방향으로 연장하되 상기 제2 전극 콘택 상에서 절단된 제1 전극; 상기 제2 전극 콘택과 연결되면서 제3 방향과 교차하는 제4 방향으로 연장하되 상기 제1 전극 콘택 상에서 절단된 제2 전극; 및 상기 제1 전극과 상기 제2 전극 사이에 개재되는 가변 저항 물질층을 포함하고, 제3 방향 및 제4 방향에서 상기 제1 및 제2 전극 콘택은 교대로 배열된다.

Description

가변 저항 메모리 장치 및 그 제조 방법{RESISTANCE VARIABLE MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 가변 저항 메모리 장치 및 그 제조 방법에 관한 것이다.
가변 저항 메모리 장치는, 인가되는 바이어스에 따라 서로 다른 저항 상태를 갖는 가변 저항 물질을 이용하여 데이터를 저장하는 메모리 장치이다. 현재 ReRAM(Resistive Random Access Memory), PCRAM(Phase-change Random Access Memory) 등의 다양한 가변 저항 메모리 장치가 개발되고 있다.
이러한 가변 저항 메모리 장치는 일명 크로스바 어레이(crossbar array)의 구조를 가짐으로써 집적도가 증가될 수 있다.
크로스바 어레이 구조란, 서로 평행하게 연장되는 복수의 하부 배선, 하부 배선과 교차하면서 서로 평행하게 연장되는 복수의 상부 배선, 및 상하부 배선 사이에 개재되는 가변 저항 물질층을 포함하여, 상하부 배선의 교차점마다 메모리 셀이 형성되는 구조를 일컫는다.
그러나, 이러한 크로스바 어레이 구조를 이용하는 경우, 비선택된 메모리 셀로의 누설 전류가 발생하여 가변 저항 메모리 장치의 데이터 저장 및 판독 오류를 증가시키고 전력 소모를 증가시키는 등 여러가지 문제가 초래된다.
본 발명이 해결하려는 과제는, 크로스바 어레이 구조를 대신하여 누설 전류를 감소시킬 수 있는 구조를 제안하면서 나아가 집적도를 증가시킬 수 있는 가변 저항 메모리 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 가변 저항 메모리 장치는, 제1 방향으로 일직선상에 배열되고 제2 방향으로 제1 랜딩 플러그와 제2 랜딩 플러그가 교대로 위치하도록 배열되는 복수의 활성영역; 상기 활성영역을 가로질러 상기 활성영역을 제1 및 제2 부분으로 구분하면서 제2 방향으로 연장하는 게이트 패턴; 상기 제1 및 제2 부분 상에 각각 형성된 상기 제1 및 제2 랜딩 플러그; 비트라인 콘택을 통하여 상기 제1 랜딩 플러그와 연결되고 제1 방향으로 연장하는 비트라인; 제1 방향으로 배열되는 활성영역의 열 중 짝수번째 열의 제2 랜딩 플러그 및 홀수번째 열의 제2 랜딩 플러그와 각각 연결되는 제1 및 제2 전극 콘택; 상기 제1 전극 콘택과 연결되면서 제3 방향으로 연장하되 상기 제2 전극 콘택 상에서 절단된 제1 전극; 상기 제2 전극 콘택과 연결되면서 제3 방향과 교차하는 제4 방향으로 연장하되 상기 제1 전극 콘택 상에서 절단된 제2 전극; 및 상기 제1 전극과 상기 제2 전극 사이에 개재되는 가변 저항 물질층을 포함하고, 제3 방향 및 제4 방향에서 상기 제1 및 제2 전극 콘택은 교대로 배열된다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 제조 방법은, 제1 방향으로 일직선상에 배열되고 제2 방향으로 제1 랜딩 플러그와 제2 랜딩 플러그가 교대로 위치하도록 배열되는 복수의 활성영역이 정의된 기판을 제공하는 단계; 상기 기판 상에 상기 활성영역을 가로질러 상기 활성영역을 제1 및 제2 부분으로 구분하면서 제2 방향으로 연장하는 게이트 패턴을 형성하는 단계; 상기 제1 및 제2 부분 상에 각각 상기 제1 및 제2 랜딩 플러그를 형성하는 단계; 비트라인 콘택을 통하여 상기 제1 랜딩 플러그와 연결되고 제1 방향으로 연장하는 비트라인을 형성하는 단계; 제1 전극 콘택을 통하여 제1 방향으로 배열되는 활성영역의 열 중 짝수번째 열의 제2 랜딩 플러그와 연결되고, 제3 방향으로 연장하되 제2 전극 콘택 상에서 절단된 제1 전극과, 제2 전극 콘택을 통하여 홀수번째 열의 제2 랜딩 플러그와 연결되고 제3 방향과 교차하는 제4 방향으로 연장하되 제1 전극 콘택 상에서는 절단된 제2 전극과, 제1 및 제2 전극 사이에 개재되는 가변 저항 물질 패턴을 형성하는 단계를 포함하고, 제3 방향 및 제4 방향에서 상기 제1 및 제2 전극 콘택은 교대로 배열된다.
상술한 본 발명에 의한 가변 저항 메모리 장치 및 그 제조 방법에 의하면, 크로스바 어레이 구조를 대신하여 누설 전류를 감소시킬 수 있는 구조를 제안하면서 나아가 집적도를 증가시킬 수 있다.
도 1a 내지 도 5b는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 6은 도 5a의 일부를 확대한 도면이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 내지 도 5b는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 도면으로서, 도 5a 및 도 5b는 가변 저항 메모리 장치를 나타내고, 도 1a 내지 도 4b는 도 5a 및 도 5b의 장치를 제조하기 위한 중간 공정 단계들을 나타낸다. 또한, 각 a도는 평면도를 나타내고, 각 b도는 a도의 A-A' 선에 따른 단면을 나타낸다.
도 1a 및 도 1b를 참조하면, 반도체 기판(10)에 소자 분리막(11)을 형성하여 복수의 활성영역(10A)을 정의한다. 소자분리막(11)의 형성은 반도체 기판(10)의 소자분리영역을 선택적으로 식각하여 소정 깊이의 트렌치를 형성한 후, 트렌치를 절연 물질로 매립하는 방식으로 수행될 수 있다.
여기서, 활성영역(10A)은 장축 및 단축을 갖는 섬 형상을 가질 수 있다. 활성영역(10A)의 장축 방향을 제1 방향이라 하고 단축 방향을 제2 방향이라 할 때, 활성영역(10A)은 제1 방향으로는 일직선상에 배열되고 제2 방향으로는 지그재그로 배열된다. 구체적으로, 활성영역(10A)은 후술하는 제1 랜딩 플러그와 접할 부분과 후술하는 제2 랜딩 플러그와 접할 부분이 교대로 위치하도록 제2 방향으로 배열된다.
이어서, 반도체 기판(10) 상에 활성영역(10A)을 가로지르면서 제2 방향으로 연장되는 게이트 패턴(12)을 형성한다. 전술한 바와 같이 활성영역(10A)은 제2 방향으로 지그재그로 배열되기 때문에, 게이트 패턴(12)은 활성영역(10A)의 중심 및 제1 방향에서 인접한 두 개의 활성영역(10A) 사이를 교대로 가로지른다. 하나의 활성영역(10A)은 자신의 중심으로 가로지르는 게이트 패턴(12)에 의해 두 부분을 구분된다. 이러한 두 부분 중에서 게이트 패턴(12)의 일측에 배치되는 부분을 제1 랜딩 플러그와 접하는 부분이라 하면, 게이트 패턴(12)의 타측에 배치되는 부분은 제2 랜딩 플러그와 접하는 부분이 될 수 있다. 이에 대해서는 도 2a 및 도 2b에서 보다 상세히 설명하기로 한다.
도시하지는 않았지만, 게이트 패턴(12)은 게이트 절연막, 게이트 전극막 및 게이트 하드마스크의 적층 구조물과, 이 적층 구조물의 양 측벽에 배치되는 게이트 측벽 절연막을 포함할 수 있다.
이어서, 게이트 패턴(12) 양측의 활성영역(10A)에 이온주입을 수행하여 소스/드레인 영역을 형성한다. 게이트 패턴(12) 일측의 활성영역(10A) 내에 드레인 영역이 형성된다고 하면, 게이트 패턴(12) 타측의 활성영역(10A) 내에는 소스 영역이 형성될 수 있다.
본 공정 결과, 활성영역(10A)마다 소스, 드레인 및 게이트를 삼단자로 하는 트랜지스터가 형성된다.
도 2a 및 도 2b를 참조하면, 게이트 패턴(12) 일측의 활성영역(10A) 상에 제1 랜딩 플러그(13A)를 형성하고, 게이트 패턴(12) 타측의 활성영역(10A) 상에 제2 랜딩 플러그(13B)를 형성한다. 게이트 패턴(12), 제1 랜딩 플러그(13A) 및 제2 랜딩 플러그(13B) 사이의 공간은 제1 절연층(14)으로 매립될 수 있다. 인접한 두 개의 게이트 패턴(12) 사이에 제2 방향으로 연장하는 가상 라인이 존재한다고 가정할 때, 이 가상 라인 상에서 제1 랜딩 플러그(13A)와 제2 랜딩 플러그(13B)는 교대로 배열된다.
이러한 제1 및 제2 랜딩 플러그(13A, 13B)와 제1 절연층(14)의 형성은, 게이트 패턴(12)이 형성된 결과물을 덮는 절연 물질을 증착하고, 이 절연 물질을 선택적으로 식각하여 게이트 패턴(12) 일측의 활성영역(10A)을 노출시키는 제1 랜딩 플러그용 홀과 게이트 패턴(12) 타측의 활성영역(10A)을 노출시키는 제2 랜딩 플러그용 홀을 형성하고, 제1 및 제2 랜딩 플러그용 홀을 도전 물질로 매립한 후, 게이트 패턴(12)의 게이트 하드마스크가 드러날 때까지 평탄화 공정을 진행하는 방식으로 수행될 수 있다.
여기서, 제1 랜딩 플러그(13A)는 트랜지스터의 일 단자 예컨대, 드레인 영역을 후술하는 비트라인과 연결하기 위한 것이고, 제2 랜딩 플러그(13B)는 트랜지스터의 타 단자 예컨대, 소스 영역을 후술하는 스토리지 노드와 연결하기 위한 것이다.
도 3a 및 도 3b를 참조하면, 도 2a 및 도 2b의 공정 결과물 상에 제2 절연층(15)을 형성한 후, 제2 절연층(15)을 관통하여 제1 랜딩 플러그(13A)와 연결되는 비트라인 콘택(16)을 형성한다. 비트라인 콘택(16)의 형성은, 제2 절연층(15)을 선택적으로 식각하여 적어도 제1 랜딩 플러그(13A) 일부를 노출시키는 콘택홀을 형성한 후, 콘택홀 내에 도전 물질을 매립하는 방식으로 수행될 수 있다. 하나의 제1 랜딩 플러그(13A)마다 하나의 비트라인 콘택(16)이 형성될 수 있다.
여기서, 비트라인 콘택(16)은 제1 랜딩 플러그(13A)와 중첩하도록 배치되되 제2 방향에서 제1 랜딩 플러그(13A)의 일측 예컨대, 우측으로 치우치도록 배치될 수 있다. 그에 따라, 도시된 바와 같이, 제2 방향에서 비트라인 콘택(16)의 일부 예컨대, 좌측 절반만 제1 랜딩 플러그(13A)와 중첩하고 나머지 예컨대, 우측 절반은 소자 분리막(11)과 중첩할 수 있다.
이어서, 비트라인 콘택(16)을 포함하는 제2 절연층(15) 상에 도전 물질을 증착하고 패터닝하여 제1 방향으로 배열되는 비트라인 콘택(16)과 연결되면서 제1 방향으로 연장하는 비트라인(17)을 형성한다. 전술한 바와 같이 비트라인 콘택(16)을 제2 방향에서 제1 랜딩 플러그(13A)의 우측으로 치우치게 배치하였기 때문에, 비트라인(17) 또한 제2 방향에서 제1 랜딩 플러그(13A)의 우측으로 치우치게 배치된다.
이와 같이 비트라인 콘택(16) 및 비트라인(17)을 제2 방향에서 제1 랜딩 플러그(13A)의 일측 예컨대, 우측으로 치우치게 배치하는 것은, 후술하는 하부 전극 콘택(도 4a 및 도 4b의 19 참조) 및 상부 전극 콘택(도 5a 및 도 5b의 23 참조)이 형성될 공간을 제공하기 위함이다. 비트라인 콘택(16) 및 비트라인(17)의 치우침 정도나 수평 방향 폭을 조절함으로써 하부 전극 콘택/상부 전극 콘택과 비트라인(17) 사이의 단락을 방지할 수 있다.
도 4a 및 도 4b를 참조하면, 도 3a 및 도 3b의 공정 결과물 상에 비트라인(17)을 덮는 제3 절연층(18)을 형성한 후, 제3 절연층(18) 및 제2 절연층(15)을 관통하여 제2 랜딩 플러그(13B)와 연결되는 하부 전극 콘택(19)을 형성한다. 특히, 하부 전극 콘택(19)은 제1 방향으로 배열되는 활성영역(10A)을 활성영역(10A)의 열이라 할 때, 이중 짝수번째의 열에 위치하는 제2 랜딩 플러그(13B)와만 중첩하여 연결된다. 홀수번째의 열에 위치하는 제2 랜딩 플러그(13B)는 후술하는 상부 전극 콘택과 연결될 예정이기 때문이다. 설명의 편의를 상부 전극 콘택이 형성될 영역을 상부 전극 콘택 예정 영역이라고 도면부호 P로 표기하였다.
이러한 하부 전극 콘택(19)의 형성은, 제3 절연층(18) 및 제2 절연층(15)을 선택적으로 식각하여 짝수번째의 활성영역(10A)의 열에 위치하는 제2 랜딩 플러그(13B)의 적어도 일부를 노출시키는 콘택홀을 형성한 후, 콘택홀 내에 도전 물질을 매립하는 방식으로 수행될 수 있다. 짝수번째의 활성영역(10A)의 열에 위치하는 하나의 제2 랜딩 플러그(13B)마다 하나의 하부 전극 콘택(19)이 형성될 수 있다.
여기서, 하부 전극 콘택(19)은 비트라인 콘택(16) 및 비트라인(17)과 단락되지 않도록, 비트라인 콘택(16) 및 비트라인(17)과 최대한 간격을 갖도록 위치할 수 있다. 본 실시예에서 비트라인 콘택(16) 및 비트라인(17)이 제2 방향에서 제1 랜딩 플러그(13A)의 우측으로 치우치도록 배치되므로, 하부 전극 콘택(19)은 제2 랜딩 플러그(13B)와 중첩하도록 배치되되 제2 방향에서 제2 랜딩 플러그(13B)의 좌측으로 치우치도록 배치될 수 있다. 그에 따라, 도시된 바와 같이, 제2 방향에서 하부 전극 콘택(19)의 일부 예컨대, 우측 절반만 제2 랜딩 플러그(13B)와 중첩하고 나머지 예컨대, 좌측 절반은 소자 분리막(11)과 중첩할 수 있다.
이어서, 하부 전극 콘택(19)을 포함하는 제3 절연층(18) 상에 도전 물질 및 가변 저항 물질을 순차적으로 증착하고 패터닝하여, 하부 전극 콘택(19)과 연결되면서 제3 방향으로 연장하되 상부 전극 콘택 예정 영역(P) 상에서는 절단된 하부 전극(20), 및 하부 전극(20) 상에 배치되고 하부 전극(20)과 동일한 평면 형상을 갖는 가변 저항 물질층(21)을 형성한다. 여기서, 제3 방향은, 제1 및 제2 방향과 소정 각도를 갖는 선의 방향으로서 이 선 상에서 하부 전극 콘택(19)과 상부 전극 콘택 예정 영역(23)이 교대로 배열될 수 있다. 예를 들어, 제3 방향은 A-A' 선의 방향 즉, 어느 하나의 하부 전극 콘택(19)이 위치하는 활성영역(10A)의 열로부터 두번째 가까운 홀수번째의 활성영역(10A)의 열에 위치하는 상부 전극 콘택 예정 영역(P)을 지나는 선의 방향일 수 있다.
이어서, 하부 전극(20) 및 가변 저항 물질층(21) 사이의 공간을 매립하는 제4 절연층(22)을 형성한다.
도 5a 및 도 5b를 참조하면, 제4 절연층(22), 제3 절연층(18) 및 제2 절연층(15)을 관통하여 제2 랜딩 플러그(13B)와 연결되는 상부 전극 콘택(23)을 형성한다. 특히, 상부 전극 콘택(23)은 하부 전극 콘택(19)과 연결되지 않은 제2 랜딩 플러그(13B) 즉, 홀수번째의 활성영역(10A)의 열에 위치하는 제2 랜딩 플러그(13B)와 중첩하여 연결된다.
이러한 상부 전극 콘택(23)의 형성은, 제4 절연층(22), 제3 절연층(18) 및 제2 절연층(15)을 선택적으로 식각하여 홀수번째의 활성영역(10A)의 열에 위치하는 제2 랜딩 플러그(13B)의 적어도 일부를 노출시키는 콘택홀을 형성한 후, 콘택홀 내에 도전 물질을 매립하는 방식으로 수행될 수 있다. 홀수번째의 활성영역(10A)의 열에 위치하는 하나의 제2 랜딩 플러그(13B)마다 하나의 상부 전극 콘택(23)이 형성될 수 있다.
여기서, 상부 전극 콘택(23)은 하부 전극 콘택(19)과 마찬가지로 비트라인 콘택(16) 및 비트라인(17)과 단락되지 않도록, 비트라인 콘택(16) 및 비트라인(17)과 최대한 간격을 갖도록 위치할 수 있다. 예컨대, 상부 전극 콘택(23)은 제2 랜딩 플러그(13B)와 중첩하도록 배치되되 제2 방향에서 제2 랜딩 플러그(13B)의 좌측으로 치우치도록 배치될 수 있다. 그에 따라, 도시된 바와 같이, 제2 방향에서 상부 전극 콘택(23)의 일부 예컨대, 우측 절반만 제2 랜딩 플러그(13B)와 중첩하고 나머지 예컨대, 좌측 절반은 소자 분리막(11)과 중첩할 수 있다.
이어서, 상부 전극 콘택(23)이 형성된 결과물 상에 도전 물질을 증착한 후 이 도전 물질과 가변 저항 물질층(20)을 함께 패터닝하여, 상부 전극 콘택(23)과 연결되면서 제3 방향과 교차하는 제4 방향으로 연장하되 하부 전극 콘택(19) 상에서는 절단된 상부 전극(24), 및 상부 전극(24)과 하부 전극(20) 사이의 교차점마다 배치되는 섬 형상의 가변 저항 물질 패턴(21')을 형성한다. 여기서, 제4 방향은, 제1 및 제2 방향과 소정 각도를 갖는 선의 방향으로서 이 선 상에서 하부 전극 콘택(19)과 상부 전극 콘택(23)은 교대로 배열된다. 예를 들어, 제4 방향은 A-A' 선과 실질적으로 수직인 방향 즉, 어느 하나의 상부 전극 콘택(23)과, 어느 하나의 상부 전극 콘택(23)이 위치하는 활성영역(10A)의 열과 인접한 짝수번째의 열에 위치하면서 상부 전극 콘택(23)과 두번째로 가까운 하부 전극 콘택(19)을 지나는 선의 방향일 수 있다.
이상으로 설명한 공정에 의해 도 5a 및 도 5b에 도시된 것과 같은 가변 저항 메모리 장치가 제조될 수 있다.
도 5a 및 도 5b를 다시 참조하면, 반도체 기판(10)의 활성영역(10A)마다 소스, 드레인 및 게이트를 삼단자로 하는 트랜지스터가 배치된다. 트랜지스터의 드레인 영역은 제1 랜딩 플러그(13A) 및 비트라인 콘택(16)을 통하여 비트라인(17)에 연결된다. 트랜지스터의 소스 영역은 제2 랜딩 플러그(13B), 하부 전극 콘택(19) 및 상부 전극 콘택(19)을 통하여 스토리지 노드에 연결된다. 스토리지 노드는, 하부 전극(20), 상부 전극(24) 및 이들 사이에 개재된 가변 저항 물질 패턴(21')을 포함한다.
여기서, 제2 랜딩 플러그(13B) 중 홀수번째의 가상 라인 상의 제2 랜딩 플러그(13B)는 하부 전극 콘택(19)을 통하여 하부 전극(20)에 연결되고, 짝수번째의 가상 라인 상의 제2 랜딩 플러그(13B)는 상부 전극 콘택(23)을 통하여 상부 전극(24)에 연결된다.
하부 전극(20)은 제3 방향으로 연장하되 상부 전극 콘택(23) 상에서 절단되고, 상부 전극(24)은 제3 방향과 교차하는 제4 방향으로 연장하되 하부 전극 콘택(19) 상에서 절단된다. 하부 전극(20)과 상부 전극(24)의 교차점마다 단위 셀이 형성된다.
이와 같은 가변 저항 메모리 장치는 하부 전극(20)과 상부 전극(24)의 교차점마다 단위 셀이 배치되므로 집적도 증가에 유리하고, 중간에 절단된 부분을 갖는 하부 전극(20) 및 제2 상부 전극(24)을 갖기 때문에 종래의 크로스바 어레이 구조에 비하여 비선택된 메모리 셀로의 누설 전류 경로의 수가 크게 감소되는 장점이 있다.
나아가, 트랜지스터는 제1 및 제2 방향을 따라 배열되는 반면, 그 상부에 형성되는 스토리지 노드는 제1 및 제2 방향에 대해 소정 각도로 기울어진 제3 및 제4 방향을 따라 배열되기 때문에, 집적도가 더욱 증가될 수 있다. 이하의 도 6을 참조하여 보다 상세히 설명한다.
도 6은 도 5a의 일부를 확대한 도면이다.
도 6을 참조하면, 제1 방향 및 제2 방향에서 서로 인접한 네 개의 상부 전극 콘택(23)을 잇는 사각형의 점선 영역이 존재한다고 가정한다. 여기서, 트랜지스터 레이어의 하프-피치(half-pitch)를 F1이라고 하면 점선 영역의 한 변은 4F1이 됨을 알 수 있다. 한편, 트랜지스터 레이어 상에 위치하는 스토리지 노드 레이어의 하프-피치를 F2라 하면, 피타고라스 정리에 따라 4F1을 빗변으로 하는 2F2 및 6F2의 두 변이 그려질 수 있다. 그에 따라 (4F1)2 = (2F2)2 + (6F2)2의 수식이 성립될 수 있다.
따라서, 점선 영역의 면적 (4F1)2은 40(F2)2과 동일하다. 도시된 바와 같이 40(F2)2의 면적에는 8개의 단위 셀이 존재한다.
결과적으로 5(F2)2의 면적에 단위 셀이 형성될 수 있어 집적도가 크게 증가됨을 알 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 반도체 기판 13A, 13B: 제1, 제2 랜딩 플러그
16: 비트라인 콘택 17: 비트라인
19: 하부 전극 콘택 20: 하부 전극
21: 가변 저항 물질층 23: 상부 전극 콘택
24: 상부 전극

Claims (13)

  1. 제1 방향으로 일직선상에 배열되고 제2 방향으로 제1 랜딩 플러그와 제2 랜딩 플러그가 교대로 위치하도록 배열되는 복수의 활성영역;
    상기 활성영역을 가로질러 상기 활성영역을 제1 및 제2 부분으로 구분하면서 제2 방향으로 연장하는 게이트 패턴;
    상기 제1 및 제2 부분 상에 각각 형성된 상기 제1 및 제2 랜딩 플러그;
    비트라인 콘택을 통하여 상기 제1 랜딩 플러그와 연결되고 제1 방향으로 연장하는 비트라인;
    제1 방향으로 배열되는 활성영역의 열 중 짝수번째 열의 제2 랜딩 플러그 및 홀수번째 열의 제2 랜딩 플러그와 각각 연결되는 제1 및 제2 전극 콘택;
    상기 제1 전극 콘택과 연결되면서 제3 방향으로 연장하되 상기 제2 전극 콘택 상에서 절단된 제1 전극;
    상기 제2 전극 콘택과 연결되면서 제3 방향과 교차하는 제4 방향으로 연장하되 상기 제1 전극 콘택 상에서 절단된 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이에 개재되는 가변 저항 물질층을 포함하고
    제3 방향 및 제4 방향에서 상기 제1 및 제2 전극 콘택은 교대로 배열되는
    가변 저항 메모리 장치.
  2. 제1 항에 있어서,
    상기 활성영역은, 제1 방향의 장축 및 제1 방향과 교차하는 제2 방향의 단축을 갖는
    가변 저항 메모리 장치.
  3. 제1 항에 있어서,
    상기 비트라인 콘택은, 상기 제1 랜딩 플러그와 적어도 일부가 중첩하면서 제2 방향에서 상기 제1 랜딩 플러그의 일측으로 치우치게 배치되고,
    상기 제1 및 제2 전극 콘택 각각은, 상기 제2 랜딩 플러그와 적어도 일부가 중첩하면서 제2 방향에서 상기 제2 랜딩 플러그의 타측으로 치우치게 배치되는
    가변 저항 메모리 장치.
  4. 제3 항에 있어서,
    상기 비트라인 콘택의 타측 일부는 상기 제1 랜딩 플러그와 중첩하고 나머지는 소자 분리막과 중첩하고,
    상기 제1 및 제2 전극 콘택 각각의 일측 일부는 상기 제2 랜딩 플러그와 중첩하고 나머지는 소자 분리막과 중첩하는
    가변 저항 메모리 장치.

  5. 제1 항에 있어서,
    상기 제1 및 제2 전극 콘택 각각은, 상기 비트라인 콘택 및 상기 비트라인과 중첩하지 않는 위치에 배치되는
    가변 저항 메모리 장치.
  6. 제1 항에 있어서,
    상기 제3 방향은,
    하나의 제1 전극 콘택과, 상기 하나의 제1 전극 콘택으로부터 두번째로 가까운 제2 전극 콘택을 잇는 선의 연장 방향이고,
    상기 제4 방향은,
    하나의 제2 전극 콘택과, 상기 하나의 제2 전극 콘택으로부터 두번째로 가까운 제1 전극 콘택을 잇는 선의 연장 방향인
    가변 저항 메모리 장치.
  7. 제6 항에 있어서,
    5(F2)2의 면적에 단위 셀이 형성되는
    가변 저항 메모리 장치.
  8. 제1 방향으로 일직선상에 배열되고 제2 방향으로 제1 랜딩 플러그와 제2 랜딩 플러그가 교대로 위치하도록 배열되는 복수의 활성영역이 정의된 기판을 제공하는 단계;
    상기 기판 상에 상기 활성영역을 가로질러 상기 활성영역을 제1 및 제2 부분으로 구분하면서 제2 방향으로 연장하는 게이트 패턴을 형성하는 단계;
    상기 제1 및 제2 부분 상에 각각 상기 제1 및 제2 랜딩 플러그를 형성하는 단계;
    비트라인 콘택을 통하여 상기 제1 랜딩 플러그와 연결되고 제1 방향으로 연장하는 비트라인을 형성하는 단계;
    제1 전극 콘택을 통하여 제1 방향으로 배열되는 활성영역의 열 중 짝수번째 열의 제2 랜딩 플러그와 연결되고, 제3 방향으로 연장하되 제2 전극 콘택 상에서 절단된 제1 전극과, 제2 전극 콘택을 통하여 홀수번째 열의 제2 랜딩 플러그와 연결되고 제3 방향과 교차하는 제4 방향으로 연장하되 제1 전극 콘택 상에서는 절단된 제2 전극과, 제1 및 제2 전극 사이에 개재되는 가변 저항 물질 패턴을 형성하는 단계를 포함하고,
    제3 방향 및 제4 방향에서 상기 제1 및 제2 전극 콘택은 교대로 배열되는
    가변 저항 메모리 장치의 제조 방법.
  9. 제8 항에 있어서,
    상기 비트라인 콘택은, 상기 제1 랜딩 플러그와 적어도 일부가 중첩하면서 제2 방향에서 상기 제1 랜딩 플러그의 일측으로 치우치게 배치되고,
    상기 제1 및 제2 전극 콘택 각각은, 상기 제2 랜딩 플러그와 적어도 일부가 중첩하면서 제2 방향에서 상기 제2 랜딩 플러그의 타측으로 치우치게 배치되는
    가변 저항 메모리 장치의 제조 방법.
  10. 제9 항에 있어서,
    상기 비트라인 콘택의 타측 일부는 상기 제1 랜딩 플러그와 중첩하고 나머지는 소자 분리막과 중첩하고,
    상기 제1 및 제2 전극 콘택 각각의 일측 일부는 상기 제2 랜딩 플러그와 중첩하고 나머지는 소자 분리막과 중첩하는
    가변 저항 메모리 장치의 제조 방법.
  11. 제8 항에 있어서,
    상기 제1 및 제2 전극 콘택 각각은, 상기 비트라인 콘택 및 상기 비트라인과 중첩하지 않는 위치에 배치되는
    가변 저항 메모리 장치의 제조 방법.
  12. 제8 항에 있어서,
    상기 제3 방향은,
    하나의 제1 전극 콘택과, 상기 하나의 제1 전극 콘택으로부터 두번째로 가까운 제2 전극 콘택을 잇는 선의 연장 방향이고,
    상기 제4 방향은,
    하나의 제2 전극 콘택과, 상기 하나의 제2 전극 콘택으로부터 두번째로 가까운 제1 전극 콘택을 잇는 선의 연장 방향인
    가변 저항 메모리 장치의 제조 방법.
  13. 제8 항에 있어서,
    상기 제1 전극, 상기 제2 전극 및 상기 가변 저항 물질 패턴 형성 단계는,
    상기 제1 전극 콘택이 형성된 결과물 상에 제1 도전 물질 및 가변 저항 물질을 형성하고 패터닝하여 상기 제1 전극 및 상기 제1 전극과 동일한 평면 형상을 갖는 가변 저항 물질층을 형성하는 단계; 및
    상기 가변 저항 물질층이 형성된 결과물 상에 제2 도전 물질을 형성하고 상기 제2 도전 물질 및 상기 가변 저항 물질층을 패터닝하여 상기 제2 전극 및 상기 가변 저항 물질 패턴을 형성하는 단계를 포함하는
    가변 저항 메모리 장치의 제조 방법.

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