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KR20130129786A - 리프래쉬 방법과 이를 이용한 반도체 메모리 장치 - Google Patents

리프래쉬 방법과 이를 이용한 반도체 메모리 장치 Download PDF

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KR20130129786A
KR20130129786A KR1020120053907A KR20120053907A KR20130129786A KR 20130129786 A KR20130129786 A KR 20130129786A KR 1020120053907 A KR1020120053907 A KR 1020120053907A KR 20120053907 A KR20120053907 A KR 20120053907A KR 20130129786 A KR20130129786 A KR 20130129786A
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김근국
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에스케이하이닉스 주식회사
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Abstract

반도체 메모리 장치는 올뱅크리프래쉬커맨드에 응답하여 리프래쉬가 수행된 뱅크에 대한 정보를 포함하는 레벨신호를 전달하여 올뱅크선택신호를 생성하는 올뱅크선택신호생성부 및 상기 올뱅크선택신호에 응답하여 리프래쉬가 수행되거나, 상기 레벨신호가 인에이블되는 경우 인에이블되는 퍼뱅크선택신호에 응답하여 리프래쉬가 수행되는 다수의 뱅크를 포함하는 뱅크부를 포함한다.

Description

리프래쉬 방법과 이를 이용한 반도체 메모리 장치{METHOD FOR REFRESH AND SEMICONDUCTOR MEMORY DEVICE USING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀더 구체적으로 리프래쉬 동작시 전류소모를 감소할 수 있는 반도체 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치는 데이터신호가 기록되는 다수의 메모리 셀에 축적된 전하량에 따라 데이터신호는 '1' 또는 '0'으로 판독된다. 그런데, 시간이 경과함에 따라 메모리 셀에 축적된 전하가 방출되어 '1' 또는 '0'을 판정하기 어려워지기 때문에 일정한 시간 간격마다 메모리 셀에 기록된 데이터 신호를 증폭하여 재기록하는 오토리프래쉬(Auto Refresh) 동작이 수행된다.
오토리프래쉬(Auto Refresh)는 반도체 메모리 장치의 뱅크별로 리프래쉬하는 퍼뱅크리프래쉬와 모든 뱅크를 리프래쉬하는 올뱅크리프래쉬로 구분된다.
도 1 은 종래기술의 오토리프래쉬가 수행되는 반도체 메모리 장치를 도시한 블럭도이다.
도 1 에 도시된 바와 같이, 반도체 메모리 장치는 퍼뱅크리프래쉬커맨드(PBR_CMD)를 입력받아 인에이블되는 퍼뱅크선택신호(PER_BS<1:4>)를 생성하는 퍼뱅크리프래쉬부(10)와 올뱅크리프래쉬커맨드(ABR_CMD)를 입력받아 인에이블되는 올뱅크선택신호(ALL_BS)를 생성하는 올뱅크리프래쉬부(20) 및 퍼뱅크선택신호(PER_BS<1:4>)가 인에이블되는 경우 제1 내지 제4 뱅크(31~34)가 각각 리프래쉬되고, 올뱅크선택신호(ALL_BS)가 인에이블되는 경우 제1 내지 제4 뱅크(31~34)가 모두 리프래쉬되는 뱅크부(30)로 구성된다.
이와 같이 구성된 반도체 메모리 장치의 동작을 도 1을 참고하여 퍼뱅크리프래쉬커맨드(PBR_CMD)를 입력받아 제1 및 제2 뱅크(31,32)가 리프래쉬 된 이후 올뱅크리프래쉬커맨드(ABR_CMD)가 입력되는 경우의 동작을 설명하면 다음과 같다.
우선, 퍼뱅크리프래쉬부(10)는 퍼뱅크리프래쉬커맨드(PBR_CMD)를 입력받아 제1 및 제2 퍼뱅크선택신호(PER_BS<1:2>)를 인에이블시키고, 제3 및 제4 퍼뱅크선택신호(PER_BS<1:2>)를 디스에이블시킨다. 이때, 제1 및 제2 뱅크(31,32)는 인에이블되는 제1 및 제2 퍼뱅크선택신호(PER_BS<1:2>)를 입력받아 리프래쉬가 수행된다. 그리고, 제3 및 제4 뱅크(33,34)는 디스에이블되는 제3 및 제4 퍼뱅크선택신호(PER_BS<3:4>)를 입력받아 리프래쉬가 수행되지 않는다.
다음으로, 올뱅크리프래쉬부(20)는 올뱅크리프래쉬커맨드(ABR_CMD)를 입력받아 올뱅크선택신호(ALL_BS)를 인에이블시킨다. 이때, 제1 내지 제4 뱅크(31~34)는 인에이블되는 올뱅크선택신호(ALL_BS)를 입력받아 리프래쉬가 수행된다.
이와 같이 구성된 반도체 메모리 장치는 퍼뱅크리프래쉬커맨드(PBR_CMD)가 입력되어 제1 및 제2 뱅크(31,32)가 리프래쉬 된 이후 올뱅크리프래쉬커맨드(ABR_CMD)가 입력되는 경우 제1 내지 제4 뱅크(31~34)가 모두 리프래쉬되기 때문에 제1 및 제2 뱅크(31,32)가 다시 리프래쉬되므로 불필요한 전류소모를 하게 된다.
본 발명은 리프래쉬가 수행된 뱅크에 대해서는 중복적으로 리프래쉬가 수행되지 않도록 하여 불필요한 전류소모를 감소할 수 있는 반도체 메모리 장치를 제공한다.
이를 위해 본 발명은 올뱅크리프래쉬커맨드에 응답하여 리프래쉬가 수행된 뱅크에 대한 정보를 포함하는 레벨신호를 전달하여 올뱅크선택신호를 생성하는 올뱅크선택신호생성부 및 상기 올뱅크선택신호에 응답하여 리프래쉬가 수행되거나, 상기 레벨신호가 인에이블되는 경우 인에이블되는 퍼뱅크선택신호에 응답하여 리프래쉬가 수행되는 다수의 뱅크를 포함하는 뱅크부를 포함하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 퍼뱅크리프래쉬커맨드가 입력되는 경우 인에이블되는 제1 펄스신호에 응답하여 리프래쉬가 수행된 뱅크에 대한 정보를 포함하는 레벨신호를 저장하고, 상기 레벨신호가 인에이블되는 경우 인에이블되는 퍼뱅크선택신호를 생성하는 뱅크선택부와 올뱅크리프래쉬커맨드가 입력되는 경우 인에이블되는 제2 펄스신호에 응답하여 상기 레벨신호를 전달하여 올뱅크선택신호를 생성하는 신호전달부 및 상기 퍼뱅크선택신호 또는 상기 올뱅크선택신호에 응답하여 리프래쉬가 수행되는 다수의 뱅크를 포함하는 뱅크부를 포함하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 퍼뱅크리프래쉬커맨드에 응답하여 인에이블되는 제1 및 제2 레벨신호를 저장하고, 상기 제1 및 제2 레벨신호가 인에이블되는 경우 인에이블되는 제1 및 제2 퍼뱅크선택신호에 따라 리프래쉬가 수행되는 뱅크를 선택하는 제1 단계 및 올뱅크리프래쉬커맨드에 응답하여 상기 제1 및 제2 레벨신호를 전달하여 생성되는 제1 및 제2 올뱅크선택신호에 따라 리프래쉬가 수행되는 뱅크를 선택하는 제2 단계를 포함하는 리프래쉬방법을 제공한다.
본 발명에 의하면 리프래쉬가 수행된 뱅크에 대해서는 중복적으로 리프래쉬가 수행되지 않도록 하여 불필요한 전류소모를 감소할 수 있는 효과가 있다.
도 1 은 종래기술의 오토리프래쉬가 수행되는 반도체 메모리 장치를 도시한 블럭도이다.
도 2 는 본 발명의 일실시예에 따른 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 3 은 도 2에 도시된 퍼뱅크선택신호생성부에 포함된 뱅크선택부의 회로도이다.
도 4 는 도 2에 도시된 올뱅크선택신호생성부에 포함된 신호전달부의 회로도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2 는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 2 에 도시된 바와 같이, 본 실시예에 따른 반도체 메모리 장치는 퍼뱅크선택신호생성부(40), 올뱅크선택신호생성부(50), 어드레스생성부(60) 및 뱅크부(70)로 구성된다.
퍼뱅크선택신호생성부(40)는 퍼뱅크리프래쉬커맨드(PBR_CMD)를 입력받아 인에이블되는 제1 펄스신호(PER_PUL)를 생성하는 제1 펄스신호생성부(41) 및 제1 펄스신호(PER_PUL)를 입력받아 인에이블되는 제1 내지 제4 레벨신호(LEV<1:4>)를 생성하고, 제1 내지 제4 레벨신호(LEV<1:4>)가 인에이블되는 경우 인에이블되는 제1 내지 제4 퍼뱅크선택신호(BS1<1:4>)를 생성하는 뱅크선택부(42)로 구성된다.
좀더 구체적으로 뱅크선택부(42)의 구성을 도 3을 참고하여 설명하면 다음과 같다.
도 3에 도시된 바와 같이, 뱅크선택부(42)는 제1 펄스신호(PER_PUL)를 입력받아 전원전압(VDD)을 버퍼링하여 제1 레벨신호(LEV<1>) 및 제1 퍼뱅크선택신호(BS1<1>)를 생성하는 제1 뱅크선택부(420), 제1 펄스신호(PER_PUL)를 입력받아 제1 레벨신호(LEV<1>)를 버퍼링하여 제2 레벨신호(LEV<2>) 및 제2 퍼뱅크선택신호(BS1<2>)를 생성하는 제2 뱅크선택부(421), 제1 펄스신호(PER_PUL)를 입력받아 제2 레벨신호(LEV<2>)를 버퍼링하여 제3 레벨신호(LEV<3>) 및 제3 퍼뱅크선택신호(BS1<3>)를 생성하는 제3 뱅크선택부(422) 및 제1 펄스신호(PER_PUL)를 입력받아 제3 레벨신호(LEV<3>)를 버퍼링하여 제4 레벨신호(LEV<4>) 및 제4 퍼뱅크선택신호(BS1<4>)를 생성하는 제4 뱅크선택부(423)로 구성된다.
제1 뱅크선택부(420)는 제1 펄스신호(PER_PUL)의 첫 번째 펄스가 입력되는 경우 제1 노드(nd40)로 전달된 전원전압(VDD)을 래치하고, 전원전압(VDD)을 버퍼링하여 로직로우레벨에서 로직하이레벨로 인에이블되는 제1 레벨신호(LEV<1>)를 생성하는 제1 래치부(4200) 및 제1 레벨신호(LEV<1>)가 로직로우레벨에서 로직하이레벨로 인에이블되는 경우 인에이블되는 제1 퍼뱅크선택신호(BS1<1>)를 생성하는 제1 논리부(4201)로 구성된다.
제2 뱅크선택부(421)는 제1 펄스신호(PER_PUL)의 두 번째 펄스가 입력되는 경우 제2 노드(nd41)로 전달된 제1 레벨신호(LEV<1>)를 래치하고, 제1 레벨신호(LEV<1>)를 버퍼링하여 로직로우레벨에서 로직하이레벨로 인에이블되는 제2 레벨신호(LEV<2>)를 생성하는 제2 래치부(4210) 및 제2 레벨신호(LEV<2>)가 로직로우레벨에서 로직하이레벨로 인에이블되는 경우 인에이블되는 제2 퍼뱅크선택신호(BS1<2>)를 생성하는 제2 논리부(4211)로 구성된다.
제3 뱅크선택부(422)는 제1 펄스신호(PER_PUL)의 세 번째 펄스가 입력되는 경우 제3 노드(nd42)로 전달된 제2 레벨신호(LEV<2>)를 래치하고, 제2 레벨신호(LEV<2>)를 버퍼링하여 로직로우레벨에서 로직하이레벨로 인에이블되는 제3 레벨신호(LEV<3>)를 생성하는 제3 래치부(4220) 및 제3 레벨신호(LEV<3>)가 로직로우레벨에서 로직하이레벨로 인에이블되는 경우 인에이블되는 제3 퍼뱅크선택신호(BS1<3>)를 생성하는 제3 논리부(4221)로 구성된다.
제4 뱅크선택부(423)는 제1 펄스신호(PER_PUL)의 네 번째 펄스가 입력되는 경우 제4 노드(nd43)로 전달된 제3 레벨신호(LEV<3>)를 래치하고, 제3 레벨신호(LEV<3>)를 버퍼링하여 로직로우레벨에서 로직하이레벨로 인에이블되는 제4 레벨신호(LEV<4>)를 생성하는 제4 래치부(4230) 및 제4 레벨신호(LEV<4>)가 로직로우레벨에서 로직하이레벨로 인에이블되는 경우 인에이블되는 제4 퍼뱅크선택신호(BS1<4>)를 생성하는 제4 논리부(4231)로 구성된다.
그리고, 뱅크선택부(42)는 리셋신호(RST), 제4 레벨신호(LEV<4>) 및 제2 펄스신호(ALL_PUL)를 부정 논리합 연산을 수행하여 제1 내지 제4 노드(nd40~nd43)를 로직로우레벨로 초기화시키기 위한 초기화신호(RSTB)를 생성하는 초기화신호생성부(424)를 더 포함한다. 여기서, 리셋신호(RST)는 반도체 메모리 장치의 내부전압 레벨이 전원전압의 레벨을 따라 레벨이 상승하는 파워업구간에서 인에이블되는 신호이다. 즉, 뱅크선택부(42)는 파워업구간과 제4 레벨신호(LEV<4>)가 인에이블되는 경우 및 제2 펄스신호(ALL_PUL)가 인에이블되는 경우 제1 내지 제4 노드(nd40~nd43)를 로직로우레벨로 초기화시켜 제1 내지 제4 레벨신호(LEV<1:4>)를 디스에이블시킨다.
올뱅크선택신호생성부(50)는 올뱅크리프래쉬커맨드(ABR_CMD)를 입력받아 인에이블되는 제2 펄스신호(ALL_PUL)를 생성하는 제2 펄스신호생성부(51) 및 제2 펄스신호(ALL_PUL)를 입력받아 제1 내지 제4 레벨신호(LEV<1:4>)를 반전 버퍼링하여 제1 내지 제4 올뱅크선택신호(BS2<1:4>)를 생성하는 신호전달부(52)로 구성된다.
좀더 구체적으로 신호전달부(52)의 구성을 도 4를 참고하여 설명하면 다음과 같다.
도 4에 도시된 바와 같이, 신호전달부(52)는 제2 펄스신호(ALL_PUL)를 입력받아 제1 레벨신호(LEV<1>)를 반전 버퍼링하여 제1 올뱅크선택신호(BS2<1>)를 생성하는 제1 버퍼부(520), 제2 펄스신호(ALL_PUL)를 입력받아 제2 레벨신호(LEV<2>)를 반전 버퍼링하여 제2 올뱅크선택신호(BS2<2>)를 생성하는 제2 버퍼부(521), 제2 펄스신호(ALL_PUL)를 입력받아 제3 레벨신호(LEV<3>)를 반전 버퍼링하여 제3 올뱅크선택신호(BS2<3>)를 생성하는 제3 버퍼부(522) 및 제2 펄스신호(ALL_PUL)를 입력받아 제4 레벨신호(LEV<4>)를 반전 버퍼링하여 제4 올뱅크선택신호(BS2<4>)를 생성하는 제4 버퍼부(523)로 구성된다.
어드레스생성부(60)는 제1 펄스신호(PER_PUL) 또는 제2 펄스신호(ALL_PUL)가 입력되는 경우 내부어드레스(ADD<1:N>)를 카운팅하여 생성한다.
뱅크부(70)는 제1 퍼뱅크선택신호(BS1<1>) 또는 제1 올뱅크선택신호(BS2<1>)가 인에이블되는 경우 내부어드레스(ADD<1:N>)의 조합에 따라 리프래쉬가 수행되는 제1 뱅크(71), 제2 퍼뱅크선택신호(BS1<2>) 또는 제2 올뱅크선택신호(BS2<2>)가 인에이블되는 경우 내부어드레스(ADD<1:N>)의 조합에 따라 리프래쉬가 수행되는 제2 뱅크(72), 제3 퍼뱅크선택신호(BS1<3>) 또는 제3 올뱅크선택신호(BS2<3>)가 인에이블되는 경우 내부어드레스(ADD<1:N>)의 조합에 따라 리프래쉬가 수행되는 제3 뱅크(73) 및 제4 퍼뱅크선택신호(BS1<4>) 또는 제4 올뱅크선택신호(BS2<4>)가 인에이블되는 경우 내부어드레스(ADD<1:N>)의 조합에 따라 리프래쉬가 수행되는 제4 뱅크(74)로 구성된다.
이와 같이 구성된 반도체 메모리 장치의 리프래쉬동작을 도 2 내지 도 4를 참고하여 퍼뱅크리프래쉬커맨드(PBR_CMD)를 입력받아 리프래쉬동작 중에 올뱅크리프래쉬커맨드(ABR_CMD)가 입력되는 경우를 설명하되, 퍼뱅크리프래쉬커맨드(PBR_CMD)에 의해 제1 및 제2 뱅크(71,72)가 리프래쉬 된 이후 올뱅크리프래쉬커맨드(ABR_CMD)가 입력되는 경우의 동작을 설명하면 다음과 같다.
우선, 퍼뱅크선택신호생성부(40)의 제1 펄스신호생성부(41)는 첫 번째 퍼뱅크리프래쉬커맨드(PBR_CMD)를 입력받아 제1 펄스신호(PER_PUL)를 로직하이레벨로 생성한다.
뱅크선택부(42)의 제1 뱅크선택부(420)는 로직하이레벨의 제1 펄스신호(PER_PUL)를 입력받아 전원전압(VDD)을 버퍼링하여 로직로우레벨에서 로직하이레벨로 인에이블되는 제1 레벨신호(LEV<1>)를 생성하고, 제1 퍼뱅크선택신호(BS1<1>)를 로직하이레벨로 생성한다. 이때, 제2 내지 제4 뱅크선택부(421~423)는 로직로우레벨의 제2 내지 제4 레벨신호(LEV<2:4>) 및 로직로우레벨의 제2 내지 제4 퍼뱅크선택신호(BS1<2:4>)를 생성한다.
어드레스생성부(60)는 로직하이레벨의 제1 펄스신호(PER_PUL)를 입력받아 내부어드레스(ADD<1:N>)를 카운팅한다.
뱅크(70)의 제1 뱅크(71)는 로직하이레벨의 제1 퍼뱅크선택신호(BS1<1>)를 입력받아 어드레스(ADD<1:N>)의 조합에 따라 리프래쉬가 수행된다. 이때, 제2 내지 제4 뱅크(72~74)는 로직로우레벨의 제2 내지 제4 퍼뱅크선택신호(BS1<2:4>)를 입력받아 리프래쉬가 수행되지 않는다.
다음으로, 퍼뱅크선택신호생성부(40)의 제1 펄스신호생성부(41)는 두 번째 퍼뱅크리프래쉬커맨드(PBR_CMD)를 입력받아 제1 펄스신호(PER_PUL)를 로직하이레벨로 생성한다.
뱅크선택부(42)의 제1 뱅크선택부(420)는 로직하이레벨의 제1 펄스신호(PER_PUL)를 입력받아 로직하이레벨의 제1 레벨신호(LEV<1>) 및 로직로우레벨의 제1 퍼뱅크선택신호(BS1<1>)를 생성한다. 제2 뱅크선택부(421)는 로직하이레벨의 제1 펄스신호(PER_PUL)를 입력받아 로직하이레벨의 제1 레벨신호(LEV<1>)를 버퍼링하여 로직로우레벨에서 로직하이레벨로 레벨천이하는 제2 레벨신호(LEV<2>)를 생성하고, 제2 퍼뱅크선택신호(BS1<2>)를 로직하이레벨로 생성한다. 이때, 제3 및 제4 뱅크선택부(422~423)는 로직로우레벨의 제3 및 제4 레벨신호(LEV<3:4>) 및 로직로우레벨의 제3 및 제4 퍼뱅크선택신호(BS1<3:4>)를 생성한다.
어드레스생성부(60)는 로직하이레벨의 제1 펄스신호(PER_PUL)를 입력받아 내부어드레스(ADD<1:N>)를 카운팅한다.
뱅크(70)의 제1 뱅크(71)는 로직로우레벨의 제1 퍼뱅크선택신호(BS1<1>)를 입력받아 리프래쉬가 수행되지 않는다. 제2 뱅크(72)는 로직하이레벨의 제2 퍼뱅크선택신호(BS1<2>)를입력받아 내부어드레스(ADD<1:N>)의 조합에 따라 리프래쉬가 수행된다. 이때, 제3 및 제4 뱅크(73~74)는 로직로우레벨의 제3 및 제4 퍼뱅크선택신호(BS1<3:4>)를 입력받아 리프래쉬가 수행되지 않는다.
다음으로, 올뱅크선택신호생성부(50)의 제2 펄스신호생성부(51)는 올뱅크리프래쉬커맨드(ABR_CMD)를 입력받아 제2 펄스신호(ALL_PUL)를 로직하이레벨로 생성한다.
신호전달부(52)의 제1 버퍼부(520)는 로직하이레벨의 제2 펄스신호(ALL_PUL)를 입력받아 로직하이레벨의 제1 레벨신호(LEV<1>)를 반전 버퍼링하여 로직로우레벨의 제1 올뱅크선택신호(BS2<1>)를 생성한다. 제2 버퍼부(521)는 로직하이레벨의 제2 펄스신호(ALL_PUL)를 입력받아 로직하이레벨의 제2 레벨신호(LEV<2>)를 반전 버퍼링하여 로직로우레벨의 제2 올뱅크선택신호(BS2<2>)를 생성한다. 제3 버퍼부(522)는 로직하이레벨의 제2 펄스신호(ALL_PUL)를 입력받아 로직로우레벨의 제3 레벨신호(LEV<3>)를 반전 버퍼링하여 로직하이레벨의 제3 올뱅크선택신호(BS2<3>)를 생성한다. 제4 버퍼부(523)는 로직하이레벨의 제2 펄스신호(ALL_PUL)를 입력받아 로직로우레벨의 제4 레벨신호(LEV<4>)를 반전 버퍼링하여 로직하이레벨의 제4 올뱅크선택신호(BS2<4>)를 생성한다.
어드레스생성부(60)는 로직하이레벨의 제2 펄스신호(PER_PUL)를 입력받아 내부어드레스(ADD<1:N>)를 카운팅한다.
뱅크(70)의 제1 뱅크(71)는 로직로우레벨의 제1 올뱅크선택신호(BS2<1>)를 입력받아 리프래쉬가 수행되지 않는다. 제2 뱅크(72)는 로직로우레벨의 제2 올뱅크선택신호(BS2<2>)를 입력받아 리프래쉬가 수행되지 않는다. 제3 뱅크(73)는 로직하이레벨의 제3 올뱅크선택신호(BS2<3>)를 입력받아 내부어드레스(ADD<1:N>)의 조합에 따라 리프래쉬가 수행된다. 제4 뱅크(74)는 로직하이레벨의 제4 올뱅크선택신호(BS2<4>)를 입력받아 내부어드레스(ADD<1:N>)의 조합에 따라 리프래쉬가 수행된다.
이상 살펴본 바와 같이, 본 실시예의 반도체 메모리 장치는 퍼뱅크리프래쉬 동작시 리프래쉬가 수행된 뱅크에 대한 정보를 저장하고, 올뱅크리프래쉬동작시 퍼뱅크리프래쉬동작에서 리프래쉬가 수행된 뱅크는 리프래쉬를 수행하지 않아 불필요한 전류소모를 감소할 수 있다.
10. 퍼뱅크리프래쉬부 20. 올뱅크리프래쉬부
30. 뱅크부 31~34: 제1 내지 제4 뱅크
40. 퍼뱅크선택신호생성부 41. 제1 펄스신호생성부
42. 뱅크선택부 50. 올뱅크선택신호생성부
51. 제2 펄스신호생성부 52. 신호전달부
60. 어드레스생성부 70. 뱅크부
71~74: 제1 내지 제4 뱅크

Claims (23)

  1. 올뱅크리프래쉬커맨드에 응답하여 리프래쉬가 수행된 뱅크에 대한 정보를 포함하는 레벨신호를 전달하여 올뱅크선택신호를 생성하는 올뱅크선택신호생성부; 및
    상기 올뱅크선택신호에 응답하여 리프래쉬가 수행되거나, 상기 레벨신호가 인에이블되는 경우 인에이블되는 퍼뱅크선택신호에 응답하여 리프래쉬가 수행되는 다수의 뱅크를 포함하는 뱅크부를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 올뱅크선택신호는 상기 레벨신호가 인에이블되는 경우 디스에이블되는 신호인 반도체 메모리 장치.
  3. 제 1 항에 있어서, 상기 올뱅크선택신호생성부는
    상기 올뱅크리프래쉬커맨드에 응답하여 인에이블되는 제1 펄스신호를 생성하는 제1 펄스신호생성부; 및
    상기 제1 펄스신호에 응답하여 상기 레벨신호를 버퍼링하여 상기 올뱅크선택신호를 생성하는 신호전달부를 포함하는 반도체 메모리 장치.
  4. 제 3 항에 있어서, 상기 신호전달부는
    상기 제1 펄스신호에 응답하여 제1 레벨신호를 반전 버퍼링하여 제1 올뱅크선택신호를 생성하는 제1 버퍼부; 및
    상기 제1 펄스신호에 응답하여 제2 레벨신호를 반전 버퍼링하여 제2 올뱅선택신호를 생성하는 제2 버퍼부를 포함하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    퍼뱅크리프래쉬커맨드에 응답하여 상기 레벨신호 및 상기 퍼뱅크선택신호를 생성하는 퍼뱅크선택신호생성부를 더 포함하는 반도체 메모리 장치.
  6. 제 5 항에 있어서, 상기 퍼뱅크선택신호생성부는
    상기 퍼뱅크리프래쉬커맨드에 응답하여 인에이블되는 제2 펄스신호를 생성하는 제2 펄스신호생성부; 및
    상기 제2 펄스신호에 응답하여 인에이블되는 상기 레벨신호를 저장하고, 상기 레벨신호에 응답하여 인에이블되는 상기 퍼뱅크선택신호를 생성하는 뱅크선택부를 포함하는 반도체 메모리 장치.
  7. 제 6 항에 있어서, 상기 뱅크선택부는
    상기 제2 펄스신호에 응답하여 제1 노드로 전달되는 전원전압을 버퍼링하여 제1 레벨신호 및 제1 퍼뱅크선택신호를 생성하는 제1 뱅크선택부;
    상기 제2 펄스신호에 응답하여 제2 노드로 전달되는 상기 제1 레벨신호를 버퍼링하여 제2 레벨신호 및 제2 퍼뱅크선택신호를 생성하는 제2 뱅크선택부; 및
    내부전압의 레벨이 전원전압의 레벨을 따라 레벨이 상승하는 파워업구간에서 인에이블되는 리셋신호, 상기 제2 레벨신호 및 상기 제2 펄스신호 중 적어도 어느 하나가 인에이블되는 경우 상기 제1 및 제2 노드를 초기화하는 초기화신호를 생성하는 초기화신호생성부를 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서, 상기 제1 뱅크선택부는
    상기 제2 펄스신호에 응답하여 상기 전원전압을 버퍼링하여 인에이블되는 상기 제1 레벨신호를 저장하는 제1 래치부; 및
    상기 제1 레벨신호가 인에이블되는 경우 인에이블되는 상기 제1 퍼뱅크선택신호를 생성하는 제1 논리부를 포함하는 반도체 메모리 장치.
  9. 제 7 항에 있어서, 상기 제2 뱅크선택부는
    상기 제2 펄스신호에 응답하여 상기 제1 레벨신호을 버퍼링하여 인에이블되는 상기 제2 레벨신호를 저장하는 제2 래치부; 및
    상기 제2 레벨신호가 인에이블되는 경우 인에이블되는 상기 제2 퍼뱅크선택신호를 생성하는 제2 논리부를 포함하는 반도체 메모리 장치.
  10. 제 7 항에 있어서,
    상기 제1 펄스신호 또는 상기 제2 펄스신호가 입력되는 경우 내부어드레스를 생성하는 어드레스생성부를 더 포함하는 반도체 메모리 장치.
  11. 제 10 항에 있어서, 상기 뱅크부는
    상기 제1 퍼뱅크선택신호 또는 상기 제1 올뱅크선택신호에 응답하여 상기 내부어드레스의 조합에 따라 리프래쉬가 수행되는 제1 뱅크; 및
    상기 제2 퍼뱅크선택신호 또는 상기 제2 올뱅크선택신호에 응답하여 상기 내부어드레스의 조합에 따라 리프래쉬가 수행되는 제2 뱅크를 포함하는 반도체 메모리 장치.
  12. 퍼뱅크리프래쉬커맨드가 입력되는 경우 인에이블되는 제1 펄스신호에 응답하여 리프래쉬가 수행된 뱅크에 대한 정보를 포함하는 레벨신호를 저장하고, 상기 레벨신호가 인에이블되는 경우 인에이블되는 퍼뱅크선택신호를 생성하는 뱅크선택부;
    올뱅크리프래쉬커맨드가 입력되는 경우 인에이블되는 제2 펄스신호에 응답하여 상기 레벨신호를 전달하여 올뱅크선택신호를 생성하는 신호전달부; 및
    상기 퍼뱅크선택신호 또는 상기 올뱅크선택신호에 응답하여 리프래쉬가 수행되는 다수의 뱅크를 포함하는 뱅크부를 포함하는 반도체 메모리 장치.
  13. 제 12 항에 있어서, 상기 올뱅크선택신호는 상기 레벨신호가 인에이블되는 경우 디스에이블되는 신호인 반도체 메모리 장치.
  14. 제 12 항에 있어서, 상기 뱅크선택부는
    상기 제1 펄스신호에 응답하여 제1 노드로 전달되는 전원전압을 버퍼링하여 제1 레벨신호 및 제1 퍼뱅크선택신호를 생성하는 제1 뱅크선택부;
    상기 제1 펄스신호에 응답하여 제2 노드로 전달되는 상기 제1 레벨신호를 버퍼링하여 제2 레벨신호 및 제2 퍼뱅크선택신호를 생성하는 제2 뱅크선택부; 및
    내부전압의 레벨이 전원전압의 레벨을 따라 레벨이 상승하는 파워업구간에서 인에이블되는 리셋신호, 상기 제2 레벨신호 및 상기 제2 펄스신호 중 적어도 어느 하나가 인에이블되는 경우 상기 제1 및 제2 노드를 초기화하는 초기화신호를 생성하는 초기화신호생성부를 포함하는 반도체 메모리 장치.
  15. 제 14 항에 있어서, 상기 제1 뱅크선택부는
    상기 제1 펄스신호에 응답하여 상기 전원전압을 버퍼링하여 인에이블되는 상기 제1 레벨신호를 저장하는 제1 래치부; 및
    상기 제1 레벨신호가 인에이블되는 경우 인에이블되는 상기 제1 퍼뱅크선택신호를 생성하는 제1 논리부를 포함하는 반도체 메모리 장치.
  16. 제 14 항에 있어서, 상기 제2 뱅크선택부는
    상기 제1 펄스신호에 응답하여 상기 제1 레벨신호을 버퍼링하여 인에이블되는 상기 제2 레벨신호를 저장하는 제2 래치부; 및
    상기 제2 레벨신호가 인에이블되는 경우 인에이블되는 상기 제2 퍼뱅크선택신호를 생성하는 제2 논리부를 포함하는 반도체 메모리 장치.
  17. 제 14 항에 있어서, 상기 신호전달부는
    상기 제2 펄스신호에 응답하여 상기 제1 레벨신호를 반전 버퍼링하여 제1 올뱅크선택신호를 생성하는 제1 버퍼부; 및
    상기 제2 펄스신호에 응답하여 상기 제2 레벨신호를 반전 버퍼링하여 제2 올뱅선택신호를 생성하는 제2 버퍼부를 포함하는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 제1 펄스신호 또는 상기 제2 펄스신호가 입력되는 경우 내부어드레스를 생성하는 어드레스생성부를 더 포함하는 반도체 메모리 장치.
  19. 제 18 항에 있어서, 상기 뱅크부는
    상기 제1 퍼뱅크선택신호 또는 상기 제1 올뱅크선택신호에 응답하여 상기 내부어드레스의 조합에 따라 리프래쉬가 수행되는 제1 뱅크; 및
    상기 제2 퍼뱅크선택신호 또는 상기 제2 올뱅크선택신호에 응답하여 상기 내부어드레스의 조합에 따라 리프래쉬가 수행되는 제2 뱅크를 포함하는 반도체 메모리 장치.
  20. 퍼뱅크리프래쉬커맨드에 응답하여 인에이블되는 제1 및 제2 레벨신호를 저장하고, 상기 제1 및 제2 레벨신호가 인에이블되는 경우 인에이블되는 제1 및 제2 퍼뱅크선택신호에 따라 리프래쉬가 수행되는 뱅크를 선택하는 제1 단계; 및
    올뱅크리프래쉬커맨드에 응답하여 상기 제1 및 제2 레벨신호를 전달하여 생성되는 제1 및 제2 올뱅크선택신호에 따라 리프래쉬가 수행되는 뱅크를 선택하는 제2 단계를 포함하는 리프래쉬방법.
  21. 제 20 항에 있어서, 상기 제1 올뱅크선택신호는 상기 제1 레벨신호가 인에이블되는 경우 디스에이블되고, 상기 제2 올뱅크선택신호는 상기 제2 레벨신호가 인에이블되는 경우 디스에이블되는 신호인 리프래쉬방법.
  22. 제 20 항에 있어서, 상기 제1 단계는
    상기 퍼뱅크리프래쉬커맨드에 응답하여 인에이블되는 제1 펄스신호를 생성하는 단계;
    상기 제1 펄스신호에 응답하여 상기 제1 및 제2 레벨신호를 생성하는 단계; 및
    상기 제1 및 제2 레벨신호에 응답하여 인에이블되는 상기 제1 및 제2 퍼뱅크선택신호를 생성하는 단계를 포함하는 리프래쉬방법.
  23. 제 20 항에 있어서, 상기 제2 단계는
    상기 올뱅크리프래쉬커맨드에 응답하여 인에이블되는 제2 펄스신호를 생성하는 단계; 및
    상기 제2 펄스신호에 응답하여 상기 제1 및 제2 레벨신호를 반전 버퍼링하여 상기 제1 및 제2 올뱅크선택신호를 생성하는 단계를 포함하는 리프래쉬방법.
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