JP2010170596A

JP2010170596A - 半導体記憶装置

Info

Publication number: JP2010170596A
Application number: JP2009010249A
Authority: JP
Inventors: Takahiko Fukiage; 貴彦吹上
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2009-01-20
Filing date: 2009-01-20
Publication date: 2010-08-05
Also published as: US8094512B2; US20100182863A1

Abstract

【課題】リフレッシュに係る消費電流を低減するために特段のリフレッシュシーケンスを必要とする。
【解決手段】半導体記憶装置１は、記憶領域３０を複数のバンクメモリ３１〜３ｎによって構成し、それぞれのバンクメモリ単位にリフレッシュ可能な半導体記憶装置である。半導体記憶装置１は、それぞれのバンクメモリ３１〜３ｎに対応してリフレッシュ制御回路２１〜２ｎおよび保持回路１１〜１ｎを備える。保持回路１１〜１ｎは、半導体記憶装置のリセット後に、対応するバンクメモリ３１〜３ｎにデータの書き込みがなされた場合にセットされる。リフレッシュ制御回路２１〜２ｎは、対応する保持回路１１〜１ｎがセットされている場合に、対応するバンクメモリ３１〜３ｎをリフレッシュ実行可能な状態とする。
【選択図】図１

Description

本発明は、半導体記憶装置に係り、特に、リフレッシュ機能を有する半導体記憶装置に係る。

ＤＲＡＭは、大容量の半導体記憶装置として種々の電子機器で幅広く使用されている。ＤＲＡＭにおいて、基本となるメモリセルが１つのトランジスタと１つの容量素子によって構成され、容量素子がデータを保持するように機能する。このため、リーク電流によって容量素子に保持されているデータが失われることがある。そこで、ＤＲＡＭは、容量素子に周期的にデータに対応する電荷を再充電させ、データが失われることを防ぐリフレッシュ機能を備える。

このようなリフレッシュ機能を有するＤＲＡＭでは、リフレッシュを行う場合、ＤＲＡＭにおける消費電流が増大する。そこで、必要なリフレッシュ対象について的確にリフレッシュ動作を行える半導体メモリ装置が特許文献１において開示されている。この半導体メモリ装置は、メモリ要素の一部についてリフレッシュ動作を行うためのコマンド信号を生成し、コマンド信号によりメモリ要素のうちリフレッシュ対象としてのメモリ要素の一部についてリフレッシュ動作を行わせる。より具体的には、セルフリフレッシュコマンドを実施する前にセルフリフレッシュを行う領域をあらかじめレジスタに設定しておくためのセルフリフレッシュモードレジスタセットコマンドを追加している。

一方、ＤＲＡＭは、大容量化に伴って、記憶領域を複数のバンクに分割してバンク単位に一定の量のデータを入力するように構成される。このようなＤＲＡＭに関し、セルフリフレッシュ動作において、メモリバンクの内１ないし複数個のメモリバンクを指定してリフレッシュを行わせるリフレッシュ制御回路を備える動的メモリ装置が特許文献２において開示されている。

特開２００２−２２７６２４号公報特開２０００−２１５６６５号公報

以下の分析は本発明において与えられる。

近年、携帯型電子機器等においても機能の高度化、多様化に伴いＤＲＡＭの容量が増大している。このため、ＤＲＡＭにおける消費電流をより削減する要望も高まっている。このような要望に対し、特許文献１の技術は有効である。しかしながら、リフレッシュ動作を使用するためには特別なコマンドであるセルフリフレッシュモードレジスタセットコマンドを入力させる必要がある。このため、汎用のＤＲＡＭとの互換性を欠いてしまい、電子機器の設計において部品の融通性を損なうこととなってしまう。

一方、特許文献２に記載の動的メモリ装置は、メモリバンクを指定してリフレッシュを行わせる必要がある。このため、消費電流を低減するために特段のリフレッシュシーケンスが必要となり、半導体記憶装置の使用に係る汎用性が低下してしまう。

本発明の１つのアスペクト（側面）に係る半導体記憶装置は、記憶領域を複数のバンクメモリによって構成し、それぞれのバンクメモリ単位にリフレッシュ可能な半導体記憶装置であって、それぞれのバンクメモリに対応してリフレッシュ制御回路および保持回路を備え、保持回路は、半導体記憶装置のリセット後に、対応するバンクメモリにデータの書き込みがなされた場合にセットされ、リフレッシュ制御回路は、対応する保持回路がセットされている場合に、対応するバンクメモリをリフレッシュ実行可能な状態に制御する。

本発明によれば、リセット後にデータの書き込みがなされたバンクのみが自動的にリフレッシュされる。したがって、リフレッシュに係る消費電流を低減するために特段のリフレッシュシーケンスを必要とせず、半導体記憶装置の使用に係る汎用性が高い。

本発明の実施形態に係る半導体記憶装置に係る半導体記憶装置の構成を示す図である。本発明の第１の実施例に係る半導体記憶装置の第１主要部の構成を示す図である。本発明の第１の実施例に係る半導体記憶装置の第２主要部の構成を示す図である。本発明の第１の実施例に係る半導体記憶装置の動作を示す第１のタイミングチャートである。本発明の第１の実施例に係る半導体記憶装置の動作を示す第２のタイミングチャートである。

図１は、本発明の実施形態に係る半導体記憶装置の構成を示す図である。図１において、半導体記憶装置１は、記憶領域３０を複数のバンクメモリ３１〜３ｎによって構成し、それぞれのバンクメモリ単位にリフレッシュ可能な半導体記憶装置である。半導体記憶装置１は、それぞれのバンクメモリ３１〜３ｎに対応してリフレッシュ制御回路２１〜２ｎおよび保持回路１１〜１ｎを備える。保持回路１１〜１ｎは、半導体記憶装置１のリセット後（リセット信号ＲＳＴがアクティブとなった後）に、対応するバンクメモリ３１〜３ｎにデータの書き込みがなされた場合（バンクライトコマンドパスル信号である制御信号ＷＲＴ１〜ＷＲＴｎがアクティブとなった場合）にセットされる。リフレッシュ制御回路２１〜２ｎは、対応する保持回路１１〜１ｎがセットされている場合に、対応するバンクメモリ３１〜３ｎをリフレッシュ実行可能な状態とする。

アクティブコマンドが活性化された後、ライトコマンドの活性時に保持回路１１〜１ｎをセットするパルス信号を出力するライトコマンドパルス発生回路（図２の４１〜４ｎ）をそれぞれのバンクメモリ３１〜３ｎに対応して備えるようにしてもよい。

ライトコマンドパルス発生回路は、バンクアドレス信号に基づいて生成される第１のバンク指定信号に同期して、保持回路１１〜１ｎをセットするパルス信号を出力するようにしてもよい。

ライトコマンドパルス発生回路は、アクティブコマンドの活性化に基づいて生成されるアクティブ信号を、バンクアドレス信号に基づいて生成される第２のバンク指定信号に同期してラッチするラッチ回路を備えるようにしてもよい。

上記のリフレッシュは、セルフリフレッシュまたはオートリフレッシュであってもよい。

以上のような半導体記憶装置１によれば、リセット後にデータの書き込みがなされたバンクの情報を保持し、書き込みされたバンクメモリのみが、リフレッシュ動作時に自動的にリフレッシュされる。したがって、リフレッシュに係る消費電流を低減するために特段のリフレッシュシーケンスを必要とせず、半導体記憶装置の使用に係る汎用性が高い。

なお、図１において、ＤＲＡＭの通常の動作であるリード／ライト動作などに関する回路は、本発明と係らないので省略している。以下、実施例に即し、より詳しく説明する。

図２は、本発明の第１の実施例に係る半導体記憶装置の第１主要部の構成を示す図である。図２に示す第１主要部は、各外部制御信号によって保持回路１１〜１ｎが制御される部分を構成し、コマンド発生回路４０、ライトコマンドパルス発生回路４１〜４ｎ、保持回路１１〜１ｎを備える。

コマンド発生回路４０は、半導体記憶装置１の外部から、通常のＤＲＡＭと同様に、クロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥ、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、バンクアドレス信号ＢＡ０、ＢＡ１を入力する。コマンド発生回路４０は、これらの入力信号をデコードし、指定されるバンクメモリに対応するライトコマンドパルス発生回路４ｉに、アクティブコマンドに係る信号ＡＣＴＩＶＥ（以下、アクティブコマンド信号ＡＣＴＩＶＥと記す）、バンクメモリ選択に係る信号ＢＡＮＫｉ（Ｘ）、ＢＡＮＫｉ（Ｙ）（以下、バンク指定信号ＢＡＮＫｉ（Ｘ）、ＢＡＮＫｉ（Ｙ）と記す）、ライトコマンドに係る信号ＷＲＩＴＥ（以下、ライトコマンド信号ＷＲＩＴＥと記す）を出力する。ここで、ｉ＝１〜ｎである。

ライトコマンドパルス発生回路４ｉは、ＡＮＤ回路ＡＮＤ１〜ＡＮＤ３、ラッチ回路ＬＴ１を備える。ＡＮＤ回路ＡＮＤ１は、アクティブコマンド信号ＡＣＴＩＶＥとバンク指定信号ＢＡＮＫｉ（Ｘ）の論理積を求めて、ラッチ回路ＬＴ１に出力する。ＡＮＤ回路ＡＮＤ２は、ライトコマンド信号ＷＲＩＴＥとバンク指定信号ＢＡＮＫｉ（Ｙ）の論理積を求めて、ＡＮＤ回路ＡＮＤ３の一方の入力端に出力する。ＡＮＤ回路ＡＮＤ３は、ラッチ回路ＬＴ１の出力である信号ＡＣＴＩＶＥｉを他方の入力端に入力し、ＡＮＤ回路ＡＮＤ２の出力信号と論理積を求めて、制御信号ＷＲＴｉとして保持回路１ｉに出力する。

保持回路１ｉは、インバータ回路ＩＮＶ１、ＩＮＶ２、ＮＡＮＤ回路ＮＡＮＤ１、ＮＡＮＤ２を備える。インバータ回路ＩＮＶ１は、制御信号ＷＲＴｉを論理反転し、ＮＡＮＤ回路ＮＡＮＤ１の一方の入力端に出力する。ＮＡＮＤ回路ＮＡＮＤ１は、他方の入力端にＮＡＮＤ回路ＮＡＮＤ２の出力端を接続し、出力端をＮＡＮＤ回路ＮＡＮＤ２の他方の入力端に接続し、ＮＡＮＤ回路ＮＡＮＤ２と共にＲＳフリップフロップ回路を構成する。ＮＡＮＤ回路ＮＡＮＤ２は、一方の入力端にリセット信号ＲＳＴを入力し、その出力をインバータ回路ＩＮＶ２を介して制御信号ＡＣＴＰＡｉとしてリフレッシュ制御回路２ｉ側に出力する。

図３は、本発明の第１の実施例に係る半導体記憶装置の第２主要部の構成を示す図である。図３に示す第２主要部は、制御信号ＡＣＴＰＡｉが入力されたバンク＃ｉにおけるバンクメモリ３ｉのリフレッシュ制御に係る部分を構成し、リフレッシュアドレス発生回路５０、アドレスデコーダ５１、ＡＮＤ回路ＡＮＤ１ｉ、バンク＃ｉを備える。ＡＮＤ回路ＡＮＤ１ｉ、リフレッシュ制御回路２１、センスアンプ５４、ワード線ドライバ５５、バンクメモリ３ｉは、バンク単位にバンク＃１〜＃ｎにそれぞれ対応して備えられる。また、リフレッシュ制御回路２１は、センスアンプ制御回路５２、ワード線選択信号発生回路５３を備える。なお、図２及び図３では、リフレッシュに係る構成のみを示し、通常のリード／ライト動作などに関する回路は、省略している。ここで、ｉ＝１〜ｎである。

リフレッシュアドレス発生回路５０は、リフレッシュ周期の発生機能及び内部アドレスのカウント機能を有し、リフレッシュのためのアドレス信号をアドレスデコーダ５１に出力する。アドレスデコーダ５１は、アドレス信号をデコードした信号ＡＤＲをＡＮＤ回路ＡＮＤ１ｉの一方の入力端に出力する。ＡＮＤ回路ＡＮＤ１ｉは、他方の入力端に制御信号ＡＣＴＰＡｉが入力され、信号ＡＤＲとの論理積を求めてリフレッシュ制御回路２１に出力する。

バンクメモリ３ｉへのデータ書き込みにより制御信号ＡＣＴＰＡｉが活性化されると、その後のバンクメモリ３ｉのリフレッシュ時に、アドレス信号をデコードした信号ＡＤＲがＡＮＤ回路ＡＮＤ１ｉを介してリフレッシュ制御回路２１に入力される。このとき、リフレッシュ制御回路２１を構成するセンスアンプ制御回路５２及びワード線選択信号発生回路５３がセンスアンプ５４及びワード線ドライバ５５を制御し、リフレッシュアドレス発生回路５０が生成するリフレッシュアドレスの変化（カウントアップ）に基づいて、バンクメモリ３ｉのワード線毎にメモリセルのリフレッシュが行われる。ここで、バンク＃１〜＃ｎはそれぞれ同様の構成とされている。

ここでリフレッシュは、セルフリフレッシュ、オートリフレッシュのいずれかである。

セルフリフレッシュは、セルフリフレッシュ開始コマンドが入力されると、内部で発生されるリフレッシュ周期に基づいてリフレッシュアドレス発生回路５０における内部アドレスカウンタが自動的にカウントアップし、このカウントアップに応じてワード線が順次選択されてバンクメモリ３ｉのメモリセルのリフレッシュが行われる。

また、オートリフレッシュは、オートリフレッシュコマンドが入力される度にリフレッシュアドレス発生回路５０における内部アドレスカウンタがカウントアップし、このカウントアップに応じてワード線が順次選択されてバンクメモリ３ｉのリフレッシュが行われる。

以上のリフレッシュにおいて、書き込み済みのバンクメモリ３ｉに対する制御信号ＡＣＴＰＡｉが活性化され、制御信号ＡＣＴＰＡｉが活性化されたバンクメモリ３ｉのリフレッシュが行われる。

次に、本発明の第１の実施例に係る半導体記憶装置のリフレッシュに係る動作について説明する。図４は、本発明の第１の実施例に係る半導体記憶装置の動作を示す第１のタイミングチャートである。ここでは、リフレッシュの対象としてバンク＃１が選択される場合を示す。なお、以下の説明において、“ハイ”の論理レベルを“Ｈ”と記し、“ロー”の論理レベルを“Ｌ”と記す。

クロック信号ＣＬＫの立ち上がりを示すタイミングｔ１において、クロックイネーブル信号ＣＫＥ＝“Ｈ”、チップセレクト信号／ＣＳ＝“Ｌ”、ロウアドレスストローブ信号／ＲＡＳ＝“Ｌ”、カラムアドレスストローブ信号／ＣＡＳ＝“Ｈ”、ライトイネーブル信号／ＷＥ＝“Ｈ”である場合、コマンド発生回路４０は、外部よりアクティブコマンドが入力されたと判断し、アクティブコマンド信号ＡＣＴＩＶＥとして“Ｈ”を出力する。また、バンクアドレス信号ＢＡ０、ＢＡ１をデコードすることでバンク＃１のバンク指定信号ＢＡＮＫ１（Ｘ）が所定期間“Ｈ”となる。すなわち、ライトコマンドパルス発生回路４１に入力されるアクティブコマンド信号ＡＣＴＩＶＥとバンク指定信号ＢＡＮＫ１（Ｘ）が、所定期間のみ共に“Ｈ”となる。ラッチ回路ＬＴ１は、アクティブコマンド信号ＡＣＴＩＶＥとバンク指定信号ＢＡＮＫ１（Ｘ）の論理積である“Ｈ”をラッチし、その出力である信号ＡＣＴＩＶＥ１を“Ｈ”とする。

次に、タイミングｔ１の４クロック後のクロック信号ＣＬＫの立ち上がりを示すタイミングｔ２において、クロックイネーブル信号ＣＫＥ＝“Ｈ”、チップセレクト信号／ＣＳ＝“Ｌ”、ロウアドレスストローブ信号／ＲＡＳ＝“Ｈ”、カラムアドレスストローブ信号／ＣＡＳ＝“Ｌ”、ライトイネーブル信号／ＷＥ＝“Ｌ”である場合、コマンド発生回路４０は、外部よりライトコマンドが入力されたと判断し、ライトコマンド信号ＷＲＩＴＥとして“Ｈ”を出力する。また、バンクアドレス信号ＢＡ０、ＢＡ１をデコードすることでバンク＃１のバンク指定信号ＢＡＮＫ１（Ｙ）が所定期間“Ｈ”となる。すなわち、ライトコマンドパルス発生回路４１に入力されるライトコマンド信号ＷＲＩＴＥとバンク指定信号ＢＡＮＫ１（Ｙ）が、所定期間のみ共に“Ｈ”となる。したがって、信号ＡＣＴＩＶＥ１、ライトコマンド信号ＷＲＩＴＥ、バンク指定信号ＢＡＮＫ１（Ｙ）の論理積である信号ＷＲＴ１は、所定期間“Ｈ”となる。

なお、上述したように、バンク指定信号ＢＡＮＫ１（Ｘ）はアクティブコマンドに同期し、バンク指定信号ＢＡＮＫ１（Ｙ）はライトコマンドに同期して、それぞれ、所定期間“Ｈ”となり、いずれもバンク＃１（バンクメモリ３１）を指定する。

次に、保持回路１１以降の動作について説明する。図５は、本発明の第１の実施例に係る半導体記憶装置の動作を示す第２のタイミングチャートである。

図５において、まず半導体記憶装置１の電源電圧の投入時のパワーオンリセット等によりリセット信号ＲＳＴがある期間“Ｌ”にされると、その後リセット信号ＲＳＴが“Ｈ”となってリセット状態が解除されても、保持回路１１〜１ｎの出力である各バンクのリフレッシュ活性化信号ＡＣＴＰＡ１〜ＡＣＴＰＡｎは、“Ｌ”状態に保持される。なお、リセット信号ＲＳＴが“Ｌ”にされる間、保持回路１１〜１ｎの他方の入力であるＷＲＴ１〜ＷＲＴｎは“Ｌ”（ＮＡＮＤ回路ＮＡＮＤ１の入力が“Ｈ”）となるように制御される。

リセット解除後のリセット信号ＲＳＴ＝“Ｈ”状態において、上述のライトコマンドにより、バンクメモリ３１へのデータ書き込みが行われると共に信号ＷＲＴ１が所定期間活性化（“Ｈ”）される。信号ＷＲＴ１が“Ｈ”とされることにより保持回路１１の出力であるリフレッシュ活性化信号ＡＣＴＰＡ１が反転して“Ｈ”状態に遷移する。リフレッシュ制御回路２１は、リフレッシュ活性化信号ＡＣＴＰＡ１が“Ｈ”状態を維持することで、バンク＃１のバンクメモリ３１に対するリフレッシュ動作が実行可能な状態になる。

一方、バンクメモリ３２へのデータ書き込みが行われていないので、バンク＃２に対応したライトコマンドパルス発生回路４２の出力信号ＷＲＴ２は“Ｌ”状態のままである。したがって、保持回路１２はリセット状態を保ったままであり、リフレッシュ活性化信号ＡＣＴＰＡ２は“Ｌ”状態を維持する。これにより、ＡＮＤ回路ＡＮＤ１２の出力も“Ｌ”となり、バンク＃２のバンクメモリ３２に対するリフレッシュ動作の実行は不可能な状態を維持する。リフレッシュ動作の実行が不可能な状態のまま維持するのは、データ書き込みが行われていないバンクメモリ３２のリフレッシュを行う必要がないからである。これにより、リフレッシュを行うバンクメモリの数を減らすことができ、その結果、リフレッシュに伴う消費電流を削減できるからである。

バンク＃３〜＃ｎについても同様であり、それぞれのバンクメモリ３３〜３ｎへのデータ書き込みの有無に応じて、対応するリフレッシュ活性化信号ＡＣＴＰＡ３〜ｎの論理レベルは“Ｈ”（リフレッシュ動作の実行可能）または “Ｌ”（リフレッシュ動作の実行不可能）とされる。

なお、図５では、バンクメモリ３１及び３ｎへのデータ書き込みが行われ、リフレッシュ活性化信号ＡＣＴＰＡ１及びＡＣＴＰＡｎの論理レベルが“Ｈ”となって、バンクメモリ３１及び３ｎに対するリフレッシュ動作が実行可能な状態となる例を示している。

以上のように、保持回路１ｉは、リセット後にデータの書き込みがなされたバンクの情報を保持してリフレッシュ活性化信号ＡＣＴＰＡｉを“Ｈ”として出力する。その後のリフレッシュ時において、リフレッシュ制御回路２ｉは、リフレッシュ活性化信号ＡＣＴＰＡｉがアクティブ（“Ｈ”）の場合にバンクメモリ３ｉにデータが書き込まれたと判断し、バンクメモリ３ｉを自動的にリフレッシュするように制御する。つまり、図３に示したように、リフレッシュ時にはリフレッシュアドレス発生回路５０が発生するリフレッシュアドレスをアドレスデコーダ５１がデコードする。そして、このデコードした信号ＡＤＲは、リフレッシュ活性化信号ＡＣＴＰＡｉがアクティブ（“Ｈ”）となっているバンクのリフレッシュ制御回路２ｉのみに入力される。デコード信号ＡＤＲに基づいて、センスアンプ制御回路５２及びワード線選択信号発生回路５３がセンスアンプ５４及びワード線ドライバ５５を制御し、バンクメモリ３ｉのワード線毎にメモリセルのリフレッシュを行う。

なお、図５のように、バンクメモリ３１と３ｎの２バンクに対してデータ書き込みが行われてリフレッシュ活性化信号ＡＣＴＰＡ１とＡＣＴＰＡ１ｎが“Ｈ”となっている場合に、以下の動作を行う構成が可能である。

つまり、セルフリフレッシュ時に、デコード信号ＡＤＲがバンク＃１と＃ｎのリフレッシュ制御回路２１と２ｎにパラレルに入力され、バンクメモリ３１と３ｎとで並行して各ワード線のリフレッシュ動作を行う構成とすることができる。また、リフレッシュ時のピーク電源電流を低減するため、バンクメモリ３１と３ｎのリフレッシュ動作をシーケンシャルに行うようにデコード信号ＡＤＲの入力タイミングを制御する構成とすることも可能である。

さらに、オートリフレシュ時には、バンクメモリ３１と３ｎのリフレッシュ動作を異なるタイミングで個別に行うようにデコード信号ＡＤＲの入力タイミングを制御するのが一般的である。

上述のように、本発明の構成ではリフレッシュに係る特段のリフレッシュシーケンスを必要としない。また、書き込みがなされないバンクメモリにおいては、リフレッシュ動作を行わないために消費電流を低減することが可能になる。

なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１半導体記憶装置
１１〜１ｎ保持回路
２１〜２ｎリフレッシュ制御回路
３０記憶領域
３１〜３ｎバンクメモリ
４０コマンド発生回路
４１〜４ｎライトコマンドパルス発生回路
５０リフレッシュアドレス発生回路
５１アドレスデコーダ
５２センスアンプ制御回路
５３ワード線選択信号発生回路
５４センスアンプ
５５ワード線ドライバ
ＡＮＤ１〜ＡＮＤ３、ＡＮＤ１１〜ＡＮＤ１ｎＡＮＤ回路
ＩＮＶ１、ＩＮＶ２インバータ回路
ＬＴ１ラッチ回路
ＮＡＮＤ１、ＮＡＮＤ２ＮＡＮＤ回路

Claims

記憶領域を複数のバンクメモリによって構成し、それぞれのバンクメモリ単位にリフレッシュ可能な半導体記憶装置であって、
前記それぞれのバンクメモリに対応してリフレッシュ制御回路および保持回路を備え、
前記保持回路は、半導体記憶装置のリセット後に、対応する前記バンクメモリにデータの書き込みがなされた場合にセットされ、
前記リフレッシュ制御回路は、対応する前記保持回路がセットされている場合に、対応する前記バンクメモリをリフレッシュ実行可能な状態に制御することを特徴とする半導体記憶装置。
アクティブコマンドが活性化された後、ライトコマンドの活性時に前記保持回路をセットするパルス信号を出力するライトコマンドパルス発生回路を前記それぞれのバンクメモリに対応して備えることを特徴とする請求項１記載の半導体記憶装置。
前記ライトコマンドパルス発生回路は、バンクアドレス信号に基づいて生成される第１のバンク指定信号に同期して、前記保持回路をセットするパルス信号を出力することを特徴とする請求項２記載の半導体記憶装置。
前記ライトコマンドパルス発生回路は、前記アクティブコマンドの活性化に基づいて生成されるアクティブ信号を、バンクアドレス信号に基づいて生成される第２のバンク指定信号に同期してラッチするラッチ回路を備えることを特徴とする請求項２または請求項３に記載の半導体記憶装置。
前記リフレッシュは、セルフリフレッシュまたはオートリフレッシュであることを特徴とする請求項１記載の半導体記憶装置。