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KR20130012069A - 회로 기판 및 표시 장치 - Google Patents

회로 기판 및 표시 장치 Download PDF

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KR20130012069A
KR20130012069A KR1020127027473A KR20127027473A KR20130012069A KR 20130012069 A KR20130012069 A KR 20130012069A KR 1020127027473 A KR1020127027473 A KR 1020127027473A KR 20127027473 A KR20127027473 A KR 20127027473A KR 20130012069 A KR20130012069 A KR 20130012069A
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transistor element
film transistor
channel layer
circuit board
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아츠히토 무라이
신야 다나카
히데키 기타가와
하지메 이마이
미츠노리 이마데
데츠오 기쿠치
가즈노리 모리모토
준야 시마다
준 니시무라
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샤프 가부시키가이샤
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Abstract

본 발명에 따른 회로 기판(1)은, 2차원적으로 배열된 화소에 대응하여, 또는 상기 화소의 소정수의 일 군에 대응하여, 동일한 절연성 기판(2) 상에 설치된 복수의 트랜지스터 소자를 구비하고 있다. 그 복수의 트랜지스터 소자 중 적어도 하나는, 산화물 반도체를 채널층(11)으로서 구비한 산화물 TFT(10)이며, 적어도 다른 하나는, 예를 들어 아몰퍼스 실리콘 반도체를 채널층(21)으로서 구비한 a-SiTFT(20)이다. 산화물 TFT(10) 및 a-SiTFT(20)는 모두 보텀 게이트형 트랜지스터다.

Description

회로 기판, 표시 장치 및 회로 기판의 제조 방법{CIRCUIT BOARD, DISPLAY DEVICE, AND METHOD FOR MANUFACTURING CIRCUIT BOARD}
본 발명은 박막 트랜지스터를 탑재한 회로 기판과, 그 회로 기판을 구비한 표시 장치와, 그 회로 기판의 제조 방법에 관한 것이다.
박막 트랜지스터(TFT)는, 예를 들어 액정 표시 장치(LCD)의 화소의 스위칭을 담당하는 회로 소자, 또는 LCD의 드라이버를 구성하는 회로 소자 등의 용도로 널리 사용되어 왔다. 최근에는 LCD에 요구되는 대형 화면, 고정밀 및 고프레임 레이트 등의 성능 향상을 달성하기 위해서, TFT에 대해서도 고성능 및 고신뢰성이 점점 요구되고 있다.
TFT의 고성능 및 고신뢰성의 추구에 수반하여, 채널층을 구성하는 것이 가능한 반도체의 종류에 따라 TFT의 종류는 다양화되고 있다. 그 중에서 단결정 실리콘 TFT, 비정질(아몰퍼스) 실리콘(a-Si) TFT, 다결정 실리콘(poly-Si) TFT에 대해서는, 양산 기술이 확립되어, 미결정 실리콘(μc-Si) TFT, 산화물 TFT, 유기 TFT의 연구 개발이 활발하게 진행되고 있다.
하기 게시한 특허문헌 1에는, ZnO 등의 투명 도전성의 산화물 반도체를 채널층에 사용한 TFT의 구성과 제조 방법이 개시되어 있다. 상기 산화물 반도체는, 저온에서 성막할 수 있고, 또한 가시광에 대하여 투명하기 때문에, 플라스틱판이나 필름 등의 기판 상에 유연한 투명 TFT를 형성하는 것이 가능하다고 여겨지고 있다.
도 14는, 종래의 보텀 게이트형(역 스태거형) TFT의 구조를 도시하는 단면도다. 당해 TFT는, 기판(101) 상에 게이트 전극(102)을 설치하고, 그 위에 제1 절연막(103), 채널층으로서의 산화물 반도체층(104), 에칭 스톱층으로서 기능하는 제2 절연막(105), 소스 전극(106) 및 드레인 전극(107)을 설치함으로써 구성된다.
상기 산화물 반도체층(104)으로서, In과, Zn과, O를 포함하는 아몰퍼스 산화물을 사용하는 경우, 실온에서 제작할 수 있기 때문에, 절연막에도 스퍼터링법을 사용하면, 모든 성막 공정을 실온에서 형성할 수 있다. 또한, 기판으로서 플라스틱 기판이나 플라스틱 필름 등을 사용할 수도 있다.
또한, 상기 제2 절연막(105)이 채널 영역을 보호하고 있기 때문에, 소스 전극(106) 및 드레인 전극(107)을 건식 에칭은 물론 습식 에칭에 의한 패터닝으로 형성하는 것도 가능하게 된다고 특허문헌 1에는 기재되어 있다.
또한, 하기 게시한 특허문헌 2에는, 실시 형태로서 후술하는 1 트랜지스터형 광 센서 회로가 개시되어 있다.
또한, 하기 게시한 특허문헌 3에는, 비정질 반도체로 형성된 수광부를 구비한 광전 변환 소자와, 다결정 반도체로 형성된 반도체층을 구비한 스위칭 소자가, 투광성 기판 상에 설치된 회로 기판이 개시되어 있다.
또한, 하기 게시한 특허문헌 4에는, 화소 표시부 중에, 비단결정 반도체로 이루어지는 화소 스위치를 구비하고 있으면서 또한, 단결정 반도체로 이루어지는 주변 구동 회로를, 상기 화소 스위치의 구동용으로 구비하고 있는 액정 표시 장치가 개시되어 있다.
일본 공개 특허 공보 「일본 특허 공개 제2008-166716호(2008년 7월 17일 공개)」 국제 공개 「WO2007-145347호(2007년 12월 21일 공개)」 일본 공개 특허 공보 「일본 특허 공개 제2005-72126호(2005년 3월 17일 공개)」 일본 공개 특허 공보 「일본 특허 공개 평10-293322호(1998년 11월 4일 공개)」 국제 공개 「WO2009-025120호(2009년 2월 26일 공개)」
그런데, 상기 특허문헌 3 및 4에 개시된 구성에서는, 특성이 상이한 TFT가 동일한 기판 상에 설치되어 있지만, TFT는 모두 톱 게이트형(정 스태거형) TFT다. 따라서, 특허문헌 3 및 4에 개시된 구성을, 화소에 대하여 표시면과는 반대측으로부터 표시용 광을 조사하는 백라이트 타입의 표시 장치에 적용한 경우, 표시용 광이 반도체층(채널층)에 직접 입사하기 때문에, TFT의 오프 전류가 상승하는 문제, 경시적(經時的)인 특성 변화 또는 열화를 초래하는 문제가 발생한다.
또한, 특허문헌 3의 회로 기판을, 예를 들어 터치 패널 기능을 갖게 한 표시 장치와 같이, 화상 표시를 위한 백라이트의 점등과, 터치 위치를 검출하는 센싱을 동시에 행할 수 있는 표시 장치에 적용한 경우, 표시용 광은, 센싱에 대하여 노이즈 광이 된다.
따라서, 표시용 광이 채널층에 직접 입사하지 않도록 하기 위해서는, 채널층의 하층에 차광층이 필요해지기 때문에, 제조 공정이 길어지고 고비용이 된다.
본 발명은 상기의 문제를 감안하여 이루어진 것이며, 그 목적은, 반도체의 종류가 상이한 복수의 TFT가 탑재된 회로 기판의 성능을, 저비용으로 충분히 발휘시킬 수 있는 구성과, 그 제조 방법을 제공하는 것에 있다.
본 발명에 따른 회로 기판은,
(1) 매트릭스 형상으로 배열된 화소에 대응하여, 또는 상기 화소의 소정수의 일 군에 대응하여, 동일한 절연성 기판 상에 설치된 복수의 트랜지스터 소자를 구비하고,
(2) 상기 복수의 트랜지스터 소자 중 적어도 하나는, 산화물 반도체를 채널층으로서 구비한 제1 박막 트랜지스터 소자이며,
(3) 상기 복수의 트랜지스터 소자 중 적어도 다른 하나는, (a) 비정질 실리콘 반도체, (b) 미결정 실리콘 반도체 또는 이들 (a), (b)의 반도체를 적층한 반도체를 채널층으로서 구비한 제2 박막 트랜지스터 소자이며,
(4) 상기 제1 박막 트랜지스터 소자 및 제2 박막 트랜지스터 소자가, 모두 보텀 게이트형의 트랜지스터인 것을 특징으로 한다.
상기 구성에 있어서, 산화물 반도체를 채널층(반도체층 또는 활성층이라고도 함)으로서 구비한 제1 박막 트랜지스터 소자는, 크기를 크게 하지 않고 높은 출력 전압이 얻어진다는 제1 특성을 구비하고 있다.
한편, (a) 비정질 실리콘 반도체, (b) 미결정 실리콘 반도체 또는 이들 (a), (b)의 반도체를 적층한 반도체(비산화물 반도체)를 채널층으로서 구비한 제2 박막 트랜지스터 소자는, 광에 대한 감도가 높고, 고저항이라는 제2 특성을 구비하고 있다.
따라서, 각각의 특성을 살린 전기 회로를 동일한 절연성 기판 상에 탑재한 회로 기판을 얻을 수 있다.
상기 제1 특성을 구비한 제1 박막 트랜지스터 소자는, 크기를 작게 형성할 수 있으므로, 예를 들어 화소의 스위칭 소자, 혹은 화소 또는 복수 화소에 대응해서 설치된 광 센서 회로의 출력 소자 등에 적합하고, 이 경우, 화소의 개구율의 저하를 억제할 수 있다.
상기 제2 특성을 구비한 제2 박막 트랜지스터 소자는, 예를 들어 상기 광 센서 회로의 광 센서 소자 또는 상기 스위칭 소자를 회로적으로 보호하는 보호 회로를 구성하는 회로 소자 등으로서 적합하다.
제2 박막 트랜지스터 소자를 상기 광 센서 소자에 적용한 경우에는, 터치 패널 기능을 구비한 표시 장치에 적합한 회로 기판을 구성할 수 있다.
이 회로 기판을, 화소에 대하여 표시면과는 반대측으로부터 표시용 광을 조사하는 백라이트 타입의 표시 장치에 적용한 경우, 또한 이하의 이점을 가져온다. 즉, 표시용 광을 각 박막 트랜지스터 소자의 게이트 전극이 차광하므로, 특히, 제1 박막 트랜지스터 소자의 특성 열화를, 차광막을 별도 설치하지 않아도 방지할 수 있다는 효과가 얻어진다.
이에 더불어, 제2 박막 트랜지스터 소자를 사용한 센싱에 대하여 노이즈 광이 되는 표시용 광을, 게이트 전극에 의해 차광할 수 있다는 효과도 얻어진다.
이에 의해, 차광층을 별도로 설치할 필요가 없으므로, 반도체의 종류가 상이한 복수의 박막 트랜지스터 소자가 탑재된 회로 기판의 성능을, 저비용으로 충분히 발휘시킬 수 있다는 효과를 발휘한다.
또한, 본 발명의 회로 기판에 관한 구성 (5) 내지 (18)에 대해서는, 실시 형태의 항에 있어서 후술한다.
본 발명의 회로 기판의 제조 방법은,
(19) 채널층을 형성하는 반도체의 종류가 상이한 제1 박막 트랜지스터 소자와 제2 박막 트랜지스터 소자를 동일한 절연성 기판 상에 형성하는 회로 기판의 제조 방법이며,
(20) 상기 절연성 기판 상에 형성한 동일한 도전층의 패터닝에 의해, 상기 제1 및 제2 박막 트랜지스터 소자의 각 게이트 전극을 형성하는 제1 공정과,
(21) 상기 각 게이트 전극 상에 게이트 절연막을 형성하는 제2 공정과,
(22) 상기 제1 및 제2 박막 트랜지스터 소자의 각 채널층을 형성한 후, 동일한 도전층의 패터닝에 의해, 상기 제1 및 제2 박막 트랜지스터 소자의 소스 전극 및 드레인 전극을 형성하는 제3 공정을 포함하는 것을 특징으로 한다.
상기 구성에 따르면, 회로 기판의 발명에 대해서 이미 설명한 바와 같이, 고성능의 회로 기판을 저렴하게 제조할 수 있다.
또한, 어떤 착안한 청구항에 기재된 구성과, 그 밖의 청구항에 기재된 구성과의 조합이, 그 착안한 청구항에서 인용된 청구항에 기재된 구성과의 조합에만 한정되는 일은 없고, 본 발명의 목적을 달성가능한 한, 그 착안한 청구항에서 인용되지 않은 청구항에 기재된 구성과의 조합이 가능하다.
본 발명에 따른 회로 기판은, 이상과 같이, 매트릭스 형상으로 배열된 화소에 대응하여, 또는 상기 화소의 소정수의 일 군에 대응하여, 동일한 절연성 기판 상에 설치된 복수의 트랜지스터 소자를 구비하고, 상기 복수의 트랜지스터 소자 중 적어도 하나는, 산화물 반도체를 채널층으로서 구비한 제1 박막 트랜지스터 소자이며, 상기 복수의 트랜지스터 소자 중 적어도 다른 하나는, (a) 비정질 실리콘 반도체, (b) 미결정 실리콘 반도체 또는 이들 (a), (b)의 반도체를 적층한 반도체를 채널층으로서 구비한 제2 박막 트랜지스터 소자이며, 상기 제1 박막 트랜지스터 소자 및 제2 박막 트랜지스터 소자가, 모두 보텀 게이트형의 트랜지스터인 것을 특징으로 한다.
그로 인해, 반도체의 종류가 상이한 복수의 박막 트랜지스터 소자가 탑재된 회로 기판의 성능을, 저비용으로 충분히 발휘시킬 수 있다는 효과를 발휘한다.
본 발명의 회로 기판의 제조 방법은, 이상과 같이, 절연성 기판 상에 형성한 동일한 도전층의 패터닝에 의해, 제1 및 제2 박막 트랜지스터 소자의 각 게이트 전극을 형성하는 제1 공정과, 상기 각 게이트 전극 상에 절연막을 형성하는 제2 공정과, 상기 제1 및 제2 박막 트랜지스터 소자의 각 채널층을 형성한 후, 동일한 도전층의 패터닝에 의해, 상기 제1 및 제2 박막 트랜지스터 소자의 소스 전극 및 드레인 전극을 형성하는 제3 공정을 포함하는 것을 특징으로 한다.
그로 인해, 고성능의 회로 기판을 저렴하게 제조할 수 있다는 효과를 발휘한다.
도 1은 본 발명의 실시 형태에 따른 회로 기판의 기본적인 구성을 개략적으로 도시하는 단면도다.
도 2는 도 1에 도시하는 회로 기판의 기본적인 구성의 변형예를 개략적으로 도시하는 단면도다.
도 3은 액정 표시 장치의 액티브 매트릭스 기판 상에 형성된 복수의 화소 및 광 센서 회로의 회로 구성을 도시하는 회로도다.
도 4는 액정 표시 장치의 구성을 도시하는 개략 블록도다.
도 5는 상기 광 센서 회로의 동작을 도시하는 타이밍 차트다.
도 6은 도 1에 도시하는 회로 기판의 제조 공정을 순서대로 도시하는 공정도다.
도 7은 도 2에 도시하는 회로 기판의 제조 공정을 순서대로 도시하는 공정도다.
도 8은 본 실시 형태의 액정 표시 장치의 개략적 구성을 도시하는 블록도다.
도 9는 도 8에 도시한 영역 Sb 내에 만들어 삽입한 보호 회로 및 화소 회로의 회로 구성을 도시하는 회로도다.
도 10은 상기 보호 회로의 다른 회로 구성을 도시하는 회로도다.
도 11은 상기 보호 회로를 구성하는 쌍방향 다이오드를 TFT의 회로 기호를 사용해서 도시하는 회로도다.
도 12는 상기 보호 회로 및 TFT의 모식적인 평면도다.
도 13은 도 12에 도시하는 A-A' 선을 따르는, 상기 보호 회로의 모식적인 단면도다.
도 14는 종래의 보텀 게이트형(역 스태거형) TFT의 구조를 도시하는 단면도다.
[실시 형태 1]
본 발명의 실시의 일 형태에 대해서 도면에 기초하여 설명하면, 이하와 같다. 단, 이 실시 형태에 기재되어 있는 구성 부품의 치수, 재질, 형상, 그 상대 배치 등은, 특별히 특정적인 기재가 없는 한, 본 발명의 범위를 그것만으로 한정하는 취지가 아닌, 단순한 설명 예에 지나지 않는다.
(회로 기판의 기본 구성)
우선, 도 1을 참조하면서 본 발명의 회로 기판(1)의 기본적인 구성에 대해서 설명한다. 도 1은, 회로 기판(1)의 기본적인 구성을 개략적으로 도시하는 단면도다.
도 1에 도시한 바와 같이, 회로 기판(1)은, 매트릭스 형상으로 배열된 화소(도 3 참조)에 대응하여, 또는 상기 화소의 소정수의 일 군에 대응하여, 동일한 절연성 기판(2) 상에 설치된 복수의 트랜지스터 소자를 구비하고 있다.
그 복수의 트랜지스터 소자 중 적어도 하나는, 제1 박막 트랜지스터 소자(10)이며, 제1 박막 트랜지스터 소자(10)는, 산화물 반도체를 채널층(반도체층 또는 활성층이라고도 함)(11)으로서 구비하고 있다. 또한, 제1 박막 트랜지스터 소자(10)를, 이후, 산화물 TFT(10)라고 한다. 산화물 반도체로는, In-Ga-Zn-O로 대표되는 아몰퍼스 산화물 재료가 적합하고, 산화아연(ZnO)으로 대표되는 다결정 재료를 사용할 수도 있다.
또한, 상기 복수의 트랜지스터 소자 중 적어도 다른 하나는, 제2 박막 트랜지스터 소자(20)이다. 제2 박막 트랜지스터 소자(20)는, 수소화 아몰퍼스 실리콘 반도체(a-Si:H)를 채널층(21)으로 구비하고, 상기 산화물 TFT(10)와는 회로적인 역할이 상이하다. 또한, 제2 박막 트랜지스터 소자(20)를, 이후, a-SiTFT(20)라고 한다.
상기 채널층(21)의 구성 재료로서는, 아몰퍼스 실리콘 반도체에 한정되지 않고, 미결정 실리콘 반도체(마이크로 크리스탈 실리콘 반도체, 즉 μc-Si) 또는 a-Si:H와 μc-Si를 적층한 적층 반도체를 채용할 수 있다. 적층 반도체는, 1층으로는 다 수광할 수 없는 파장 대역을 커버할 수 있기 때문에, 넓은 파장 대역에 대하여 고감도의 광 센서 소자를 형성할 수 있다.
또한, 산화물 TFT(10) 및 a-SiTFT(20)의 세부의 구성에 대해서는, 후술한다.
상기 구성에 있어서, 산화물 TFT(10)는, 크기를 크게 하지 않고 높은 출력 전압이 얻어지므로(이동도가 a-SiTFT의 약 20배), 화소의 개구율의 저하를 억제할 수 있는 반면, 광(특히 가시광)에 대한 감도가 낮다는 제1 특성을 구비하고 있다. 한편, a-SiTFT(20)는, 광에 대한 감도가 높은 반면, 이동도가 낮기 때문에 출력 전압이 낮다는 제2 특성을 구비하고 있다.
즉, 상기 제1 특성을 구비한 산화물 TFT(10)와, 제2 특성을 구비한 a-SiTFT(20)는, 회로적으로 상이한 역할을 수행할 수 있다. 따라서, 상기 구성에 따르면, 상기 상이한 역할 각각을 살린 전기 회로를 실장한 성능이 좋은 회로 기판(1)을 얻을 수 있다.
(회로 기판의 응용예- 광 센서 회로)
상기 회로 기판(1)의 일 응용예를 도 3에 도시한다. 도 3은, 액정 표시 장치의 액티브 매트릭스 기판 상에 형성된 복수의 화소(30) 및 광 센서 회로(40)의 회로 구성을 도시하는 회로도다. 이 액티브 매트릭스 기판이, 회로 기판(1)에 상당한다. 그중에서도, 광 센서 회로(40)에 대하여, 회로 기판(1)의 상기 기본 구성이 적용되어 있다.
또한, 도 3은 이후에 도 4에 기초하여 설명하는 액정 표시 장치(50)에 구비된 표시 패널(51)에 도시한 영역 Sa 내에 만들어 삽입한 회로 구성을 나타내고 있다.
우선, 광 센서 회로(40)에 대해서 개략적으로 설명하면 도 3에 도시한 바와 같이, 상기 산화물 TFT(10) 및 a-SiTFT(20)가, 광 센서 회로(40)를 구성하고 있고, 산화물 TFT(10)는, 광 센서 회로(40)의 센서 출력(출력 증폭기)의 역할을 담당하며, a-SiTFT(20)는, 광 센서 회로(40)의 광 센서 소자의 역할을 담당하고 있다.
보다 구체적으로는, 광 센서 회로(40)는, 센서 출력의 역할을 담당하는 트랜지스터를 하나만 사용한 1T(트랜지스터의 대략) 방식의 회로로서 구성되어 있다. 산화물 TFT(10)는, 소스 팔로워 트랜지스터(전압 팔로워 트랜지스터)로서 기능한다. 산화물 TFT(10)의 드레인은 AMP 전원 공급 버스 라인 Vsm(m은 화소의 열 번호를 나타내는 자연수)에 접속되고, 소스는 광 센서 출력 버스 라인 Vom+1에 접속되어 있다. 상기 AMP 전원 공급 버스 라인 Vsm 및 광 센서 출력 버스 라인 Vom+1은, 도 4에 도시하는 센서 판독 회로(55)에 접속되고, AMP 전원 공급 버스 라인 Vsm에는 센서 판독 회로(55)로부터 전원 전압 VDD가 인가된다.
또한, 산화물 TFT(10)의 베이스에는, 포토다이오드로서 기능하는 a-SiTFT(20)의 소스가 접속됨과 함께, 승압용 콘덴서(41)의 일단부가 접속되어 있다.
도 1에 도시한 바와 같이, a-SiTFT(20)의 드레인 전극(26)은 게이트 전극(22)(베이스)과 단락되어 있다. 즉, 도 3에도 도시한 바와 같이, a-SiTFT(20)는 다이오드 접속의 구성을 갖고 있으며, 소스 전극(25)을 캐소드, 드레인 전극(26)을 애노드로 하는 포토다이오드로서 기능한다.
또한, a-SiTFT(20)의 드레인은, 도 4에 도시하는 센서 주사 신호선 구동 회로(54)로부터 리셋 신호 RST가 보내지는 포토다이오드 리셋용 배선 Vrstn(n은 화소의 행 번호를 나타내는 자연수)에 접속되고, 승압용 콘덴서(41)의 타단부는, 광 센 서행 선택 신호 RWS가 보내지는 광 센서행 선택용 배선 Vrwn에 접속되어 있다. 또한, 광 센서행 선택 신호 RWS는, 매트릭스 형상으로 나열되어 있는 광 센서 회로의 특정 행을 선택하고, 그 특정 행에 어느 광 센서 회로(40)로부터 검출 신호를 출력시키는 역할을 가지고 있다.
상기 구성에 있어서, 산화물 TFT(10)는, 크기를 크게 하지 않고 높은 출력 전압이 얻어지므로, 화소의 개구율의 저하를 억제할 수 있는 반면, 광에 대한 감도가 낮다는 상기 제1 특성을 구비하고 있기 때문에, 광 센서 회로(40)의 센서 출력의 역할에 적합하다.
한편, a-SiTFT(20)는, 광에 대한 감도가 높은 반면, 이동도가 낮기 때문에 출력 전압이 낮다는 상기 제2 특성을 구비하고 있으므로, 광 센서 회로(40)의 광 센서 소자의 역할에 적합하다. 또한, 광 센서 소자에는, 자외광 영역, 가시광 영역 및 적외광 영역 중 어느 한쪽 파장대에 대한 감도를 갖고 있을 것이 요구된다. a-Si:H는, 500 내지 600㎚ 부근에 감도의 피크를 갖도록, 거의 가시광 영역 전체에 걸친 양호한 감도를 갖고 있다.
이에 의해, 산화물 TFT(10) 및 a-SiTFT(20)는, 화소의 개구율의 저하 억제, 고감도, 응답 속도가 빠르다는 우수한 이점을 구비한 광 센서 회로(40)를 구성할 수 있다. a-SiTFT(20)의 채널층(21)에 μc-Si 또는 a-Si:H와 μc-Si를 적층한 적층 반도체를 채용한 경우에도 마찬가지이다.
또한, 그러한 광 센서 회로(40)가 우수한 이점은, 예를 들어 액정을 사용한 화소가 매트릭스 형상으로 배열된 액티브 매트릭스 기판 내에, 복수의 광 센서 회로(40)를 실장함으로써, 터치 패널 기능 또는 화상 스캐너 기능 등을 구비한 액정 표시 장치를 구성하는 경우에 매우 유리해진다.
또한, 광 센서 회로(40)의 동작에 대해서는, 후술한다.
(화소의 구성)
도 3에 도시한 바와 같이, 상기 광 센서 회로(40)가 설치된 회로 기판(1) 상에는, 또한 게이트 배선 Gn 및 소스 배선 Sm이 매트릭스 형상으로 형성되어, 양쪽선의 교차 위치에 대응하고, 상기 화소(30)를 구동하는 스위칭 소자, 액정 용량을 형성하는 화소 전극, 보조 용량 등, 화소(30)를 구성하는 주지의 요소가 형성되어 있다. 또한, 각 화소(30)의 보조 용량은, 보조 용량선 Csn에 접속되어 있다.
광 센서 회로(40)는 모든 화소(30)와 동일한 수로 설치해도 좋고, 화소(30)의 소정 수의 일 군에 대응해서 설치해도 좋다. 광 센서 회로(40)의 수는, 광검출을 위해서 요구되는 해상도와의 균형에 의해 정하면 된다.
도 3에 도시하는 예에서는, 3개의 화소(30)에 하나의 광 센서 회로(40)를 설치하고 있다. 3개의 화소(30)로서, 풀컬러 표시에 대응하는 R(적색), G(녹색), B(청색)의 3개의 화소를 할당할 수 있다.
또한, 소스 배선 Sm은, 상기 AMP 전원 공급 버스 라인 Vsm을 겸하고, 소스 배선 Sm에 인접하는 소스 배선 Sm+1은, 상기 광 센서 출력 버스 라인 Vom+1을 겸하고 있다.
(TFT의 세부 구성예 1)
본 실시 형태에서는, 도 1에 도시한 바와 같이, 상기 산화물 TFT(10) 및 a-SiTFT(20)는, 모두 보텀 게이트형의 트랜지스터로서 구성되어 있다.
보다 구체적으로는, 산화물 TFT(10)는, 보텀 게이트로서의 게이트 전극(12)을 구비하고, SiO2를 주성분으로 하는 제1 게이트 절연막(제1 절연층)(3)이 게이트 전극(12)을 덮고 있다. 제1 게이트 절연막(3) 상에 상기 채널층(11)이 성막되어, 채널층(11) 상에 SiO2를 주성분으로 하는 에칭 스토퍼(14)가 적층되어 있다.
또한, 채널층(11) 및 에칭 스토퍼(14)의 소스측의 각 측면을 덮는 소스 전극(15)이, 제1 게이트 절연막(3)의 상면으로부터 에칭 스토퍼(14)의 상면에 이르는 범위로 형성되어 있다. 마찬가지로, 채널층(11) 및 에칭 스토퍼(14)의 드레인측의 측면을 덮는 드레인 전극(16)이, 제1 게이트 절연막(3)의 상면으로부터 에칭 스토퍼(14)의 상면에 이르는 범위로 형성되어 있다.
a-SiTFT(20)도, 산화물 TFT(10)와 마찬가지로, 보텀 게이트로서의 게이트 전극(22)을 구비하고, 게이트 전극(22)을, 산화물 TFT(10)와 공유된 제1 게이트 절연막(3)이 덮고 있다. 단, a-SiTFT(20)의 경우, 제1 게이트 절연막(3) 상에 SiNX를 주성분으로 하는 제2 게이트 절연막(제2 절연층)(23)이 국소적으로 성막되고, 제2 게이트 절연막(23) 상에 상기 채널층(21)이 성막되어 있다. 또한, 채널층(21) 상에는, 소스측과 드레인측으로 분리된 도전층(24)이 적층되어 있다. 도전층(24)에는, n형 불순물이 비교적 고농도로 도프된 n+a-Si 또는 n+μc-Si를 사용할 수 있다.
또한, 제2 게이트 절연막(23), 채널층(21) 및 도전층(24)의 소스측의 각 측면을 덮는 소스 전극(25)이, 제1 게이트 절연막(3)의 상면으로부터 도전층(24)의 소스측의 상면에 이르는 범위로 형성되어 있다. 마찬가지로, 제2 게이트 절연막(23), 채널층(21) 및 도전층(24)의 드레인측의 각 측면을 덮는 드레인 전극(26)이, 제1 게이트 절연막(3)의 상면으로부터 도전층(24)의 드레인측의 상면에 이르는 범위로 형성되어 있다.
산화물 TFT(10) 및 a-SiTFT(20)는, SiNX를 주성분으로 하는 패시베이션막(4)으로 피복되어 보호되어 있다.
또한, a-SiTFT(20)의 드레인 전극(26)은, 제1 게이트 절연막(3)에 형성된 스루홀을 거쳐서, 게이트 전극(22)과 단락되어 있다.
(TFT의 세부 구성예 2)
상술한 바와 같이, 상기 산화물 TFT(10) 및 a-SiTFT(20)에서는, a-SiTFT(20)가 구비하는 절연막을, 상기 제1 게이트 절연막(3)과 제2 게이트 절연막(23)의 2층 구조로 하였다.
그러나, 제1 게이트 절연막(3)의 주성분을 SiO2로부터 SiNX로 치환함으로써, 도 1의 구성과는 반대로, 산화물 TFT(10)가 구비하는 절연막을 2층 구조로 해도 좋다.
그 구체적인 구성을 도 2에 도시한다. 도 2는, 도 1에 도시하는 회로 기판의 기본적인 구성의 변형예를 개략적으로 도시하는 단면도다. 또한, 도 1에 도시하는 부재와 같은 부재에는, 동일한 부호를 부여하고, 그 상세한 설명을 생략한다.
도 2에 도시하는 회로 기판(1A)은, 모두 보텀 게이트형의 트랜지스터로서 구성된 산화물 TFT(10A) 및 a-SiTFT(20A)를 구비하고 있다.
보다 구체적으로는, 산화물 TFT(10A)는, 보텀 게이트로서의 게이트 전극(12)을 구비하고, SiNX를 주성분으로 하는 제1 게이트 절연막(제1 절연층)(3A)이 게이트 전극(12)을 덮고 있다. 제1 게이트 절연막(3) 상에는, SiO2를 주성분으로 하는 제2 게이트 절연막(제2 절연층)(23A)이 국소적으로 성막되고, 제2 게이트 절연막(23A) 상에 상기 채널층(11) 및 에칭 스토퍼(14)가 이 순서대로 성막되어 있다. 소스 전극(15) 및 드레인 전극(16)에 대해서는, 그것들이 제2 게이트 절연막(23A) 상에 설치되어 있는 점을 제외하면, 도 1의 구성과 다르지 않다.
한편, a-SiTFT(20A)도, 산화물 TFT(10A)와 마찬가지로, 보텀 게이트로서의 게이트 전극(22)을 구비하고, 게이트 전극(22)을, 산화물 TFT(10A)와 공유된 제1 게이트 절연막(3A)이 덮고 있다. 그 밖에, 도 1의 a-SiTFT(20)로부터 제2 게이트 절연막(23)을 제거한 이외의 구성은 a-SiTFT(20)와 같다.
또한, 산화물 TFT(10A) 및 a-SiTFT(20A)가, SiNX를 주성분으로 하는 패시베이션막(4)으로 피복되어 보호되고 있는 점도, 도 1의 구성과 같다.
또한, a-SiTFT(20A)의 드레인 전극(26)은, 제1 게이트 절연막(3A)에 형성된 스루홀을 거쳐서, 게이트 전극(22)과 단락되어 있다.
(TFT의 구조에 의한 이점 1)
이와 같이, 산화물 TFT(10) 및 a-SiTFT(20), 혹은 산화물 TFT(10A) 및 a-SiTFT(20A)가 모두 보텀 게이트형인 점에 의해, 예를 들어 백라이트를 구비하고, 백라이트의 출사광 강도를 상기 화소(30)에 의해 변조하는 표시 장치에 상기 회로 기판(1) 또는 회로 기판(1A)을 탑재했을 경우, 백라이트의 출사광을 게이트 전극(12 및 22)이 차광할 수 있다. 특히, 산화물 TFT(10) 또는 산화물 TFT(10A)의 특성 열화를, 차광막을 별도 설치하지 않아도 방지할 수 있다는 효과가 얻어진다.
이에 더불어, a-SiTFT(20) 또는 a-SiTFT(20A)를 사용한 센싱에 대하여 노이즈 광이 되는 백라이트의 출사광을, 게이트 전극(12 및 22)에 의해 차광할 수 있다는 효과도 얻어진다.
이에 의해, 차광층을 별도로 설치할 필요가 없으므로, 반도체의 종류가 상이한 복수의 박막 트랜지스터 소자가 탑재된 회로 기판의 성능을, 저비용으로 충분히 발휘시킬 수 있다.
(TFT의 구조에 의한 이점 2)
또한, 나중에 회로 기판(1) 및 회로 기판(1A)의 제조 공정을 상세하게 설명하는데, 게이트 전극(12)과 게이트 전극(22)이, 동일한 도전층(의 패터닝)에 의해 형성되어 있고, 또한 소스 전극(15, 25) 및 드레인 전극(16, 26)이 동일한 도전층(의 패터닝)에 의해 형성되어 있다.
이에 의해, 이미 설명한 바와 같이, 백라이트를 구비한 표시 장치에 상기 회로 기판(1) 또는 회로 기판(1A)을 탑재했을 경우에, 화소(30)의 개구율의 저하 억제, 고감도, 응답 속도가 빠르다는 우수한 이점을 열화시키지 않고, 제조 공정을 간소화할 수 있고, 비용을 경감할 수 있다는 현저한 효과를 얻을 수 있다.
(TFT의 구조에 의한 이점 3)
이미 설명한 바와 같이, 회로 기판(1)에서는, 산화물 TFT(10)의 상기 채널층(11)은, 산화물계의 SiO2를 주성분으로 하는 제1 게이트 절연막(3)과, SiO2를 주성분으로 하는 에칭 스토퍼(14) 사이에 개재되어 있다.
한편, a-SiTFT(20)의 상기 채널층(21)은, a-SiTFT(20)의 게이트 절연막을 SiNX/SiO2의 2층 구조로 한 결과, 질화물계의 SiNX를 주성분으로 하는 제2 게이트 절연막(23)과, SiNX를 주성분으로 하는 패시베이션막(4) 사이에 개재되어 있다.
또한, 회로 기판(1A)에서는, 산화물 TFT(10)의 게이트 절연막을 SiO2/SiNX의 2층 구조로 한 결과, 산화물 TFT(10)의 채널층(11)은, 산화물계의 SiO2를 주성분으로 하는 제2 게이트 절연막(23A)과, SiO2를 주성분으로 하는 에칭 스토퍼(14) 사이에 개재되어 있다.
한편, a-SiTFT(20A)의 상기 채널층(21)은, 질화물계의 SiNX를 주성분으로 하는 제1 게이트 절연막(3A)과, SiNX를 주성분으로 하는 패시베이션막(4) 사이에 개재되어 있다.
또한, 제1 게이트 절연막(3)은, 산화물 TFT(10) 및 a-SiTFT(20)에 공통되는 동일한 층으로 형성되고, 제1 게이트 절연막(3A)은, 산화물 TFT(10A) 및 a-SiTFT(20A)에 공통되는 동일한 층으로 형성되어 있다.
이에 의해, 채널층(11)을 구성하는 산화물 반도체와, 채널층(21)을 구성하는 아몰퍼스 실리콘 반도체가, 각각에 적합한 게이트 절연막 혹은 패시베이션막과 접할 수 있다.
즉, 산화물 반도체에 환원성 재료(여기서는, 채널층(21)을 형성하는 수소화a-Si 및 패시베이션막(4)을 형성하는 SiNX)가 접하면, 환원되어, 그 특성이 열화되지만, 상기 구성에서는, 산화물 반도체에 산화물이 접하기 때문에, 그 특성이 열화되는 것을 방지할 수 있다.
또한, 아몰퍼스 실리콘 반도체 또는 마이크로 크리스탈 실리콘 반도체에 산화물이 접하면, 산화되어, 그 특성이 열화되지만, 상기 구성에서는 아몰퍼스 실리콘 반도체 또는 마이크로 크리스탈 실리콘 반도체에 환원성 재료가 접하기 때문에, 그 특성이 열화되는 것을 방지할 수 있다.
이에 더불어, 제1 게이트 절연막(3) 또는 제1 게이트 절연막(3A)은, 단일 층으로 형성되어 있으므로, 제조 공정의 간소화와 비용 절감을 더욱 도모할 수도 있다.
(표시 장치의 구성)
상기 회로 기판(1) 또는 회로 기판(1A)이 탑재되는 표시 장치의 일례로서, 액정 표시 장치(50)의 개요적인 구성을 설명한다.
도 4는, 액정 표시 장치(50)의 구성을 도시하는 개략 블록도다. 도 4에 도시한 바와 같이, 액정 표시 장치(50)는, 표시 패널(51), 표시용 주사 신호선 구동 회로(52), 표시용 영상 신호선 구동 회로(53), 센서 주사 신호선 구동 회로(54), 센서 판독 회로(55), 센싱 화상 처리부(56) 및 전원 회로(57)를 구비하고 있다.
상기 표시 패널(51)은, 액정층을 개재해서 밀봉한 액티브 매트릭스 기판 및 대향 기판을 구비하고 있다. 도 1에 도시하는 상기 절연성 기판(2)은, 액티브 매트릭스 기판의 베이스 부재이며, 예를 들어 유리 기판이다. 표시용 주사 신호선 구동 회로(52), 표시용 영상 신호선 구동 회로(53), 센서 주사 신호선 구동 회로(54) 및 센서 판독 회로(55)를 구성하는 회로는, 별도 제작한 LSI를 표시 패널(51) 상에 실장하고 있어도 좋고, 또한 절연성 기판(2) 상에 모놀리식으로 형성되어 있어도 좋다.
「모놀리식으로 형성」이란, 물리적 프로세스 및 화학적 프로세스 중 적어도 한쪽에 의해, 절연성 기판(2) 상에 직접적으로 회로 소자가 형성되는 것을 의미하고, 반도체 회로가 모듈로서 유리 기판에 실장되는 것을 포함하지 않는다.
액정 표시 장치(50)가, VA(Vertical Alignment) 모드의 액정 표시 장치일 경우, 대향 기판에는 공통 전극 및 R(적색), G(녹색), B(청색)의 컬러 필터가 설치되어 있다. 또한, 본 발명은 액정 모드의 제약을 받지 않기 때문에, TN(Twisted Nematic) 모드에도 적용할 수 있고, 또한 공통 전극이 액티브 매트릭스 기판에 설치된 횡전계 인가 방식이라고도 불리는 IPS(In-Plane Switching) 모드에도 적용할 수 있다.
상기 표시용 주사 신호선 구동 회로(52)는, 상기 게이트 배선 Gn을 사용하여, 화소(30)를 1행씩 선택적으로 주사하는 주사 신호를 생성한다. 상기 표시용 영상 신호선 구동 회로(53)는, 상기 소스 배선 Sm을 사용하여, 각 화소(30)에 영상 신호를 공급한다.
상기 센서 주사 신호선 구동 회로(54)는, 광 센서 회로(40)를 1행씩 선택해서 구동하고, 센서 판독 회로(55)는, 상기 AMP 전원 공급 버스 라인 Vsm을 사용하여, 광 센서 회로(40)에 일정 전위의 상기 전원 전압 VDD를 공급함과 함께, 상기 광 센서 출력 버스 라인 Vom+1을 사용하여, 광검출 신호를 광 센서 회로(40)로부터 판독한다.
상기 센싱 화상 처리부(56)는, LSI(Large Scale Integrated Circuit) 및 PC(Programmable Controler) 등에 의해 구성되고, 메모리된 화상 처리 프로그램에 따라, 광 센서 회로(40)가 출력한 광검출 신호로부터, 원고의 스캔 화상, 혹은 표시 패널(2)에 대한 손가락 또는 포인팅 펜의 위치 등의 정보를 생성한다.
전원 회로(57)는, 각 회로(52 내지 56)에 각각 필요한 전원 전압을 공급한다.
또한, 액정 표시 장치(50)의 구성은, 상술한 구성에 한정되지 않고, 센서 주사 신호선 구동 회로(54) 또는 센서 판독 회로(55)는, 다른 회로, 구체적으로는 표시용 주사 신호선 구동 회로(52) 또는 표시용 영상 신호선 구동 회로(53) 등에, 기능으로서 포함되어 있어도 좋고, 센서 판독 회로(55)가, 센싱 화상 처리부(56)의 기능에 포함되어 있어도 상관없다.
(광 센서 회로의 동작; 명(明) 상태)
이어서, 도 5를 참조하여, 광 센서 회로(40)의 동작을 설명한다. 도 5는, 광 센서 회로(40)의 동작을 나타내는 타이밍 차트다. 이하에서는, 산화물 TFT(10) 및 a-SiTFT(20)를 예로 들어 설명하는데, 상기 산화물 TFT(10A) 및 a-SiTFT(20A)에 대해서도, 광 센서 회로(40)의 동작에 변화는 없다.
우선, 산화물 TFT(10)의 베이스 전위 VINT를 리셋하기 위해서, 센서 주사 신호선 구동 회로(54)로부터 포토다이오드 리셋용 배선 Vrstn에 하이 레벨의 리셋 신호 RST가 보내진다. 이에 의해, 리셋 기간(t1 내지 t2)에 있어서, 포토다이오드로서의 a-SiTFT(20)에 순방향 바이어스가 걸리므로, 승압용 콘덴서(41)가 충전되어, 베이스 전위 VINT는 서서히 상승, 최종적으로 초기화 전위(VDDR)에 도달한다.
베이스 전위 VINT가 초기화 전위에 도달한 후, 리셋 신호 RST를 로우 레벨로 떨어뜨리면, a-SiTFT(20)의 캐소드 전위(산화물 TFT(10)의 베이스와 a-SiTFT(20)의 소스와의 접속부위인 netA의 전위) 쪽이 애노드 전위보다 높아지므로, a-SiTFT(20)에 역 바이어스가 걸린다. 이때의 베이스 전위 VINT는, 상기 초기화 전위(VDDR)로부터, a-SiTFT(20)에 있어서의 순방향 전압 강하 분(VF) 및 a-SiTFT(20)의 기생 용량에 기인한 전압 강하 분(ΔVRST)을 차감한 값이 된다.
이 상태에서, a-SiTFT(20)에 광이 조사되는 광검출 기간(t2 내지 t3)에서는, 광의 강도에 따라, 역 바이어스에 의한 광 전류가 a-SiTFT(20)에 흐른다. 이 결과, 승압용 콘덴서(41)에 유지되고 있었던 전하가, 포토다이오드 리셋용 배선 Vrstn을 거쳐서 방전되기 때문에, 베이스 전위 VINT가 점차 내려 가고, 최종적으로는 광의 강도에 따른 검출 전위까지 내려간다.
또한, 상기 역 바이어스에 의한 광 전류가 크게 흐를수록, 광 센서 소자의 감도가 높아진다.
계속해서, 광검출 결과의 판독 기간, 즉 검출 신호 판독 기간(t3 내지t4)에 들어가고, 그 후, 승압용 콘덴서(41)의 타단부에 센서 주사 신호선 구동 회로(54)로부터 광 센서행 선택용 배선 Vrwn을 거쳐서 하이 레벨의 행 선택 신호 RWS가 인가된다. 이에 의해, 승압용 콘덴서(41) 너머로 베이스 전위 VINT가 밀려 올라가므로, 베이스 전위 VINT는, 상기 검출 전위에 행 선택 신호 RWS의 하이 레벨의 전위가 추가된 전위(예를 들어, 도 5에 도시하는 전위 V1)가 된다.
또한, 도 5에 도시하는 전위 V1은, 강한 광을 a-SiTFT(20)가 수광하고, t3에 있어서, 베이스 전위 VINT가 가장 낮은 레벨로 떨어졌을 때의 명 상태에 대응하고 있다.
베이스 전위 VINT가 밀려 올라가면, 산화물 TFT(10)가 온이 되는 임계값 전압을 초과하므로, 산화물 TFT(10)가 온 상태가 된다. 이 결과, 베이스 전위 VINT의 레벨에 따른, 즉 광의 강도에 따른 증폭률로 제어된 전압이, 검출 신호(예를 들어 도 5에 도시하는 명 상태의 VPIX)로서, 산화물 TFT(10)의 소스로부터 출력되어, 광 센서 출력 버스 라인 Vom+1을 거쳐서 센서 판독 회로에 보내진다.
(광 센서 회로의 동작; 암(暗) 상태)
한편, 상기 광검출 기간(t2 내지t3)에 있어서, a-SiTFT(20)에 광이 조사되지 않을 경우에는, a-SiTFT(20)에 광 전류가 발생하지 않기 때문에, 베이스 전위 VINT는, 초기화 전위를 거의 계속해서 유지한다. 실제로는, 조금 누설 전류가 발생하기 때문에 베이스 전위 VINT는, 초기화 전위보다 약간 낮은 검출 전위가 된다.
계속해서, 상기 검출 신호 판독 기간(t3 내지 t4)에는, 상기와 마찬가지로 승압용 콘덴서(41) 너머로 베이스 전위 VINT가 밀려 올라가므로, 베이스 전위 VINT는, 상기 초기화 전위에 행 선택 신호 RWS의 하이 레벨의 전위가 추가된 전위와 거의 동등한 전위(예를 들어, 도 5에 도시하는 전위 V2)가 된다.
이때, 산화물 TFT(10)가 출력하는 검출 신호(예를 들어 도 5에 도시하는 암 상태의 VPIX)는 최대 레벨을 나타낸다.
이와 같이 하여, a-SiTFT(20)가 수광한 광의 강도에 따른 레벨을 갖는 검출 신호가 생성되고, 게다가, 그 검출 신호는 광 센서 회로(40)에 대응하는 화소(30)에 있어서 생성된다. 따라서, 도 4에 도시하는 액정 표시 장치(50)가 표시용 광원으로서 구비하고 있는 백라이트의 광을 이용하여, 표시 패널(51)에 근접 배치된 검출 대상물에 대해서, 표시 패널(51) 상의 좌표 판독이나, 문자 판독, 혹은 지문 판독 등의 검출 동작을 행할 수 있다.
또한, 광 센서 회로(40)는, 종래의 CMOS 광 센서 회로와 비교하여, 매우 적은 수의 소자에 의해 구성되어 있다. 이로 인해, 광 센서 회로(40)의 점유 면적이 작아지기 때문에, 1T 방식의 광 센서 회로(40)는, 화소(30)의 개구율을 크게 하는것에 매우 유리하다. 또한, 소자의 수가 적으면, 광 센서 회로(40)의 자기 기생 용량이 작아지므로, 검출 동작의 반응 속도가 빨라지고, 또한 기생 용량의 인입에 의해 다이내믹 레인지가 저감되는 문제도 개선할 수 있다.
(회로 기판의 제조 방법 1)
상기 회로 기판(1)의 제조 방법에 대해서, 간소화에 중점을 두고, 이하에 설명한다. 도 6은, 회로 기판(1)의 제조 공정을 순서대로 도시하는 공정도다.
본 발명의 회로 기판의 제조 방법은, 도 1에 기초하여 설명한 바와 같이, 채널층(11, 21)을 형성하는 반도체의 종류가 상이하게 됨으로써, 회로적인 역할이 서로 상이한 산화물 TFT(10) 및 a-SiTFT(20)를 동일한 절연성 기판(2) 상에 형성하기 위한 제조 방법이다.
도 6의 (a)에 도시한 바와 같이, 절연성 기판(2) 상에 형성한 동일한 도전층의 패터닝에 의해, 산화물 TFT(10) 및 a-SiTFT(20)의 각 게이트 전극(12, 22)을 동시에 형성한다(공정 A). 이 공정 A는, 특허 청구 범위에 기재한 제1 공정에 상당한다.
이어서, 각 게이트 전극(12, 22) 상에 산화물 반도체에 적합한(열화시키지 않은) 절연성 재료인 SiO2를 주성분으로 하는 상기 제1 게이트 절연막(3)을 형성한다(공정 B).
계속해서, a-SiTFT(20)의 채널층(21)의 형성 위치에 대응하는 위치에서, 제1 게이트 절연막(3)의 상에 아몰퍼스 실리콘 반도체에 적합한(열화시키지 않은) 절연성 재료인 SiNX를 주성분으로 하는 제2 절연막(23a)을 적층하여(공정 C), a-Si막(21a) 및 도전막(24a)을 이 순서대로 적층한다(공정 D). 도전막(24a)은, n형 불순물이 비교적 고농도로 도프된 n+a-Si 또는 n+μc-Si의 막이다.
이어서, 도 6의 (b)에 도시한 바와 같이, 제2 절연막(23a), a-Si막(21a) 및 도전막(24a)을 합쳐서 패터닝하고(공정 E), a-SiTFT(20)를 위한 상기 제2 게이트 절연막(23), 채널층(21) 및 도전층(24)의 형성 전의 도전층(24b)을 형성한다(공정 F).
또한, 상기 공정 B, 공정 C, 공정 E 및 공정 F가, 특허 청구 범위에 기재한 제2 공정에 상당한다.
이어서, 도 6의 (c)에 도시한 바와 같이, 제1 게이트 절연막(3) 상에 산화물 반도체를 성막해서 패터닝하고, 산화물 TFT(10)의 채널층(11)을 형성한다(공정 G).
계속해서, 도 6의 (d)에 도시한 바와 같이, 채널층(11)의 상에 SiO2를 주성분으로 하는 막을 형성해 패터닝함으로써, 상기 에칭 스토퍼(14)를 형성한다(공정 H).
이어서, 도 6의 (e)에 도시한 바와 같이, a-SiTFT(20)에 다이오드 접속을 설치하기 위해서, 제1 게이트 절연막(3)에 콘택트 홀(3a)을 형성하고, 게이트 전극(22)을 국부적으로 노출시킨다(공정 I).
그 후, 도전층을 전체면에 성막하고, 패터닝함으로써, 산화물 TFT(10) 및 a-SiTFT(20)의 소스 전극(15, 25) 및 드레인 전극(16, 26)을, 동일한 도전층으로부터 동시에 형성한다(공정 J). 이 후, 소스 전극(25) 및 드레인 전극(26)을 마스크로 하고, 도전층(24b)을 에칭하고, 도전층(24b)에 갭을 형성하여, 상기 도전층(24)을 형성한다(공정 K). 또한, 공정 J는 특허 청구 범위에 기재한 제3 공정에 상당한다.
마지막으로, 도 6의 (f)에 도시한 바와 같이, 전체면을 패시베이션막(4)으로 피복해서(공정 L), 회로 기판(1)이 완성된다.
이상과 같이, 본 발명의 회로 기판의 제조 방법에 의하면, 제1 게이트 절연막(3)을, 산화물 TFT(10) 및 a-SiTFT(20)에 공유된 동일한 층으로서 동시에 형성하고, 그 후에, SiNX를 주성분으로 하는 제2 절연막(23a)를 형성하고, a-SiTFT(20)의 게이트 절연막을, SiO2/SiNX의 2층 구조로 하고 있으므로, 제조 공정이 번잡해지지 않고 간소화할 수 있고, 비용 절감을 도모할 수 있다.
또한, 산화물 TFT(10) 및 a-SiTFT(20)의 각 게이트 전극(11 및 22)을 동일한 도전층에 의해 형성하고, 또한 각 소스 전극(15 및 25) 및 드레인 전극(16 및 26)도 또한, 동일한 도전층에 의해 형성하고 있다. 이에 의해, 제조 공정의 간소화와 비용 절감을 더욱 도모할 수 있다.
(회로 기판의 제조 방법 2)
이어서, 도 2에 도시하는 회로 기판(1A)의 제조 방법에 대해서, 상기 회로 기판(1)의 제조 방법과의 상위점을 중점으로, 이하에 설명한다. 도 7은, 회로 기판(1A)의 제조 공정을 순서대로 도시하는 공정도다.
도 7의 (a)에 도시한 바와 같이, 절연성 기판(2) 상에 각 게이트 전극(12 및 22)을 동시에 형성하는 공정 A에 대해서는, 이미 설명한 바와 같다.
이어서, 각 게이트 전극(12 및 22)의 상에 아몰퍼스 실리콘 반도체에 적합한(열화시키지 않는) 절연성 재료인 SiNX를 주성분으로 하는 상기 제1 게이트 절연막(3A)을 형성한다(공정 B').
계속해서, a-Si막(21a) 및 도전막(24a)을 이 순서대로 적층한다(공정 C'). 도전막(24a)은, n형 불순물이 비교적 고농도로 도프된 n+a-Si 또는 n+μc-Si의 막이다.
이어서, 도 7의 (b)에 도시한 바와 같이, a-Si막(21a) 및 도전막(24a)을 합쳐서 패터닝하여(공정 D'), a-SiTFT(20A)를 위한 상기 채널층(21) 및 도전층(24)의 형성 전의 도전층(24b)을 형성한다(공정 E').
이어서, 도 7의 (c)에 도시한 바와 같이, 제1 게이트 절연막(3A)의 상에 산화물 반도체에 적합한(열화시키지 않은) 절연성 재료인 SiO2를 주성분으로 하는 제2 절연막(23b)을 적층한다(공정 F'). 그 후, 제2 절연막(23b)의 상에 산화물 반도체를 성막해서 패터닝함으로써, 산화물 TFT(10A)의 채널층(11)을 형성한다(공정 G').
또한, 도 7의 (d)에 도시한 바와 같이, 채널층(11)의 상에 SiO2를 주성분으로 하는 막을 형성해 패터닝함으로써, 상기 에칭 스토퍼(14)를 형성한다(공정 H').
계속해서, 도 7의 (e)에 도시한 바와 같이, 예를 들어 포토리소그래피의 방법을 사용하여, a-SiTFT(20A) 상에서 제2 절연막(23b)을 제거함으로써, 산화물 TFT(10A)의 채널층(11)과 제1 게이트 절연막(3A) 사이에서, 상기 제2 게이트 절연막(23A)을 국소적으로 형성한다(공정 I').
또한, 상기 공정 B', 공정 F' 및 공정 I'가, 특허 청구 범위에 기재한 제2 공정에 상당한다.
이 외에, 도 7의 (f)에 도시한 바와 같이, a-SiTFT(20A)의 다이오드 접속의 형성 공정, 산화물 TFT(10A) 및 a-SiTFT(20A)의 소스 전극(15 및 25) 및 드레인 전극(16 및 26)을, 동일한 도전층에서 동시에 형성하는 공정, a-SiTFT(20A)의 도전층(24)을 형성하는 공정 및 도 7의 (g)에 도시하는 패시베이션막(4)을 형성하는 공정에 대해서는, 도 6을 참조하여 상술한 바와 같다.
이와 같이 하여, 회로 기판(1A)이 완성된다.
이상과 같이, 본 발명의 회로 기판의 제조 방법에 의하면, 제1 게이트 절연막(3)을, 산화물 TFT(10) 및 a-SiTFT(20)에 공유된 동일한 층으로서 동시에 형성하고, 그 후에, SiO2를 주성분으로 하는 제2 게이트 절연막(23A)을 형성하고, 산화물 TFT(10A)의 게이트 절연막을, SiNX/SiO2의 2층 구조로 하고 있으므로, 제조 공정이 번잡해지지 않고, 간소화할 수 있으며, 비용 절감을 도모할 수 있다.
또한, 산화물 TFT(10A) 및 a-SiTFT(20A)의 각 게이트 전극(11 및 22)을 동일한 도전층에 의해 형성하고, 또한 각 소스 전극(15 및 25) 및 드레인 전극(16 및 26)도 또한, 동일한 도전층에 의해 형성하고 있다. 이에 의해, 제조 공정의 간소화와 비용 절감을 더욱 도모할 수 있다.
[실시 형태 2]
본 발명의 다른 실시 형태에 대해서 도면에 기초하여 설명하면, 이하와 같다. 단, 이 실시 형태에 기재되어 있는 구성 부품의 치수, 재질, 형상, 그 상대 배치 등은, 특별히 특정적인 기재가 없는 한, 본 발명의 범위를 그것으로만 한정하는 취지가 아니고, 단순한 설명 예에 지나지 않는다. 또한, 설명의 편의상, 상기 실시 형태와 동일한 구성에 대해서는, 동일한 부호를 부여하고, 그 상세한 설명을 생략한다.
(표시 장치의 구성)
도 8은, 본 실시 형태의 액정 표시 장치(50a)의 개략적 구성을 도시하는 블록도다. 액정 표시 장치(50a)는, 상기 표시 패널(51)로부터 광 센서 회로(40)를 제외한 표시 패널(51a)과, 상기 표시용 주사 신호선 구동 회로(52)와, 상기 표시용 영상 신호선 구동 회로(53)와, 각 구동 회로(52 및 53)에 필요한 전원 전압을 공급하는 전원 회로(57a)를 구비하고 있다. 또한, 액정 표시 장치(50a)의 구성은, 도 8에 도시하는 일 구성예에 한정되는 일은 없다.
액정 표시 장치(50a)는, 표시 패널(51a) 내의 화소 회로를 구성하는 박막 소자를 외래 노이즈 등으로부터 보호하기 위한 보호 회로를, 표시용 주사 신호선 구동 회로(52)와 화소 회로 사이에 설치하고 있다.
(회로 기판의 응용예-보호 회로 및 화소 회로)
도 9는, 도 8에 도시한 영역 Sb 내에 만들어 삽입한 보호 회로(60) 및 화소 회로(70)의 회로 구성을 도시하는 회로도다.
본 실시 형태의 회로 기판에서는, 동일한 절연성 기판 상에 설치된 복수의 트랜지스터 소자의 일부가 되는 제1 트랜지스터 소자(예를 들어, 화소 회로(70)의 화소 구동용 TFT(71))를 회로적으로 보호하는 보호 회로(60)이며, 상기 복수의 트랜지스터 소자의 일부가 되는 제2 트랜지스터 소자(예를 들어 다이오드(61)로서 기능하는 TFT)를 구비한 보호 회로(60)를 포함하고 있다. 또한, 상기 제1 트랜지스터 소자는, 산화물 TFT로 이루어져 있고, 상기 제2 트랜지스터 소자는 a-SiTFT로 이루어져 있다.
즉, 고저항이 필요한 소자(예: 보호 소자)에는 a-SiTFT를 사용하고, 저저항(고이동도)이 바람직한 소자(예: 스위칭 소자)에는 산화물 반도체를 사용하고 있다. 또한, a-SiTFT 대신에 μc-Si 또는 a-Si:H와 μc-Si를 적층한 적층 반도체에 의해 채널층을 구성한 TFT를 채용할 수 있다.
보다 구체적으로는, 도 9에 도시한 바와 같이, 보호 회로(60)는, 순방향이 서로 역방향인 다이오드(61)를 병렬로 접속해서 구성한 쌍방향 다이오드이며, 모든 게이트 배선 Gn에 대하여 하나씩 설치되어 있다. 이러한 보호 회로(60)는, 다이오드 쇼트링이라고도 부르고 있다. 보호 회로(60)의 일단부는, 게이트 배선 Gn에 접속되고, 타단부는, 예를 들어 접지선에 접속되어 있다.
이에 의해, 정전기 등에 의한 과대한 전압이 게이트 배선 Gn에 인가되었다고 하더라도, 게이트 배선 Gn과 접지선의 사이에, 빠르게 방전 패스를 형성할 수 있으므로, 화소 회로를 구성하는 박막 트랜지스터 등을 과대한 전압으로부터 보호할 수 있다. 게다가 쌍방향 다이오드는, 정부 양극성의 과대한 전압에 대응할 수 있다.
또한, 도 10에 도시한 바와 같이, 상기 보호 회로(60)를, 서로 인접하는 게이트 배선 Gn과 게이트 배선 Gn+1을 접속하도록 설치할 수도 있다. 이 경우에는, 하나의 게이트 배선 Gn에 인가된 과대한 전압을, 다른 게이트 배선으로 분산시킬 수 있으므로, 마찬가지로 화소 회로(70)를 보호할 수 있다.
(보호 회로의 TFT를 a-SiTFT로 하는 의의)
상술한 바와 같이, 보호 회로(60)의 다이오드(61)로서 기능하는 TFT를, a-SiTFT, μc-Si 또는 상기 적층 반도체를 사용한 TFT라고 하고 있다. 이것은, 보호 회로(60)의 점유 면적을 작게 하고, 표시 패널(51a)의 프레임 크기를 작게 하는데도 유효하다.
산화물 TFT는, a-SiTFT에 비하여 온 저항이 1자리수 작다는 특성을 가지고 있다. 이로 인해, 도 9의 보호 회로(60)에 산화물 TFT를 사용한 경우에는, 게이트 배선 Gn으로부터 접지선 사이에서, 전류의 누설이 발생할 우려가 있고, 도 10의 보호 회로(60)에 산화물 TFT를 사용한 경우에는, 인접하는 게이트 배선 사이에서, 전류의 누설이 발생할 우려가 있다.
따라서, 보호 회로(60)의 다이오드(61)로서 산화물 TFT를 사용하려고 하면, 도 12에 도시한 바와 같이, 산화물 TFT의 채널 길이(L 길이)를 크게 하고, 그것에 의해서 산화물 TFT의 상기 온 저항을 크게 할 필요가 있게 된다. 이로 인해, 산화물 TFT의 크기가 커지지 않을 수 없으므로, 표시 패널(51a)의 프레임 폭 협소화에 지장을 초래한다.
또한, 표시 패널(51a)의 프레임 폭 협소화를 우선하여, 보호 회로(60)를 설치하지 않도록 하면, 화소 회로(70)에서 절연 파괴 등이 발생하고, 표시 패널(51a)의 제조의 수율이 저하한다.
이와 같이, 동일한 절연성 기판 상에서 회로적으로 상이한 역할을 하는 박막 트랜지스터에 대해서, 그 역할에 따라 최적의 특성을 갖는 박막 트랜지스터를 채용했으므로, 회로 기판의 성능을 최대한으로 향상시킬 수 있다.
즉, 본 실시 형태에서는, 액정 표시 장치의 각 화소의 스위칭 소자나, 혹은, 이 스위칭 소자와 동일한 절연성 기판 상에 모놀리식으로 형성된 구동 회로에 포함되는 트랜지스터 소자와 같이, 주된 동작을 행하는 트랜지스터 소자를, 산화물 TFT로 했으므로, 응답성 또는 구동 능력을 높게 할 수 있다.
또한, 보호 회로를 구성하는 트랜지스터 소자를 a-SiTFT로 했으므로, 표시 패널의 프레임 폭 협소화를 도모할 수 있고, 표시 장치의 소형화에 기여한다.
이에 의해, 소형이고 고성능인 전기 회로를 탑재한 회로 기판 및 표시 장치를 제공할 수 있다.
또한, 상기 보호 회로(60)는, 상술한 특허문헌 5에 개시되어 있는 바와 같이, 소스 배선 Sm에 설치할 수도 있고, 도 9 및 도 10의 형태에 한정되지 않는다.
(쌍방향 다이오드의 평면 구조)
도 11은, 보호 회로(60)를 구성하는 쌍방향 다이오드를 TFT의 회로 기호를 사용해서 도시하는 회로도다. 도 11에 도시한 바와 같이, 드레인과 게이트를 단락시킨 2개의 TFT(60a 및 60b) 중, TFT(60a)의 게이트를 게이트 배선 Gn에 접속하고, TFT(60b)의 게이트를 옆의 게이트 배선 Gn+1에 접속하고, 또한 각각의 소스를 상대의 게이트에 접속하고 있다.
도 12는, 보호 회로(60) 및 TFT의 모식적인 평면도다. 도 12에 도시한 바와 같이, TFT(60a)에 있어서, 게이트 전극(62a)이 게이트 배선 Gn으로부터 게이트 배선 Gn+1 쪽으로 돌출되고, 게이트 전극(62a)의 상방에 설치된 a-Si 반도체의 채널층(63a) 상에서, 소스 전극(64a)과 드레인 전극(65a)이, 간격을 두고 대향하고 있다.
상기 드레인 전극(65a)은, 콘택트 홀(66a)을 거쳐서, 게이트 전극(62a)에 접속되어 있다. 소스 전극(64a)은, 콘택트 홀(66b)을 거쳐서 TFT(60b)의 게이트 전극(62b)에 접속되어 있다.
TFT(60b)에 있어서도 마찬가지로, 게이트 전극(62b)이 게이트 배선 Gn+1로부터 게이트 배선 Gn 쪽으로 돌출되고, 게이트 전극(62b)의 상방에 설치된 a-Si 반도체의 채널층(63b) 상에서, 소스 전극(64b)과 드레인 전극(65b)이, 간격을 두고 대향하고 있다.
상기 드레인 전극(65b)은, 콘택트 홀(67b)을 거쳐서 게이트 전극(62b)에 접속되어 있다. 소스 전극(64a)은, 콘택트 홀(67a)을 거쳐서, TFT(60a)의 게이트 전극(62a)에 접속되어 있다.
채널층(63a) 및 채널층(63b)을, 모두 a-Si 반도체에 의해 형성하고 있으므로, 도 12에 도시하는 채널 폭(W 길이)을 산화물 TFT와 같게 했다고 하더라도, 채널 길이(L 길이)를 산화물 TFT보다 짧게 해서, 필요한 온 저항을 얻을 수 있다.
(쌍방향 다이오드의 단면 구조)
도 13은, 도 12에 도시하는 A-A' 선을 따르는, 보호 회로(60)의 모식적인 단면도다. 도 13에 도시한 바와 같이, TFT(60a 및 60b)는, 동일한 절연성 기판(2) 상에 형성되고, 패시베이션 막(4)으로 피복되어 보호되고 있다.
TFT(60a 및 60b)에 있어서, 절연성 기판(2) 상에 게이트 전극(62a 및 62b)이 형성되고, 게이트 전극(62a 및 62b)을 상기 제1 게이트 절연막(3)이 피복하고 있다. 게이트 전극(62a 및 62b) 각각의 상방 위치에서, 제1 게이트 절연막(3) 상에 상기 제2 게이트 절연막(23)에 상당하는 제2 게이트 절연막(23C 및 23D)이 적층되어 있다.
또한, 제2 게이트 절연막(23C 및 23D) 각각의 상에 a-Si 반도체의 채널층(63a 및 63b)이 적층되어 있다. 채널층(63a 및 63b)의 상에는, 갭을 설치한 도전층(68a 및 68b)이 적층되고, 도전층(68a) 상에는, 간격을 두고 대향한 소스 전극(64a) 및 드레인 전극(65a)이 형성되고, 도전층(68b) 상에는, 간격을 두고 대향한 소스 전극(64b) 및 드레인 전극(65b)이 형성되어 있다.
소스 전극(64a)은, TFT(60b)의 게이트 전극(62b) 상에 연장하여, 콘택트 홀(66b)을 거쳐서 게이트 전극(62b)에 접속되어 있다.
드레인 전극(65a)은, 콘택트 홀(66a)을 거쳐서, 스스로의 게이트 전극(62a)에 접속되어 있다.
한편, 소스 전극(64b)은, TFT(60a)의 게이트 전극(62a) 상에 연장하여, 콘택트 홀(67a)을 거쳐서 게이트 전극(62a)에 접속되어 있다.
드레인 전극(65b)은, 콘택트 홀(67b)을 거쳐서, 스스로의 게이트 전극(62b)에 접속되어 있다.
본 발명에 따른 회로 기판의 특징점과, 그 제조 방법의 특징점에 대해서, 이하에 보충한다.
본 발명의 회로 기판에서는,
(5) 상기 제1 박막 트랜지스터 소자의 게이트 전극과, 상기 제2 박막 트랜지스터 소자의 게이트 전극이, 동일한 도전층에 의해 형성되어 있고,
(6) 또한, 상기 제1 박막 트랜지스터 소자의 소스 전극 및 드레인 전극과, 상기 제2 박막 트랜지스터 소자의 소스 전극 및 드레인 전극이, 동일한 도전층에 의해 형성되어 있는 것을 특징으로 한다.
상기 구성에 따르면, 이미 설명한 바와 같이, 백라이트 타입의 표시 장치에 상기 회로 기판을 탑재했을 경우에, 화소의 개구율의 저하 억제 및 응답 속도가 빠르다는 우수한 이점을 열화시키지 않고서, 제조 공정을 간소화할 수 있고, 비용을 경감할 수 있다는 현저한 효과를 얻을 수 있다.
또한, 예를 들어 광 센서 소자로서 기능하는 제2 박막 트랜지스터 소자를 구비한 표시 장치에 상기 회로 기판을 탑재했을 경우에는, 센싱해야 할 광에 대하여 고감도라는 우수한 이점을 손상시키는 일이 없이, 혹은, 보호 회로를 구성하는 회로 소자로서 기능하는 제2 박막 트랜지스터 소자를 구비한 표시 장치에 상기 회로 기판을 탑재했을 경우에는, 실시 형태로서 상술한 바와 같이, 보호 회로의 점유 면적을 작게 하고, 표시 장치의 프레임 크기를 작게 한다는 우수한 이점을 손상시키는 일이 없이, 제조 공정을 간소화할 수 있고, 비용을 경감할 수 있다는 현저한 효과를 얻을 수 있다.
본 발명의 회로 기판에서는,
(7) 상기 제1 박막 트랜지스터 소자의 상기 채널층과 게이트 전극의 사이에는, SiO2를 주성분으로 하는 게이트 절연막이 개재되고,
(8) 상기 제2 박막 트랜지스터 소자의 상기 채널층과 게이트 전극의 사이에는, 채널층 측에서 SiNX를 주성분으로 하는 게이트 절연막 및 SiO2를 주성분으로 하는 게이트 절연막이 순서대로 적층되어서 개재되고,
(9) 또한, 양쪽 게이트 절연막에 공통되는 SiO2의 층은, 동일한 층으로서 형성되어 있는 것을 특징으로 한다.
혹은, 본 발명의 회로 기판에서는,
(10) 상기 제1 박막 트랜지스터 소자의 상기 채널층과 게이트 전극의 사이에는, 채널층 측에서 SiO2를 주성분으로 하는 게이트 절연막 및 SiNX를 주성분으로 하는 게이트 절연막이 순서대로 적층되어서 개재되고,
(11) 상기 제2 박막 트랜지스터 소자의 상기 채널층과 게이트 전극의 사이에는, SiNX를 주성분으로 하는 게이트 절연막이 개재되고,
(12) 또한, 양쪽 게이트 절연막에 공통되는 SiNX의 층은, 동일한 층으로 형성되어 있는 것을 특징으로 한다.
상기 (7) 내지 (9) 또는 상기 (10) 내지 (12)의 구성에 따르면, 제1 박막 트랜지스터 소자의 채널층을 구성하는 산화물 반도체와, 제2 박막 트랜지스터 소자의 채널층을 구성하는 (a) 비정질 실리콘 반도체, (b) 미결정 실리콘 반도체 또는 이들 (a), (b)의 반도체를 적층한 반도체(이하, 비산화물 반도체라고 함)가, 각각에 적합한 게이트 절연막과 접할 수 있다.
즉, 산화물 반도체에 환원성 재료가 접하면, 환원되어, 그 특성이 열화되지만, 상기 구성에서는, 산화물 반도체에 산화물이 접하기 때문에, 그 특성이 열화되는 것을 방지할 수 있다.
또한, 상기 비산화물 반도체에 산화물이 접하면, 산화되어, 그 특성이 열화되지만, 상기 구성에서는, 상기 비산화물 반도체에 환원성 재료가 접하기 때문에, 그 특성이 열화되는 것을 방지할 수 있다.
이에 더불어, 양쪽 게이트 절연막에 공통되는 SiO2 또는 SiNX의 층은, 동일한 층으로서 형성되어 있으므로, 제조 공정의 간소화와 비용 절감을 도모할 수도 있다.
본 발명의 회로 기판에서는,
(13) 상기 제1 박막 트랜지스터 소자 및 제2 박막 트랜지스터 소자는, 광 센서 회로를 구성하고 있고,
(14) 상기 제1 박막 트랜지스터 소자는, 상기 광 센서 회로의 센서 출력의 역할을 담당하고,
(15) 상기 제2 박막 트랜지스터 소자는, 상기 광 센서 회로의 광 센서 소자의 역할을 담당하고 있는 것을 특징으로 한다.
상기 구성에 있어서, 산화물 반도체를 채널층으로서 구비한 제1 박막 트랜지스터 소자는, 크기를 크게 하지 않고서 높은 출력 전압이 얻어지므로, 화소의 개구율의 저하를 억제할 수 있는 반면, 광에 대한 감도가 낮다는 제1 특성을 구비하고 있기 때문에, 광 센서 회로의 센서 출력의 역할에 적합하다.
한편, 상기 비산화물 반도체를 채널층으로서 구비한 제2 박막 트랜지스터 소자는, 광에 대한 감도가 높은 반면, 이동도가 낮기 때문에 출력 전압이 낮다는 제2 특성을 구비하고 있으므로, 광 센서 회로의 광 센서 소자의 역할에 적합하다.
이에 의해, 제1 박막 트랜지스터 소자 및 제2 박막 트랜지스터 소자는, 화소의 개구율의 저하 억제, 고감도, 응답 속도가 빠르다는 우수한 이점을 구비한 광 센서 회로를 구성할 수 있다.
또한, 그러한 광 센서 회로의 우수한 이점은, 예를 들어 액정을 사용한 화소가 매트릭스 형상으로 배열된 액티브 매트릭스 기판 내에, 복수의 광 센서 회로를 실장함으로써, 터치 패널 기능 또는 화상 스캐너 기능 등을 구비한 액정 표시 장치를 구성하는 경우에 매우 유리해진다.
본 발명의 회로 기판에서는,
(16) 상기 복수의 트랜지스터 소자의 일부가 되는 제1 트랜지스터 소자를 회로적으로 보호하는 보호 회로이며, 상기 복수의 트랜지스터 소자의 일부가 되는 제2 트랜지스터 소자를 구비한 보호 회로를 포함하고,
(17) 상기 제1 트랜지스터 소자는, 상기 제1 박막 트랜지스터 소자로 이루어지고,
(18) 상기 제2 트랜지스터 소자는, 상기 제2 박막 트랜지스터 소자로 이루어져 있는 것을 특징으로 한다.
상기 구성에 따르면, 보호 회로를 구성하는 제2 트랜지스터 소자를, 상기 비산화물 반도체를 채널층으로서 구비한 제2 박막 트랜지스터 소자로 함으로써, 상기 제2 트랜지스터 소자를 산화물 반도체를 채널층으로서 구비한 제1 박막 트랜지스터 소자로 할 경우와 비교하여, 보호 회로의 점유 면적을 작게 할 수 있다.
또한, 회로적으로 보호되는 제1 트랜지스터 소자를 제1 박막 트랜지스터 소자로 하고 있으므로, 예를 들어 액정 표시 장치의 각 화소의 스위칭 소자나, 혹은, 이 스위칭 소자와 동일한 절연성 기판 상에 모놀리식으로 형성된 구동 회로에 포함되는 트랜지스터 소자와 같이, 주된 동작을 행하는 트랜지스터 소자의 응답성 또는 구동 능력을 높게 할 수 있다.
이와 같이, 동일한 절연성 기판 상에 있어서, 회로적인 역할마다 적합한 트랜지스터 소자를 실장함으로써, 소형이고 고성능인 전기 회로를 탑재한 회로 기판을 제공할 수 있다.
본 발명에 따른 표시 장치는, 상기 어느 한쪽 회로 기판을 구비한 것을 특징으로 한다.
상기 구성에 따르면, 이미 설명한 각 회로 기판의 각 이점을 구비한 표시 장치를 제공할 수 있다.
본 발명의 회로 기판의 제조 방법에 있어서의 상기한 제2 공정은,
(23) 상기 제1 박막 트랜지스터 소자의 채널층을 형성하는 반도체에 적합한 절연성 재료를 사용하여, 상기 각 게이트 전극을 피복하는 제1 절연층을 형성하는 공정과,
(24) 상기 제2 박막 트랜지스터 소자의 채널층을 형성하는 반도체에 적합한 절연성 재료를 사용하여, 상기 제2 박막 트랜지스터 소자의 채널층의 형성 위치에 대응하는 위치에서, 상기 제1 절연층 상에 제2 절연층을 국소적으로 형성하는 공정을 포함하는 것을 특징으로 한다.
혹은, 본 발명의 회로 기판의 제조 방법에 있어서의 상기한 제2 공정은,
(25) 상기 제2 박막 트랜지스터 소자의 채널층을 형성하는 반도체에 적합한 절연성 재료를 사용하여, 상기 각 게이트 전극을 피복하는 제1 절연층을 형성하는 공정과,
(26) 상기 제1 박막 트랜지스터 소자의 채널층을 형성하는 반도체에 적합한 절연성 재료를 사용하여, 상기 제1 박막 트랜지스터 소자의 채널층의 형성 위치에 대응하는 위치에서, 상기 제1 절연층 상에 제2 절연층을 국소적으로 형성하는 공정을 포함하는 것을 특징으로 한다.
상기 (23), (24) 또는 (25), (26)의 공정에 따르면, 회로 기판의 발명에 대해서 이미 설명한 바와 같이, 특히, 제1 박막 트랜지스터 소자 및 제2 박막 트랜지스터 소자의 각 특성을 열화시키는 일이 없는 고성능의 회로 기판을 저렴하게 제조할 수 있다.
본 발명은 상술한 각 실시 형태에 한정되는 것이 아니라, 청구항에 나타낸 범위에서 다양한 변경이 가능하고, 상이한 실시 형태에 각각 개시된 기술적 수단을 적절히 조합해서 얻어지는 실시 형태에 대해서도 본 발명의 기술적 범위에 포함된다.
본 발명은 반도체층의 종류가 다른 복수의 TFT가 탑재된 회로 기판과, 그 회로 기판을 탑재한 표시 장치 등의 전자 기기에 적용할 수 있다.
1: 회로 기판
1A: 회로 기판
2: 절연성 기판
3: 제1 게이트 절연막(제1 절연층)
3A: 제1 게이트 절연막(제1 절연층)
10: 산화물 TFT(트랜지스터 소자, 제1 박막 트랜지스터 소자)
10A: 산화물 TFT(트랜지스터 소자, 제1 박막 트랜지스터 소자)
11: 채널층
12: 게이트 전극
15: 소스 전극
16: 드레인 전극
20: a-SiTFT(트랜지스터 소자, 제2 박막 트랜지스터 소자)
20A: a-SiTFT(트랜지스터 소자, 제2 박막 트랜지스터 소자)
21: 채널층
22: 게이트 전극
23: 제2 게이트 절연막(제2 절연층)
23A: 제2 게이트 절연막(제2 절연층)
25: 소스 전극
26: 드레인 전극
30: 화소
40: 광 센서 회로
50: 액정 표시 장치(표시 장치)
50a: 액정 표시 장치(표시 장치)
60: 보호 회로
60a: TFT(제2 트랜지스터 소자)
60b: TFT(제2 트랜지스터 소자)
71: 화소 구동용 TFT(제1 박막 트랜지스터 소자)

Claims (10)

  1. 매트릭스 형상으로 배열된 화소에 대응하여, 또는 상기 화소의 소정수의 일 군에 대응하여, 동일한 절연성 기판 상에 설치된 복수의 트랜지스터 소자를 구비하고,
    상기 복수의 트랜지스터 소자 중 적어도 하나는, 산화물 반도체를 채널층으로서 구비한 제1 박막 트랜지스터 소자이며,
    상기 복수의 트랜지스터 소자 중 적어도 다른 하나는, (a) 비정질 실리콘 반도체, (b) 미결정 실리콘 반도체 또는 이들 (a), (b)의 반도체를 적층한 반도체를 채널층으로서 구비한 제2 박막 트랜지스터 소자이며,
    상기 제1 박막 트랜지스터 소자 및 상기 제2 박막 트랜지스터 소자가, 모두 보텀 게이트형의 트랜지스터인 것을 특징으로 하는, 회로 기판.
  2. 제1항에 있어서,
    상기 제1 박막 트랜지스터 소자의 게이트 전극과, 상기 제2 박막 트랜지스터 소자의 게이트 전극이, 동일한 도전층에 의해 형성되어 있고,
    또한, 상기 제1 박막 트랜지스터 소자의 소스 전극 및 드레인 전극과, 상기 제2 박막 트랜지스터 소자의 소스 전극 및 드레인 전극이, 동일한 도전층에 의해 형성되어 있는 것을 특징으로 하는, 회로 기판.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 박막 트랜지스터 소자의 상기 채널층과 게이트 전극과의 사이에는, SiO2를 주성분으로 하는 게이트 절연막이 개재되고,
    상기 제2 박막 트랜지스터 소자의 상기 채널층과 게이트 전극과의 사이에는, 채널층측에서 SiNX를 주성분으로 하는 게이트 절연막 및 SiO2를 주성분으로 하는 게이트 절연막이 순서대로 적층되어서 개재되고,
    또한, 양쪽 게이트 절연막에 공통되는 SiO2의 층은, 동일한 층으로서 형성되어 있는 것을 특징으로 하는, 회로 기판.
  4. 제1항 또는 제2항에 있어서,
    상기 제1 박막 트랜지스터 소자의 상기 채널층과 게이트 전극과의 사이에는, 채널층측에서 SiO2를 주성분으로 하는 게이트 절연막 및 SiNX를 주성분으로 하는 게이트 절연막이 순서대로 적층되어서 개재되고,
    상기 제2 박막 트랜지스터 소자의 상기 채널층과 게이트 전극과의 사이에는, SiNX를 주성분으로 하는 게이트 절연막이 개재되고,
    또한, 양쪽 게이트 절연막에 공통되는 SiNX의 층은, 동일한 층으로서 형성되어 있는 것을 특징으로 하는, 회로 기판.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 박막 트랜지스터 소자 및 제2 박막 트랜지스터 소자는 광 센서 회로를 구성하고 있고,
    상기 제1 박막 트랜지스터 소자는 상기 광 센서 회로의 센서 출력의 역할을 담당하고,
    상기 제2 박막 트랜지스터 소자는 상기 광 센서 회로의 광 센서 소자의 역할을 담당하고 있는 것을 특징으로 하는, 회로 기판.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 복수의 트랜지스터 소자의 일부가 되는 제1 트랜지스터 소자를 회로적으로 보호하는 보호 회로이며, 상기 복수의 트랜지스터 소자의 일부가 되는 제2 트랜지스터 소자를 구비한 보호 회로를 포함하고,
    상기 제1 트랜지스터 소자는 상기 제1 박막 트랜지스터 소자로 이루어지고,
    상기 제2 트랜지스터 소자는 상기 제2 박막 트랜지스터 소자로 이루어져 있는 것을 특징으로 하는, 회로 기판.
  7. 제1항 내지 제6항 중 어느 한 항에 기재된 회로 기판을 구비한 것을 특징으로 하는, 표시 장치.
  8. 채널층을 형성하는 반도체의 종류가 상이한 제1 박막 트랜지스터 소자와 제2 박막 트랜지스터 소자를 동일한 절연성 기판 상에 형성하는 회로 기판의 제조 방법으로서,
    상기 절연성 기판 상에 형성한 동일한 도전층의 패터닝에 의해, 상기 제1 및 제2 박막 트랜지스터 소자의 각 게이트 전극을 형성하는 제1 공정과,
    상기 각 게이트 전극 상에 게이트 절연막을 형성하는 제2 공정과,
    상기 제1 및 제2 박막 트랜지스터 소자의 각 채널층을 형성한 후, 동일한 도전층의 패터닝에 의해, 상기 제1 및 제2 박막 트랜지스터 소자의 소스 전극 및 드레인 전극을 형성하는 제3 공정을 포함하는 것을 특징으로 하는, 회로 기판의 제조 방법.
  9. 제8항에 있어서,
    상기 제2 공정은,
    상기 제1 박막 트랜지스터 소자의 채널층을 형성하는 반도체에 적합한 절연성 재료를 사용하여, 상기 각 게이트 전극을 피복하는 제1 절연층을 형성하는 공정과,
    상기 제2 박막 트랜지스터 소자의 채널층을 형성하는 반도체에 적합한 절연성 재료를 사용하여, 상기 제2 박막 트랜지스터 소자의 채널층의 형성 위치에 대응하는 위치에서, 상기 제1 절연층 상에 제2 절연층을 국소적으로 형성하는 공정을 포함하는 것을 특징으로 하는, 회로 기판의 제조 방법.
  10. 제8항에 있어서,
    상기 제2 공정은,
    상기 제2 박막 트랜지스터 소자의 채널층을 형성하는 반도체에 적합한 절연성 재료를 사용하여, 상기 각 게이트 전극을 피복하는 제1 절연층을 형성하는 공정과,
    상기 제1 박막 트랜지스터 소자의 채널층을 형성하는 반도체에 적합한 절연성 재료를 사용하여, 상기 제1 박막 트랜지스터 소자의 채널층의 형성 위치에 대응하는 위치에서, 상기 제1 절연층 상에 제2 절연층을 국소적으로 형성하는 공정을 포함하는 것을 특징으로 하는, 회로 기판의 제조 방법.
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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9214508B2 (en) 2014-02-24 2015-12-15 Lg Display Co., Ltd. Thin film transistor substrate with intermediate insulating layer and display using the same
KR20160103493A (ko) * 2015-10-07 2016-09-01 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시장치
KR20160103495A (ko) * 2015-10-07 2016-09-01 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시장치
KR20160103494A (ko) * 2015-10-07 2016-09-01 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시장치
KR20160103492A (ko) * 2015-10-07 2016-09-01 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시장치
US9691799B2 (en) 2014-02-24 2017-06-27 Lg Display Co., Ltd. Thin film transistor substrate and display using the same
US9721973B2 (en) 2014-02-24 2017-08-01 Lg Display Co., Ltd. Thin film transistor substrate and display using the same
US9881986B2 (en) 2014-02-24 2018-01-30 Lg Display Co., Ltd. Thin film transistor substrate and display using the same
US10186528B2 (en) 2014-02-24 2019-01-22 Lg Display Co., Ltd. Thin film transistor substrate and display using the same
US10325937B2 (en) 2014-02-24 2019-06-18 Lg Display Co., Ltd. Thin film transistor substrate with intermediate insulating layer and display using the same
US10847432B2 (en) 2016-09-12 2020-11-24 Samsung Display Co., Ltd. Display device including a test unit
US10903246B2 (en) 2014-02-24 2021-01-26 Lg Display Co., Ltd. Thin film transistor substrate and display using the same
US10985196B2 (en) 2014-02-24 2021-04-20 Lg Display Co., Ltd. Thin film transistor substrate with intermediate insulating layer and display using the same

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9111810B2 (en) 2010-04-30 2015-08-18 Sharp Kabushiki Kaisha Circuit board and display device including first and second channel layers made of different semiconductor materials
JP2013125826A (ja) * 2011-12-14 2013-06-24 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
SG11201404426YA (en) * 2012-01-31 2014-11-27 Sharp Kk Semiconductor device and method for producing same
KR102081599B1 (ko) * 2013-06-28 2020-02-26 엘지디스플레이 주식회사 액정표시장치용 어레이 기판 및 그 제조방법
US9564478B2 (en) 2013-08-26 2017-02-07 Apple Inc. Liquid crystal displays with oxide-based thin-film transistors
US9818765B2 (en) 2013-08-26 2017-11-14 Apple Inc. Displays with silicon and semiconducting oxide thin-film transistors
JP6101357B2 (ja) * 2013-10-09 2017-03-22 シャープ株式会社 半導体装置およびその製造方法
KR102040011B1 (ko) * 2013-12-26 2019-11-05 엘지디스플레이 주식회사 디스플레이 장치의 정전기 방지 장치와 이의 제조 방법
KR102306200B1 (ko) * 2014-01-24 2021-09-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9543370B2 (en) 2014-09-24 2017-01-10 Apple Inc. Silicon and semiconducting oxide thin-film transistor displays
TWI565081B (zh) * 2014-12-31 2017-01-01 鴻海精密工業股份有限公司 薄膜電晶體及薄膜電晶體基板
KR101658716B1 (ko) * 2014-12-31 2016-09-30 엘지디스플레이 주식회사 표시 장치
US20160260392A1 (en) * 2015-03-03 2016-09-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for driving semiconductor device, and program
US10008167B2 (en) * 2015-03-03 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for driving semiconductor device, and program
JP6072858B2 (ja) * 2015-06-22 2017-02-01 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2017044714A (ja) * 2015-08-24 2017-03-02 株式会社ジャパンディスプレイ 表示装置
US9818344B2 (en) 2015-12-04 2017-11-14 Apple Inc. Display with light-emitting diodes
CN108780621B (zh) * 2016-03-31 2020-07-31 夏普株式会社 有源矩阵基板的制造方法
US10468434B2 (en) * 2016-04-08 2019-11-05 Innolux Corporation Hybrid thin film transistor structure, display device, and method of making the same
JP2017224676A (ja) 2016-06-14 2017-12-21 株式会社ジャパンディスプレイ 半導体装置及び表示装置
KR102458660B1 (ko) 2016-08-03 2022-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
EP3485513A4 (en) * 2017-09-29 2020-07-29 Boe Technology Group Co. Ltd. NETWORK SUBSTRATE, DISPLAY APPARATUS AND METHOD OF MANUFACTURING NETWORK SUBSTRATE
JP7022592B2 (ja) * 2018-01-11 2022-02-18 株式会社ジャパンディスプレイ 表示装置
US11948959B2 (en) 2018-07-27 2024-04-02 Semiconductor Energy Laboratory Co., Ltd. Imaging device comprising first circuit and second circuit
WO2020082390A1 (en) 2018-10-27 2020-04-30 Huawei Technologies Co., Ltd. Sensor and display device
FR3095549B1 (fr) * 2019-04-25 2021-05-21 Commissariat Energie Atomique Procede de realisation d’un transistor dont la zone active comporte un materiau semi-metallique
JP7497185B2 (ja) * 2019-07-11 2024-06-10 Ｔｉａｎｍａ Ｊａｐａｎ株式会社 薄膜トランジスタ基板
KR20210027654A (ko) 2019-08-30 2021-03-11 삼성디스플레이 주식회사 표시 장치
KR20210040202A (ko) 2019-10-02 2021-04-13 삼성디스플레이 주식회사 표시 장치
JP7315452B2 (ja) 2019-12-20 2023-07-26 株式会社ジャパンディスプレイ 光センサ装置
CN113471249B (zh) * 2020-03-31 2024-09-20 华为技术有限公司 一种显示组件、显示装置和指纹识别方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05107560A (ja) * 1991-10-21 1993-04-30 Hitachi Ltd 液晶表示装置とその製造方法
JPH10293322A (ja) 1997-04-21 1998-11-04 Canon Inc 液晶表示装置およびその製造方法
JP2003273366A (ja) * 2003-03-06 2003-09-26 Semiconductor Energy Lab Co Ltd 薄膜半導体装置
JP2005072126A (ja) 2003-08-21 2005-03-17 Toshiba Matsushita Display Technology Co Ltd 回路基板、アレイ基板、その製造方法、液晶表示装置およびその製造方法
GB2439098A (en) 2006-06-12 2007-12-19 Sharp Kk Image sensor and display
KR101146574B1 (ko) 2006-12-05 2012-05-16 캐논 가부시끼가이샤 산화물 반도체를 이용한 박막 트랜지스터의 제조방법 및 표시장치
JP5305630B2 (ja) 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
JP5080172B2 (ja) 2007-08-23 2012-11-21 富士フイルム株式会社 画像検出装置
JP5143514B2 (ja) * 2007-09-21 2013-02-13 株式会社ジャパンディスプレイウェスト 表示装置及び表示装置の製造方法
JP5345359B2 (ja) 2008-09-18 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
WO2011135908A1 (ja) 2010-04-30 2011-11-03 シャープ株式会社 回路基板および表示装置
US9111810B2 (en) 2010-04-30 2015-08-18 Sharp Kabushiki Kaisha Circuit board and display device including first and second channel layers made of different semiconductor materials

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10186528B2 (en) 2014-02-24 2019-01-22 Lg Display Co., Ltd. Thin film transistor substrate and display using the same
US10325937B2 (en) 2014-02-24 2019-06-18 Lg Display Co., Ltd. Thin film transistor substrate with intermediate insulating layer and display using the same
US10985196B2 (en) 2014-02-24 2021-04-20 Lg Display Co., Ltd. Thin film transistor substrate with intermediate insulating layer and display using the same
US10903246B2 (en) 2014-02-24 2021-01-26 Lg Display Co., Ltd. Thin film transistor substrate and display using the same
US9721973B2 (en) 2014-02-24 2017-08-01 Lg Display Co., Ltd. Thin film transistor substrate and display using the same
US9455279B2 (en) 2014-02-24 2016-09-27 Lg Display Co., Ltd. Thin film transistor substrate and display using the same
US9214508B2 (en) 2014-02-24 2015-12-15 Lg Display Co., Ltd. Thin film transistor substrate with intermediate insulating layer and display using the same
US9881986B2 (en) 2014-02-24 2018-01-30 Lg Display Co., Ltd. Thin film transistor substrate and display using the same
US9691799B2 (en) 2014-02-24 2017-06-27 Lg Display Co., Ltd. Thin film transistor substrate and display using the same
KR20160103493A (ko) * 2015-10-07 2016-09-01 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시장치
KR20160103492A (ko) * 2015-10-07 2016-09-01 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시장치
KR20160103494A (ko) * 2015-10-07 2016-09-01 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시장치
KR20160103495A (ko) * 2015-10-07 2016-09-01 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시장치
US10847432B2 (en) 2016-09-12 2020-11-24 Samsung Display Co., Ltd. Display device including a test unit
US11557520B2 (en) 2016-09-12 2023-01-17 Samsung Display Co., Ltd. Display device including a test unit

Also Published As

Publication number Publication date
JP5174988B2 (ja) 2013-04-03
US8581257B2 (en) 2013-11-12
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