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KR20090054236A - 메모리 소자 및 그 동작방법 - Google Patents

메모리 소자 및 그 동작방법 Download PDF

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KR20090054236A
KR20090054236A KR1020070120996A KR20070120996A KR20090054236A KR 20090054236 A KR20090054236 A KR 20090054236A KR 1020070120996 A KR1020070120996 A KR 1020070120996A KR 20070120996 A KR20070120996 A KR 20070120996A KR 20090054236 A KR20090054236 A KR 20090054236A
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gate
electrodes
electrode
voltage
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KR1020070120996A
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박성일
오재준
이성훈
홍기하
신재광
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삼성전자주식회사
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Abstract

메모리 소자 및 그의 동작방법이 개시되어 있다. 개시된 메모리 소자는 제1 전극, 상기 제1 전극 상에 구비된 데이터 저장체, 상기 데이터 저장체 상에 구비된 채널층, 및 상기 채널층을 상에 순차로 적층된 게이트절연층 및 제2 전극을 포함하는 게이트스택을 구비한다.

Description

메모리 소자 및 그 동작방법{Memory device and method of operating the same}
본 발명은 반도체 소자 및 그 동작방법에 관한 것으로, 보다 상세하게는 메모리 소자 및 그의 동작방법에 관한 것이다.
일반적인 메모리 소자(이하, 종래의 메모리 소자)의 단위 셀(unit cell)은 스토리지 노드 및 그와 연결된 스위칭 소자로 구성된다. 스위칭 소자는 스토리지 노드로의 신호의 접근(access)을 제어하는 역할을 한다. 스위칭 소자로는 트랜지스터나 다이오드가 주로 사용된다.
이렇게 종래의 메모리 소자는 단위 셀 각각에 스위칭 소자를 포함하기 때문에, 그의 셀 면적을 줄이기 힘든 문제가 있다.
예컨대, 단위 셀에 하나의 트랜지스터 및 하나의 커패시터를 구비하는 DRAM(dynamic random access memory)의 셀 면적은 8F2(F : feature size)인 것이 일반적이다. 최근에는 6F2의 셀 면적을 갖는 디램도 제안되고 있으나, 그의 셀 면적을 4F2 이하로 줄이는 것은 매우 어렵다.
또한, MRAM(magnetic random access memory), RRAM(resistive random access memory), FRAM(ferroelectric random access memory) 및 PRAM(phase-change random access memory) 등과 같은 비휘발성 메모리 소자들도 모두 스토리지 노드 각각에 연결된 스위칭 소자를 갖기 때문에, 그의 셀 면적을 줄이기 어려운 문제가 있다.
본 발명은 셀 면적을 줄일 수 있는 메모리 소자 및 그의 동작방법을 제공한다.
본 발명의 일 실시예는 제1 전극; 상기 제1 전극 상에 구비된 데이터 저장체; 상기 데이터 저장체 상에 구비된 채널층; 및 상기 채널층을 상에 순차로 적층된 게이트절연층 및 제2 전극(이하, 게이트전극)을 포함하는 게이트스택;을 구비하는 메모리 소자를 제공한다.
상기 제1 전극은 복수 개 배열되고, 상기 게이트스택은 상기 복수의 제1 전극에 공유되며, 상기 제1 전극들과 상기 게이트스택 사이 각각에 상기 데이터 저장체가 마련될 수 있다.
상기 복수의 제1 전극은 배선 형태이고, 상기 게이트스택은 상기 제1 전극과 교차하도록 복수 개 배열되며, 상기 제1 전극과 상기 게이트스택의 교차점에 상기 데이터 저장체가 마련될 수 있다.
상기 채널층 및 상기 게이트스택은 동일한 방향으로 연장된 배선 형태이고, 상기 채널층에 상기 데이터 저장체와 이격된 도선이 더 구비될 수 있다.
상기 복수의 제1 전극은 배선 형태이고, 상기 게이트스택은 상기 제1 전극과 교차하도록 복수 개 배열되며, 상기 제1 전극과 상기 게이트스택의 교차점에 상기 데이터 저장체가 마련된 경우, 상기 제1 전극과 이격된 더미전극이 더 구비되고, 상기 더미전극과 상기 게이트스택들의 교차점에 도전성 더미셀(dummy cell)이 더 구비되며, 상기 채널층은 상기 도전성 더미셀과 상기 게이트스택들 사이로 연장될 수 있다.
상기 데이터 저장체는 MTJ(Magnetic Tunneling Junction) 셀을 포함하거나, 저항변화층, 상변화층 및 강유전층 중 어느 하나로 형성된 데이터 저장층을 포함할 수 있다.
상기 데이터 저장체와 상기 채널층 사이에 저항성 베리어층이 더 구비될 수 있다.
본 발명의 다른 실시예는 제1 전극, 상기 제1 전극 상에 구비된 데이터 저장체, 상기 데이터 저장체 상에 구비된 채널층, 및 상기 채널층을 상에 순차로 적층된 게이트절연층 및 제2 전극(이하, 게이트전극)을 포함하는 게이트스택을 구비하는 메모리 소자의 동작방법에 있어서, 상기 데이터 저장체에 제1 방향으로 제1 전류를 인가하는 단계를 포함하는 메모리 소자의 동작방법을 제공한다.
상기 제1 전류는 쓰기 전류, 읽기 전류 및 소거 전류 중 어느 하나일 수 있다.
상기 제1 전극이 복수 개 배열되고, 상기 게이트스택은 상기 복수의 제1 전극에 공유되고, 상기 제1 전극들과 상기 게이트스택 사이 각각에 상기 데이터 저장체가 구비된 경우, 상기 제1 전류를 인가하는 단계는, 상기 게이트전극에 게이트전압을 인가하여 채널을 형성하는 단계; 및 상기 복수의 제1 전극 중 적어도 두 개 사이에 전위차를 형성하는 단계;를 포함할 수 있다.
상기 복수의 제1 전극은 배선 형태이고, 상기 게이트스택은 상기 제1 전극과 교차하도록 복수 개 배열되고, 상기 제1 전극과 상기 게이트스택의 교차점에 상기 데이터 저장체가 구비된 경우, 상기 제1 전류를 인가하는 단계는, 상기 복수의 게이트전극 중 적어도 하나에 제1 게이트전압을 인가하여 채널을 형성하는 단계; 및 상기 복수의 제1 전극 중 적어도 두 개 사이에 전위차를 형성하는 단계;를 포함할 수 있다.
상기 복수의 제1 전극 중 어느 하나에 제1 전압을 인가하고, 그를 제외한 나머지 중 적어도 하나에 상기 제1 전압과 다른 제2 전압을 인가할 수 있다.
상기 제1 및 제2 전압 중 어느 하나는 0V일 수 있다.
상기 채널층 및 상기 게이트스택은 동일한 방향으로 연장된 배선 형태이고, 상기 채널층에 상기 데이터 저장체와 이격된 도선이 더 구비된 경우, 상기 제1 전류를 인가하는 단계는, 상기 게이트전극에 게이트전압을 인가하여 채널을 형성하는 단계; 및 상기 제1 전극과 상기 도선 사이에 전위차를 형성하는 단계;를 포함할 수 있다.
상기 복수의 제1 전극은 배선 형태이고, 상기 게이트스택은 상기 제1 전극과 교차하도록 복수 개 배열되고, 상기 제1 전극과 상기 게이트스택의 교차점에 상기 데이터 저장체가 구비된 경우, 상기 제1 전극과 이격된 더미전극이 더 구비되고, 상기 더미전극과 상기 게이트스택들의 교차점에 도전성 더미셀(dummy cell)이 더 구비되며, 상기 채널층은 상기 도전성 더미셀과 상기 게이트스택들 사이로 연장될 수 있다. 이 경우, 상기 제1 전류를 인가하는 단계는, 상기 복수의 게이트전극 중 적어도 하나에 제1 게이트전압을 인가하여 채널을 형성하는 단계; 및 상기 복수의 제1 전극 중 선택된 어느 하나와 상기 더미전극 사이에 전위차를 형성하는 단계;를 포함할 수 있다.
상기 복수의 제1 전극 중 상기 선택된 어느 하나와 상기 더미전극 사이에 상기 전위차를 형성할 때, 상기 복수의 제1 전극 중 상기 선택된 어느 하나와 선택되지 않은 나머지 제1 전극 중 적어도 어느 하나 사이에 전위차를 형성할 수 있다.
상기 복수의 제1 전극 중 상기 선택된 어느 하나에 제1 전압을 인가하고, 상기 선택되지 않은 나머지 제1 전극 중 적어도 어느 하나와 상기 더미전극에 상기 제1 전압과 다른 제2 전압을 인가할 수 있다.
상기 제1 및 제2 전압 중 어느 하나는 0V일 수 있다.
상기 복수의 제1 전극은 배선 형태이고, 상기 게이트스택은 상기 제1 전극과 교차하도록 복수 개 배열되고, 상기 제1 전극과 상기 게이트스택의 교차점에 상기 데이터 저장체가 구비된 경우, 상기 제1 전류에 의해 상기 복수의 제1 전극 중 선택된 어느 하나 상에 구비된 상기 데이터 저장체들 중 상기 제1 게이트전압이 인가된 게이트전극에 연결된 데이터 저장체에 제1 데이터가 기록될 수 있다.
상기 제1 게이트전압에 의해 형성된 상기 채널을 오프시키고, 상기 복수의 게이트전극 중 상기 제1 게이트전압이 인가되지 않은 나머지 게이트전극에 제2 게이트전압을 인가하고, 상기 복수의 제1 전극 중 상기 선택된 어느 하나와 선택되지 않은 나머지 제1 전극 중 적어도 하나 사이에 전위차를 형성하여, 상기 복수의 제1 전극 중 상기 선택된 어느 하나 상에 구비된 상기 데이터 저장체들 중 상기 제1 데 이터가 기록되지 않은 데이터 저장체에 제2 데이터를 기록하는 단계를 더 포함할 수 있다.
상기 복수의 제1 전극은 배선 형태이고, 상기 게이트스택은 상기 제1 전극과 교차하도록 복수 개 배열되고, 상기 제1 전극과 상기 게이트스택의 교차점에 상기 데이터 저장체가 구비되고, 상기 제1 전극과 이격된 더미전극이 더 구비되고, 상기 더미전극과 상기 게이트스택들의 교차점에 도전성 더미셀(dummy cell)이 더 구비되며, 상기 채널층은 상기 도전성 더미셀과 상기 게이트스택들 사이로 연장된 경우, 상기 제1 전류에 의해 상기 복수의 제1 전극 중 선택된 어느 하나 상에 구비된 상기 데이터 저장체들 중 상기 제1 게이트전압이 인가된 게이트전극에 연결된 데이터 저장체에 제1 데이터가 기록될 수 있다.
상기 제1 게이트전압에 의해 형성된 상기 채널을 오프시키고, 상기 복수의 게이트전극 중 상기 제1 게이트전압이 인가되지 않은 나머지 게이트전극에 제2 게이트전압을 인가하고, 상기 복수의 제1 전극 중 상기 선택된 어느 하나와 상기 더미전극 사이에 전위차를 형성하여, 상기 복수의 제1 전극 중 상기 선택된 어느 하나 상에 구비된 상기 데이터 저장체들 중 상기 제1 데이터가 기록되지 않은 데이터 저장체에 제2 데이터를 기록하는 단계를 더 포함할 수 있다.
상기 복수의 제1 전극 중 상기 선택된 어느 하나와 상기 더미전극 사이에 상기 전위차를 형성할 때, 상기 복수의 제1 전극 중 상기 선택된 어느 하나와 선택되지 않은 나머지 제1 전극 중 적어도 어느 하나 사이에 전위차를 형성할 수 있다.
상기 데이터 저장체는 MTJ(Magnetic Tunneling Junction) 셀을 포함하거나, 저항변화층, 상변화층 및 강유전층 중 어느 하나로 형성된 데이터 저장층을 포함할 수 있다.
상기 데이터 저장체와 상기 채널층 사이에 저항성 베리어층이 더 구비될 수 있다.
이하, 본 발명의 실시예들에 따른 메모리 소자 및 그의 동작방법을 첨부된 도면들을 참조하여 상세히 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 메모리 소자를 보여준다.
도 1을 참조하면, 하부전극(100) 상에 데이터 저장체(200)가 구비되어 있다. 데이터 저장체(200)는 그에 인가되는 전류에 따라 서로 다른 적어도 두 개의 저항상태, 예컨대, 저저항상태와 고저항상태를 갖는다. 데이터 저장체(200)는 MTJ(magnetic tunneling junction) 셀일 수 있다. 이 경우, 데이터 저장체(200)는 순차로 적층된 자유층(free layer)(10), 터널링층(20), 고정층(pinned layer)(30) 및 반강자성층(anti-ferromagnetic layer)(40)을 포함할 수 있다. 자유층(10)과 고정층(30)은 강자성층이고, 터널링층(20)은 전자의 터널링을 위한 절연층으로서, 산화물층일 수 있다. 일례로, 자유층(10), 터널링층(20), 고정층(30) 및 반강자성층(40)은 각각 CoFeB층, MgO층, CoFeB층 및 PtMn층일 수 있다. 반강자성층(40)이 고정층(30)의 자화방향을 고정시키는 역할을 하기 때문에, 고정층(30)의 자화방향 은 소정 방향으로 고정된다. 자유층(10)의 자화방향은 데이터 저장체(200)에 인가되는 전류에 따라 달라질 수 있다. 도 1에서 자유층(10), 고정층(30) 및 반강자성층(40)에 도시된 화살표는 그들 각각이 가질 수 있는 자화방향의 일례를 나타낸다. 자유층(10)이 고정층(30)과 같은 자화방향을 가질 때, 데이터 저장체(200)는 평행상태(parallel state)에 있다고 하고, 데이터 저장체(200)의 저항은 낮다. 반면, 자유층(10)이 고정층(30)과 반대의 자화방향을 가질 때, 데이터 저장체(200)는 반평행상태(anti-parallel state)에 있다고 하고, 데이터 저장체(200)의 저항은 높다.
도 1에 도시한 데이터 저장체(200)의 구조는 MTJ 셀 구조의 일례에 불과하다. 데이터 저장체(200)로 사용될 수 있는 MTJ 셀 구조는 다양하게 변형될 수 있다. 예를 들어, MTJ 셀 구조를 갖는 데이터 저장체(200)는 그 위·아래가 역전될 수 있고, 고정층(30)과 반강자성층(40) 사이에 비자성 분리층(예, Ru층)과 강자성층(예, CoFe층)이 더 구비될 수 있다. 또한 데이터 저장체(200)는 MTJ 셀 구조가 아닌 다른 구조, 예컨대, RRAM, PRAM 및 FRAM 등에서 사용되는 저장유닛과 유사한 구조를 가질 수 있다. 즉, 데이터 저장체(200)는 저항변화층, 상변화층 및 강유전층 중 어느 하나로 형성된 데이터 저장층을 포함하는 구조를 가질 수 있다.
데이터 저장체(200) 상에 적층패턴(300)이 구비되어 있다. 적층패턴(300)은 순차로 적층된 채널층(50), 게이트절연층(60) 및 상부전극(이하, 게이트전극)(70)을 포함할 수 있다. 여기서, 게이트절연층(60)과 게이트전극(70)은 게이트스택을 구성할 수 있고, 채널층(50)은 상기 게이트스택과 동일한 형태를 갖고 그와 동일한 방향으로 연장될 수 있다. 채널층(50) 물질로는 게이트전극(70)에 의해 전기적 상태가 제어될 수 있는 물질이면 어떤 물질이든 사용할 수 있다. 예컨대, 채널층(50)은 실리콘층 또는 강자성 반도체층이거나, Cr2O3층과 같은 반금속층(Half metal layer)일 수 있다. 데이터 저장체(200)와 접한 채널층(50)의 일부를 제1 부분이라 하면, 상기 제1 부분과 이격된 채널층(50)의 제2 부분과 연결된 도선(400)이 구비될 수 있다.
도 1에 도시하지는 않았지만, 하부전극(100)과 데이터 저장체(200) 사이에는 확산 방지를 위한 층으로서, TiN층과 같은 도전층이 구비될 수 있고, 데이터 저장체(200)와 채널층(50) 사이에는 전류의 원치 않는 누설을 방지하고 그 밖의 다른 목적을 위해서, 마그네슘산화물층 또는 실리콘산화물층과 같은 저항성 베리어층이 더 구비될 수 있다. 또한 하부전극(100)은 적층패턴(300)과 교차하는 배선 형태로 도시하였지만, 그 형태는 이에 한정되지 않고 다양하게 변형될 수 있다.
도 1과 같은 메모리 소자에서는, 게이트전극(70), 하부전극(100) 및 도선(400)에 인가되는 전압에 따라, 데이터 저장체(200)의 저항상태가 달라질 수 있다. 즉, 게이트전극(70)에 문턱전압 이상의 전압이 인가되면, 채널층(50)에 채널이 형성되는데, 이때, 하부전극(100)과 도선(400) 사이에 소정의 전압을 인가하면, 데이터 저장체(200)를 통해 제1 또는 제2 방향(D1, D2)의 전류가 흐를 수 있다. 상기 전류의 크기 및/또는 인가 시간에 따라 데이터 저장체(200)는 저저항상태(평행상태) 또는 고저항상태(반평행상태)가 될 수 있다.
임계 전류(critical current)보다 큰 제2 방향(D2)의 전류에 의해 데이터 저장체(200)를 통해 제1 방향(D1)으로 전자가 이동하면, 도 2a에 도시된 바와 같이, 자유층(10)은 고정층(30)과 동일한 방향으로 자화될 수 있다. 이것은 고정층(30)과 같은 자화방향을 갖는 전자만이 고정층(30)을 통과하여 자유층(10)을 자화시키기 때문이다.
한편, 임계 전류(critical current)보다 큰 제1 방향(D1)의 전류에 의해 데이터 저장체(200)를 통해 제2 방향(D2)으로 전자가 이동하면, 도 2b에 도시된 바와 같이, 자유층(10)은 고정층(30)과 반대 방향으로 자화될 수 있다. 이것은 고정층(30)과 반대의 자화방향을 갖는 전자들이 자유층(10)에 축적(accumulate)되어 자유층(10)을 자화시키기 때문이다.
도 1과 같은 구조에서는 하부전극(100)과 도선(400) 중 어느 하나가 소오스, 다른 하나가 드레인과 같은 역할을 할 수 있기 때문에, 채널층(50), 게이트절연층(60), 게이트전극(70), 하부전극(100), 도선(400) 및 데이터 저장체(200)는 일종의 스위칭 소자를 구성할 수 있다. 따라서, 도 1의 구조에 별도의 스위칭 소자를 부가하지 않더라도, 데이터 저장체(200)로의 신호의 접근이 제어될 수 있다. 이와 같이, 본 발명의 실시예에 따른 메모리 소자는 스위칭 소자 내에 데이터 저장체(200)가 구비된 구조를 갖기 때문에, 종래의 메모리 소자, 즉, 스토리지 노드와 스위칭 소자가 개별적으로 구비된 메모리 소자보다 작은 셀 면적, 예컨대, 4F2의 셀 면적을 가질 수 있다.
도 3은 본 발명의 다른 실시예에 따른 메모리 소자를 보여준다. 본 실시예는 도 1의 구조에서 변형된 것이다.
도 3을 참조하면, 서로 이격된 제1 및 제2 하부전극(100a, 100b) 상에 제1 및 제2 데이터 저장체(200a, 200b)가 구비되어 있다. 제1 및 제2 데이터 저장체(200a, 200b)는 도 1의 데이터 저장체(200)와 등가할 수 있다. 제1 및 제2 데이터 저장체(200a, 200b) 상에 그들을 연결하도록 적층패턴(300)이 구비되어 있다.
도 3의 구조에서는 제1 및 제2 하부전극(100a, 100b) 중 어느 하나가 소오스, 나머지 하나가 드레인과 같은 역할을 할 수 있다. 즉, 게이트전극(70)에 문턱전압 이상의 전압이 인가되면, 채널층(50)에 채널이 형성되는데, 이때, 제1 및 제2 하부전극(100a, 100b) 사이에 소정의 전압을 인가하면, 제1 및 제2 데이터 저장체(200a, 200b)를 통해 제1 또는 제2 방향(D1, D2)의 전류가 흐를 수 있다. 제1 및 제2 데이터 저장체(200a, 200b)를 통해 흐르는 상기 전류의 크기 및/또는 인가 시간에 따라 제1 및 제2 데이터 저장체(200a, 200b)는 저저항상태(평행상태) 또는 고저항상태(반평행상태)가 될 수 있다. 제1 데이터 저장체(200a)에 흐르는 전류의 방향이 제1 방향(D1)이면, 제2 데이터 저장체(200b)에 흐르는 전류의 방향은 제2 방향(D2)이므로, 제1 및 제2 데이터 저장체(200a, 200b)는 서로 반대의 상태로 프로그래밍될 수 있다.
도 3에서 하부전극(100a, 100b) 및 데이터 저장체(200a, 200b)의 수는 각각 세 개 이상일 수 있다. 그 일례가 도 4에 도시되어 있다.
도 4를 참조하면, 세 개 이상의 복수의 하부전극(100a∼100g) 상에 데이터 저장체(200a∼200g)가 구비되고, 복수의 데이터 저장체(200a∼200g) 상에 그들을 연결하는 적층패턴(300)이 구비되어 있다.
본 발명의 또 다른 실시예에 따르면, 도 5에 도시된 바와 같이, 복수의 하부전극(100a∼100g) 상부에 그들과 교차하는 복수의 적층패턴(300a∼300g)이 구비되고, 하부전극(100a∼100g)과 적층패턴(300a∼300g)의 교차점에 데이터 저장체(200)가 구비될 수 있다. 도 5에서 하부전극(100a∼100g)은 비트라인이라 칭할 수 있다.
도 5의 구조는 도 6과 같은 회로도로 나타낼 수 있고, 도 6에서 참조번호 50a∼50g 및 70a∼70g는 각각 도 5의 적층패턴(300a∼300g)에 대응하는 다수의 채널층 및 다수의 게이트전극을 나타낸다.
또한, 도 4 및 도 5의 구조는 복수의 하부전극(100a∼100g)과 이격된 더미전극(dummy electrode) 및 상기 더미전극과 적층패턴(300 또는 300a∼300g)의 교차점에 도전성 더미셀(dummy cell)을 더 포함할 수 있다. 그 예가 도 7 및 도 8에 도시되어 있다. 도 7 및 도 8의 더미전극(100*)은 하부전극(100a∼100g)과 동일한 물질로 형성된 것일 수 있고, 더미셀(200*)은 금속 또는 도핑된 폴리실리콘과 같은 도전성 물질로 형성된 것일 수 있다. 도 7 및 도 8에서 더미전극(100*) 및 더미셀(200*)의 위치는 변경될 수 있다. 도 8의 구조는 도 9와 같은 회로도로 나타낼 수 있다.
이하에서는, 도 4와 같은 구조를 갖는 본 발명의 일 실시예에 따른 메모리 소자의 동작방법을 도 10a 및 도 10b를 참조하여 설명한다. 본 실시예는 데이터의 쓰기방법, 즉, 프로그래밍 방법일 수 있다.
도 10a를 참조하면, 게이트전극(70)에 문턱전압 이상의 게이트전압(VG)을 인가한 상태에서, 복수의 하부전극(100a∼100g) 중 적어도 두 개 사이에 제1 전위차를 형성한다. 예를 들어, 복수의 하부전극(100a∼100g) 중 어느 하나, 예컨대, 중앙의 하부전극(이하, 제4 하부전극)(100d)에 0V의 전압을 인가하고, 나머지 하부전극(100a∼100c, 100e∼100g)에 양(+)의 제1 동작전압(VD1)을 인가한다. 이렇게 하면, 도 10a의 점선 처리된 화살표 방향으로 전자들이 이동한다. 즉, 제4 하부전극(100d)에 연결된 데이터 저장체(이하, 제4 데이터 저장체)(200d)를 통해 제2 방향(D2)으로 전자들이 이동하고, 제4 데이터 저장체(200d)를 통과한 전자들은 나머지 데이터 저장체(200a∼200c, 200e∼200g)로 분산된다. 따라서 제4 데이터 저장체(200d)에 흐르는 전류는 나머지 데이터 저장체(200a∼200c, 200e∼200g) 각각에 흐르는 전류보다 크고, 제4 데이터 저장체(200d)만 선택적으로 프로그래밍될 수 있다. 이때, 제4 데이터 저장체(200d)를 통해 흐르는 전자의 방향은 제2 방향(D2)이기 때문에, 제4 데이터 저장체(200d)는 고저항상태(반평행상태)로 프로그래밍될 수 있다.
도 10b를 참조하면, 게이트전극(70)에 문턱전압 이상의 게이트전압(VG)을 인가한 상태에서, 복수의 하부전극(100a∼100g) 중 적어도 두 개 사이에 제2 전위차를 형성한다. 예를 들어, 제4 하부전극(100d)에 양(+)의 제1 동작전압(VD1)을 인가하고, 나머지 하부전극(100a∼100c, 100e∼100g)에 0V의 전압을 인가한다. 이렇게 하면, 도 10b의 점선 처리된 화살표 방향으로 전자들이 이동한다. 즉, 제4 하부전극(100d)을 제외한 나머지 하부전극(100a∼100c, 100e∼100g)으로부터 그들 각각과 접하는 데이터 저장체(200a∼200c, 200e∼200g) 및 채널층(50)을 거쳐 제4 데이터 저장체(200d)로 전자들이 이동한다. 따라서 제4 데이터 저장체(200d)를 통해 흐르는 전류는 나머지 데이터 저장체(200a∼200c, 200e∼200g) 각각을 통해 흐르는 전류보다 크고, 제4 데이터 저장체(200d)만 선택적으로 프로그래밍될 수 있다. 이때, 제4 데이터 저장체(200d)를 통해 흐르는 전자들의 방향은 제1 방향(D1)이기 때문에, 제4 데이터 저장체(200d)는 저저항상태(평행상태)로 프로그래밍될 수 있다.
이와 같은 방법으로 제4 데이터 저장체(200d)에 소정의 데이터를 기록한 후, 제4 데이터 저장체(200d)에 기록된 데이터가 무엇인지 판별하기 위해서는, 제4 데이터 저장체(200d)의 상태가 고저항상태(반평행상태)인지 저저항상태(평행상태)인지 알아내야 한다. 이를 위해서, 도 11a에 도시된 바와 같이, 게이트전극(70)에 문턱전압 이상의 게이트전압(VG)을 인가한 상태에서, 제4 하부전극(100d)에 0V의 전압을 인가하고, 나머지 하부전극(100a∼100c, 100e∼100g)에 양(+)의 제2 동작전압(VD2)을 인가하거나, 도 11b에 도시된 바와 같이, 게이트전극(70)에 문턱전압 이상의 게이트전압(VG)을 인가한 상태에서, 제4 하부전극(100d)에 양(+)의 제2 동작전압(VD2)을 인가하고, 나머지 하부전극(100a∼100c, 100e∼100g)에 0V의 전압을 인가할 수 있다. 도 11a 및 도 11b에서 제2 동작전압(VD2)의 세기는 도 10a 및 도 10b의 제1 동작전압(VD1)의 세기의 절반 이하일 수 있다. 이때, 제4 데이터 저장체(200d)를 통해 흐르는 전류는 프로그래밍을 위한 임계 전류보다 낮기 때문에, 제4 데이터 저장체(200d)의 상태는 변화되지 않을 수 있다. 또한, 제4 데이터 저장체(200d)의 상태에 따라 제4 하부전극(100d)을 통해 흐르는 전류의 크기가 크게 달 라지기 때문에, 제4 데이터 저장체(200d)에 기록된 데이터의 종류를 판별할 수 있다. 이에 대해서는, 도 11b와 유사한 도 12 및 그의 회로도인 도 13을 참조하여 보다 자세히 설명한다.
도 12를 참조하면, N개의 하부전극(100(1)∼100(N)) 및 데이터 저장체(200(1)∼200(N))가 구비되어 있다. 게이트전극(70)에는 문턱전압 이상의 게이트전압(VG)이 인가된 상태에서, N개의 하부전극(100(1)∼100(N)) 중 어느 하나(이하, 제4 하부전극(100(4))에 제2 동작전압(VD2)이 인가되고, 나머지들에 OV의 전압이 인가된다.
도 12에서 소정의 전류는 제4 하부전극(100(4)) 상의 데이터 저장체(이하, 제4 데이터 저장체)(200(4))를 통해 그를 제외한 나머지 데이터 저장체(200(1)∼200(3), 200(5)∼200(N))로 분산되므로, 도 12는 도 13과 같은 회로도로 표현될 수 있다.
도 13을 참조하면, 제4 데이터 저장체(200(4))를 제외한 나머지 데이터 저장체(200(1)∼200(3), 200(5)∼200(N))는 제4 데이터 저장체(200(4))에 병렬로 연결된 저항과 같다. 이때, 도 13에 도시된 회로에 흐르는 전류(이하, 읽기 전류)의 크기는 제4 데이터 저장체(200(4))의 상태에 주로 의존하고, 상기 나머지 데이터 저장체(200(1)∼200(3), 200(5)∼200(N))의 상태에는 거의 영향을 받지 않는다.
표 1은 데이터 저장체(200(1)∼200(N))의 상태에 따른 상기 읽기 전류의 크기를 표로 정리한 것이다. 표 1에서 R1는 제4 데이터 저장체(200(4))의 저항을 나타내고, R(N-1)은 나머지 데이터 저장체(200(1)∼200(3), 200(5)∼200(N))의 저항 의 합을 나타낸다. 표 1은 데이터 저장체(200(1)∼200(N))가 저저항상태일 때 1㏀의 저항을 갖고, 고저항상태일 때 3㏀의 저항을 가지며, N은 33이고, 제2 동작전압(VD2)은 0.1V인 경우에 대응하는 결과이다.
구 분 R1(㏀) R(N-1)(㏀) 전체 저항(㏀) 전체 전류(㎂) (읽기 전류)
제1 조건 3 0.094 3.094 32
제2 조건 3 0.031 3.031 33
제3 조건 1 0.094 1.094 91
제4 조건 1 0.031 1.031 97
표 1에서 제1 조건은 제4 데이터 저장체(200(4))가 고저항상태를 갖고, 나머지 데이터 저장체(200(1)∼200(3), 200(5)∼200(N)) 또한 모두 고저항상태를 갖는 경우이고, 제2 조건은 제4 데이터 저장체(200(4))는 고저항상태를 갖고, 나머지 데이터 저장체(200(1)∼200(3), 200(5)∼200(N))는 모두 저저항상태를 갖는 경우이다. 한편, 제3 조건은 제4 데이터 저장체(200(4))는 저저항상태를 갖고, 나머지 데이터 저장체(200(1)∼200(3), 200(5)∼200(N))는 모두 고저항상태를 갖는 경우이고, 제4 조건은 제4 데이터 저장체(200(4)) 및 나머지 데이터 저장체(200(1)∼200(3), 200(5)∼200(N)) 모두 저저항상태를 갖는 경우이다.
표 1을 참조하면, 전체 전류(읽기 전류)는 제4 데이터 저장체(200(4))의 저항인 R1에 주로 의존하고, 상기 나머지 데이터 저장체(200(1)∼200(3), 200(5)∼200(N))의 저항에는 거의 영향을 받지 않는 것을 알 수 있다. 또한, R1이 3㏀인 경우와 1㏀인 경우 전체 전류(읽기 전류)가 최소 58㎂ 정도 차이 나는 것을 알 수 있는데, 이는 데이터의 읽기를 위한 충분히 큰 센싱 마진(sensing margin)이 확보됨을 의미한다.
한편, N이 커질수록, 표 1의 R(N-1)은 감소하기 때문에, 도 13에서 하나의 적층패턴(300)에 연결된 데이터 저장체의 개수가 33개보다 훨씬 더 많다고 하더라도 메모리 소자의 동작에는 문제가 없다.
만약, 데이터 저장체(200(1)∼200(N))의 저저항상태의 저항과 고저항상태의 저항의 차이가 약 1000배 이상으로 매우 크고, 읽고자 하는 제4 데이터 저장체(200(4))의 저항이 저저항상태인 경우, 상기 읽기 전류는 나머지 데이터 저장체(200(1)∼200(3), 200(5)∼200(N))의 저항에 상대적으로 큰 영향을 받을 수 있다. 이 경우, 도 7 및 도 8에 도시된 바와 같은 더미전극(100*) 및 더미셀(200*)이 구비되는 것이 바람직하다. 저항이 낮은 더미셀(200*)이 나머지 데이터 저장체(200(1)∼200(3), 200(5)∼200(N))와 함께 제4 데이터 저장체(200(4))에 병렬로 연결되어 있기 때문에, 제4 데이터 저장체(200(4))를 통과한 전류의 대부분은 저항이 낮은 더미셀(200*)을 통해서 흐를 수 있다. 따라서 더미셀(200*)에 의해 R(N-1)은 크게 감소될 수 있고, 전체 전류(읽기 전류)는 제4 데이터 저장체(200(4))의 저항상태에 주로 의존하게 된다. 더미전극(100*) 및 더미셀(200*)이 구비된 메모리 소자의 경우, 읽고자 하는 데이터 저장체가 연결된 게이트전극에 게이트전압을 인가한 상태에서 상기 읽고자 하는 데이터 저장체가 형성된 하부전극과 더미전극(100*) 사이에 전위차를 형성하는 것만으로도, 소정의 읽기 동작을 수행할 수 있다. 그러나 상기 읽고자 하는 데이터 저장체가 형성된 하부전극과 더미전극(100*) 사이에 전위차를 형성할 때, 상기 읽고자 하는 데이터 저장체가 형성된 하부전극과 그를 제외한 나머지 하부전극 중 적어도 하나 사이에 전위차를 더 형성할 수도 있다.
도 10a 내지 도 11b를 참조하여 도 4의 구조를 갖는 메모리 소자의 동작방법을 설명하였지만, 이러한 동작방법은 도 4의 구조를 포함하는 도 6의 메모리 소자에서도 동일하게 적용될 수 있다. 즉, 도 6의 메모리 소자에서 다수의 게이트전극(70a∼70g) 중 선택된 어느 하나가 도 10a 내지 도 11b에서 게이트전압(VG)이 인가되는 게이트전극(70)일 수 있다.
한편, 도 6의 메모리 소자에서 복수의 게이트전극(70a∼70g) 중 두 개 이상의 게이트전극에 게이트전압(VG)을 인가하면, 게이트전압(VG)이 인가된 게이트전극들에 연결된 두 개 이상의 데이터 저장체에 동시에 데이터를 기록할 수 있다. 이에 대해서는 도 14a 및 도 14b를 참조하여 보다 자세히 설명한다.
도 14a를 참조하면, 복수의 게이트전극(이하, 제1 내지 제7 게이트전극)(70a∼70g) 중 적어도 하나, 예컨대, 제1, 제2 및 제5 게이트전극(70a, 70b, 70e)에 게이트전압(VG)을 인가한 상태에서, 제4 하부전극(100d)에 0V의 전압을 인가하고, 나머지 하부전극(100a∼100c, 100e∼100g)에 제1 동작전압(VD1)의 전압을 인가한다. 이렇게 하면, 제1, 제2 및 제5 게이트전극(70a, 70b, 70e)과 제4 하부전극(100d)의 교차점에 존재하는 데이터 저장체들(200)이 고저항상태(반평행상태)로 프로그래밍될 수 있다. 도 14a에서 '0'이 기재된 데이터 저장체들(200)이 상기 고저항상태로 프로그래밍된 데이터 저장체들이다.
그 다음, 도 14b에 도시된 바와 같이, 복수의 게이트전극(이하, 제1 내지 제7 게이트전극)(70a∼70g) 중 나머지, 예컨대, 제3, 제4, 제6 및 제7 게이트전극(70c, 70d, 70f, 70g)에 게이트전압(VG)을 인가한 상태에서, 제4 하부전극(100d)에 제1 동작전압(VD1)을 인가하고, 나머지 하부전극(100a∼100c, 100e∼100g)에 0V의 전압을 인가한다. 이렇게 하면, 제3, 제4, 제6 및 제7 게이트전극(70c, 70d, 70f, 70g)과 제4 하부전극(100d)의 교차점에 존재하는 데이터 저장체들(200)이 저저항상태(평행상태)로 프로그래밍될 수 있다. 도 14b에서 '1'이 기재된 데이터 저장체들(200)이 상기 저저항상태로 프로그래밍된 데이터 저장체들이다.
도 14a 및 도 14b를 참조하여 설명한 바와 같이, 본 발명의 실시예에 따르면, 하나의 하부전극에 연결된 다수의 데이터 저장체 중 적어도 두 개를 동시에 프로그래밍할 수 있기 때문에, 한번에 하나의 데이터 저장체씩 프로그래밍하는 경우보다 프로그래밍 시간을 획기적으로 단축시킬 수 있다.
도 10a, 도 10b, 도 14a 및 도 14b를 참조하여 설명한 본 발명의 실시예들에 따른 동작방법(쓰기방법)은 MTJ 셀을 데이터 저장체(200, 200a∼200g)로 사용하는 메모리 소자에 대한 것일 수 있다. 데이터 저장체(200, 200a∼200g)가 MTJ 셀 구조가 아닌 다른 구조를 가질 때, 그에 따라, 전술한 동작방법은 변경될 수 있다. 예를 들어, 데이터 저장체(200, 200a∼200g)가 저항변화층이나 상변환층을 포함하는 경우, 즉, 본 발명의 실시예에 따른 메모리 소자가 RRAM이나 PRAM인 경우, 상기 저항변화층 및 상변화층은 세트전압(Vset) 및 리세트전압(Vreset)에 의해 그 상태가 변화된다. 이렇게 세트전압 및 리세트전압에 의해 저항상태가 변화되는 데이터 저장층을 포함하는 데이터 저장체를 갖는 메모리 소자의 경우, 도 15a 및 도 15b에 도시된 방법으로 프로그래밍할 수 있다.
도 15a를 참조하면, 게이트전극(70)에 게이트전압(VG)을 인가한 상태에서, 제4 하부전극(100d)에 세트전압(Vset)을 인가하고, 나머지 하부전극(100a∼100c, 100e∼100g)에 0V의 전압을 인가한다. 이렇게 하면, 제4 데이터 저장체(200d')가 세트상태로 프로그래밍될 수 있고, 나머지 데이터 저장체(200a'∼200c', 200e'∼200g')의 상태는 변하지 않는다. 상기 세트상태는 데이터 '0'에 대응할 수 있다.
도 15b를 참조하면, 게이트전극(70)에 게이트전압(VG)을 인가한 상태에서, 제4 하부전극(100d)에 리세트전압(Vreset)을 인가하고, 나머지 하부전극(100a∼100c, 100e∼100g)에 0V의 전압을 인가한다. 이렇게 하면, 제4 데이터 저장체(200d')가 리세트상태로 프로그래밍될 수 있고, 나머지 데이터 저장체(200a'∼200c', 200e'∼200g')의 상태는 변하지 않는다. 상기 리세트상태는 데이터 '1'에 대응할 수 있다.
또한, 세트전압 및 리세트전압에 의해 저항상태가 변화되는 데이터 저장체들이 다수의 행과 열을 갖고 배열된 메모리 소자의 경우에도, 도 14a 및 도 14b에서와 유사하게 두 개 이상의 데이터 저장체에 동시에 데이터를 기록할 수 있다. 이에 대해서는 도 16a 및 도 16b를 참조하여 설명한다.
도 16a를 참조하면, 복수의 게이트전극(이하, 제1 내지 제7 게이트전극)(70a∼70g) 중 일부, 예컨대, 제1, 제2 및 제5 게이트전극(70a, 70b, 70e)에 게이트전압(VG)을 인가한 상태에서, 제4 하부전극(100d)에 세트전압(Vset)을 인가하고, 나머지 하부전극(100a∼100c, 100e∼100g)에 0V의 전압을 인가한다. 이렇게 하면, 제1, 제2 및 제5 게이트전극(70a, 70b, 70e)과 제4 하부전극(100d)의 교차점에 존재하는 데이터 저장체들(200')이 세트상태로 프로그래밍될 수 있다. 도 16a에서 '0'이 기재된 데이터 저장체들(200')이 상기 세트상태로 프로그래밍된 데이터 저장체들이다.
그 다음, 도 16b에 도시된 바와 같이, 복수의 게이트전극(이하, 제1 내지 제7 게이트전극)(70a∼70g) 중 나머지, 예컨대, 제3, 제4, 제6 및 제7 게이트전극(70c, 70d, 70f, 70g)에 게이트전압(VG)을 인가한 상태에서, 제4 하부전극(100d)에 리세트전압(Vreset)을 인가하고, 나머지 하부전극(100a∼100c, 100e∼100g)에 0V의 전압을 인가한다. 이렇게 하면, 제3, 제4, 제6 및 제7 게이트전극(70c, 70d, 70f, 70g)과 제4 하부전극(100d)의 교차점에 존재하는 데이터 저장체들(200')이 리세트상태로 프로그래밍될 수 있다. 도 16a에서 '1'이 기재된 데이터 저장체들(200')이 상기 리세트상태로 프로그래밍된 데이터 저장체들이다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예를 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1 내지 도 9의 구조는 다양한 형태로 변형될 수 있음을 알 수 있을 것이다. 또한, 도 10a 및 도 11a에서 제1 동작전압(VD1) 및 제2 동작전압(VD2)이 인가되는 하부전극의 개수는 달라질 수 있고, 도 10b 및 도 11b에서 0V의 전압이 인가되는 하부전극의 개수는 달라질 수 있으며, 이는 도 14a 내지 도 16b에서도 마찬가지인 것을 알 수 있을 것이다. 부가해서, 도 10a, 도 10b, 도 14a 내지 도 16b의 동작방법은 데이터의 쓰기방법으로 설명되었지만 데이터의 소거방법으로 사용될 수 있음을 알 수 있을 것이다. 따라서, 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
도 1은 본 발명의 일 실시예에 따른 메모리 소자를 보여주는 사시도이다.
도 2a 및 도 2b는 도 1의 메모리 소자의 동작방법을 설명하기 위한 사시도이다.
도 3 내지 도 5는 본 발명의 다른 실시예들에 따른 메모리 소자를 보여주는 사시도이다.
도 6은 도 5의 회로도이다.
도 7 및 도 8은 본 발명의 또 다른 실시예들에 따른 메모리 소자를 보여주는 사시도이다.
도 9는 도 8의 회로도이다.
도 10a 및 도 10b는 본 발명의 일 실시예에 따른 메모리 소자의 쓰기방법을 보여주는 사사도이다.
도 11a 및 도 13은 본 발명의 일 실시예에 따른 메모리 소자의 읽기방법을 설명하기 위한 도면이다.
도 14a 및 도 14b는 본 발명의 다른 실시예에 따른 메모리 소자의 쓰기방법을 보여주는 회로도이다.
도 15a 및 도 15b는 본 발명의 또 다른 실시예에 따른 메모리 소자의 쓰기방법을 보여주는 사사도이다.
도 16a 및 도 16b는 본 발명의 또 다른 실시예에 따른 메모리 소자의 쓰기방법을 보여주는 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 자유층 20 : 터널링층
30 : 고정층 40 : 반강자성층
50, 50a∼50g : 채널층 60 : 게이트절연층
70, 70a∼70g : 게이트전극 100, 100a∼100g : 하부전극
100* : 더미전극 200, 200a∼200g : 데이터 저장체
200', 200a'∼200g' : 데이터 저장체 200(1)∼200(N) : 데이터 저장체
200* : 더미셀 300, 300a∼300g : 적층패턴
400 : 도선 D1, D2 : 제1 및 제2 방향
VD1, VD2 : 제1 및 제2 동작전압 VG : 게이트전압
Vset : 세트전압 Vreset : 리세트전압

Claims (26)

  1. 제1 전극;
    상기 제1 전극 상에 구비된 데이터 저장체;
    상기 데이터 저장체 상에 구비된 채널층; 및
    상기 채널층을 상에 순차로 적층된 게이트절연층 및 제2 전극(이하, 게이트전극)을 포함하는 게이트스택;을 구비하는 메모리 소자.
  2. 제 1 항에 있어서, 상기 제1 전극은 복수 개 배열되고, 상기 게이트스택은 상기 복수의 제1 전극에 공유되며, 상기 제1 전극들과 상기 게이트스택 사이 각각에 상기 데이터 저장체가 마련된 메모리 소자.
  3. 제 2 항에 있어서, 상기 복수의 제1 전극은 배선 형태이고, 상기 게이트스택은 상기 제1 전극과 교차하도록 복수 개 배열되며, 상기 제1 전극과 상기 게이트스택의 교차점에 상기 데이터 저장체가 마련된 메모리 소자.
  4. 제 1 항에 있어서, 상기 채널층 및 상기 게이트스택은 동일한 방향으로 연장된 배선 형태이고, 상기 채널층에 상기 데이터 저장체와 이격된 도선이 더 구비된 메모리 소자.
  5. 제 3 항에 있어서, 상기 제1 전극과 이격된 더미전극이 더 구비되고, 상기 더미전극과 상기 게이트스택들의 교차점에 도전성 더미셀(dummy cell)이 더 구비되며, 상기 채널층은 상기 도전성 더미셀과 상기 게이트스택들 사이로 연장된 메모리 소자.
  6. 제 1 내지 5 항 중 어느 한 항에 있어서, 상기 데이터 저장체는 MTJ(Magnetic Tunneling Junction) 셀을 포함하거나, 저항변화층, 상변화층 및 강유전층 중 어느 하나로 형성된 데이터 저장층을 포함하는 메모리 소자.
  7. 제 1 내지 5 항 중 어느 한 항에 있어서, 상기 데이터 저장체와 상기 채널층 사이에 저항성 베리어층이 더 구비된 메모리 소자.
  8. 제1 전극, 상기 제1 전극 상에 구비된 데이터 저장체, 상기 데이터 저장체 상에 구비된 채널층, 및 상기 채널층을 상에 순차로 적층된 게이트절연층 및 제2 전극(이하, 게이트전극)을 포함하는 게이트스택을 구비하는 메모리 소자의 동작방법에 있어서,
    상기 데이터 저장체에 제1 방향으로 제1 전류를 인가하는 단계를 포함하는 메모리 소자의 동작방법.
  9. 제 8 항에 있어서, 상기 제1 전류는 쓰기 전류, 읽기 전류 및 소거 전류 중 어느 하나인 메모리 소자의 동작방법.
  10. 제 8 항에 있어서, 상기 제1 전극이 복수 개 배열되고, 상기 게이트스택은 상기 복수의 제1 전극에 공유되고, 상기 제1 전극들과 상기 게이트스택 사이 각각에 상기 데이터 저장체가 구비되며,
    상기 제1 전류를 인가하는 단계는,
    상기 게이트전극에 게이트전압을 인가하여 채널을 형성하는 단계; 및
    상기 복수의 제1 전극 중 적어도 두 개 사이에 전위차를 형성하는 단계;를 포함하는 메모리 소자의 동작방법.
  11. 제 10 항에 있어서, 상기 복수의 제1 전극은 배선 형태이고, 상기 게이트스택은 상기 제1 전극과 교차하도록 복수 개 배열되고, 상기 제1 전극과 상기 게이트스택의 교차점에 상기 데이터 저장체가 구비되며,
    상기 제1 전류를 인가하는 단계는,
    상기 복수의 게이트전극 중 적어도 하나에 제1 게이트전압을 인가하여 채널을 형성하는 단계; 및
    상기 복수의 제1 전극 중 적어도 두 개 사이에 전위차를 형성하는 단계;를 포함하는 메모리 소자의 동작방법.
  12. 제 10 항 또는 제 11 항에 있어서, 상기 복수의 제1 전극 중 어느 하나에 제 1 전압을 인가하고, 그를 제외한 나머지 중 적어도 하나에 상기 제1 전압과 다른 제2 전압을 인가하는 메모리 소자의 동작방법.
  13. 제 12 항에 있어서, 상기 제1 및 제2 전압 중 어느 하나는 0V인 메모리 소자의 동작방법.
  14. 제 8 항에 있어서, 상기 채널층 및 상기 게이트스택은 동일한 방향으로 연장된 배선 형태이고, 상기 채널층에 상기 데이터 저장체와 이격된 도선이 더 구비되며,
    상기 제1 전류를 인가하는 단계는,
    상기 게이트전극에 게이트전압을 인가하여 채널을 형성하는 단계; 및
    상기 제1 전극과 상기 도선 사이에 전위차를 형성하는 단계;를 포함하는 메모리 소자의 동작방법.
  15. 제 11 항에 있어서, 상기 제1 전극과 이격된 더미전극이 더 구비되고, 상기 더미전극과 상기 게이트스택들의 교차점에 도전성 더미셀(dummy cell)이 더 구비되며, 상기 채널층은 상기 도전성 더미셀과 상기 게이트스택들 사이로 연장된 메모리 소자의 동작방법.
  16. 제 15 항에 있어서, 상기 제1 전류를 인가하는 단계는,
    상기 복수의 게이트전극 중 적어도 하나에 제1 게이트전압을 인가하여 채널을 형성하는 단계; 및
    상기 복수의 제1 전극 중 선택된 어느 하나와 상기 더미전극 사이에 전위차를 형성하는 단계;를 포함하는 메모리 소자의 동작방법.
  17. 제 16 항에 있어서, 상기 복수의 제1 전극 중 상기 선택된 어느 하나와 선택되지 않은 나머지 제1 전극 중 적어도 어느 하나 사이에 전위차를 형성하는 메모리 소자의 동작방법.
  18. 제 17 항에 있어서, 상기 복수의 제1 전극 중 상기 선택된 어느 하나에 제1 전압을 인가하고, 상기 선택되지 않은 나머지 제1 전극 중 적어도 어느 하나와 상기 더미전극에 상기 제1 전압과 다른 제2 전압을 인가하는 메모리 소자의 동작방법.
  19. 제 18 항에 있어서, 상기 제1 및 제2 전압 중 어느 하나는 0V인 메모리 소자의 동작방법.
  20. 제 11 항에 있어서, 상기 제1 전류에 의해 상기 복수의 제1 전극 중 선택된 어느 하나 상에 구비된 상기 데이터 저장체들 중 상기 제1 게이트전압이 인가된 게이트전극에 연결된 데이터 저장체에 제1 데이터가 기록되는 메모리 소자의 동작방 법.
  21. 제 20 항에 있어서, 상기 제1 게이트전압에 의해 형성된 상기 채널을 오프시키고,
    상기 복수의 게이트전극 중 상기 제1 게이트전압이 인가되지 않은 나머지 게이트전극에 제2 게이트전압을 인가하고,
    상기 복수의 제1 전극 중 상기 선택된 어느 하나와 선택되지 않은 나머지 제1 전극 중 적어도 하나 사이에 전위차를 형성하여,
    상기 복수의 제1 전극 중 상기 선택된 어느 하나 상에 구비된 상기 데이터 저장체들 중 상기 제1 데이터가 기록되지 않은 데이터 저장체에 제2 데이터를 기록하는 단계를 포함하는 메모리 소자의 동작방법.
  22. 제 16 항에 있어서, 상기 제1 전류에 의해 상기 복수의 제1 전극 중 선택된 어느 하나 상에 구비된 상기 데이터 저장체들 중 상기 제1 게이트전압이 인가된 게이트전극에 연결된 데이터 저장체에 제1 데이터가 기록되는 메모리 소자의 동작방법.
  23. 제 22 항에 있어서, 상기 제1 게이트전압에 의해 형성된 상기 채널을 오프시키고,
    상기 복수의 게이트전극 중 상기 제1 게이트전압이 인가되지 않은 나머지 게 이트전극에 제2 게이트전압을 인가하고,
    상기 복수의 제1 전극 중 상기 선택된 어느 하나와 상기 더미전극 사이에 전위차를 형성하여,
    상기 복수의 제1 전극 중 상기 선택된 어느 하나 상에 구비된 상기 데이터 저장체들 중 상기 제1 데이터가 기록되지 않은 데이터 저장체에 제2 데이터를 기록하는 단계를 포함하는 메모리 소자의 동작방법.
  24. 제 23 항에 있어서, 상기 복수의 제1 전극 중 상기 선택된 어느 하나와 선택되지 않은 나머지 제1 전극 중 적어도 어느 하나 사이에 전위차를 형성하는 메모리 소자의 동작방법.
  25. 제 8 항에 있어서, 상기 데이터 저장체는 MTJ(Magnetic Tunneling Junction) 셀을 포함하거나, 저항변화층, 상변화층 및 강유전층 중 어느 하나로 형성된 데이터 저장층을 포함하는 메모리 소자의 동작방법.
  26. 제 8 항에 있어서, 상기 데이터 저장체와 상기 채널층 사이에 저항성 베리어층이 더 구비된 메모리 소자의 동작방법.
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