KR20100079176A - 이이피롬 소자 및 그 제조 방법 - Google Patents

Abstract

본 발명은 이이피롬(EEPROM) 소자를 제조하는 기법에 관한 것으로, 이를 위하여 본 발명은, 터널링 영역과 컨트롤 게이트에서의 게이트 산화막의 두께가 동일하게 형성되는 종래 방법과는 달리, 컨트롤 게이트가 형성되는 영역의 게이트 산화막의 두께를 기 설정된 두께만큼 제거하여 터널링 영역의 게이트 산화막보다 상대적으로 얇은 두께를 갖는 이이피롬 소자를 제조함으로써, 컨트롤 게이트의 면적을 축소시켜 이이피롬 소자의 집적도를 향상시킬 수 있는 것이다.

이이피롬(EEPROM : electrically erasable programmable read-only memory) 소자

Description

이이피롬 소자 및 그 제조 방법{EEPROM DEVICE AND ITS FABRICATION METHOD}

본 발명은 이이피롬(EEPROM : electrically erasable programmable read-only memory) 소자를 제조하는 기법에 관한 것으로, 더욱 상세하게는 이이피롬 소자의 콘트롤 게이트의 면적을 감소시켜 소자의 집적도를 증가시키는데 적합한 이이피롬 소자 및 그 제조 방법에 관한 것이다.

잘 알려진 바와 같이, 플래시 메모리는 전원이 중단되어도 저장된 데이터가 손실되지 않는 장점을 가지고 있어 PC Bios용, Set-top Box, 프린터 및 네트워크 서버 등의 데이터 저장용으로 많이 사용되고 있으며 최근에는 디지털 카메라와 휴대폰 등에서도 많이 이용되고 있는 실정이다.

이러한 플래시 메모리 중에서도 전기적으로 메모리 셀의 데이터를 일괄적으로 또는 섹터 단위로 소거하는 기능을 가지고 있는 이이피롬(EEPROM)형 플래시 메모리 장치는 프로그램 시에는 드레인 측에 채널 열 전자(channel hot electron)를 형성시켜 전자를 플로팅 게이트(floating gate)에 축적함으로써 셀 트랜지스터의 문턱 전압을 증가시키는 반면에, 소거 시에는 소오스/기판과 플로팅 게이트간에 고 전압을 발생시켜 플로팅 게이트에 축적된 전자를 방출함으로써 셀 트랜지스터의 문턱 전압을 낮춘다.

이러한 종래의 이이피롬 소자는 제조기술에 따라, 폴리 실리콘층의 사용 수에 따라 싱글 폴리 이이피롬(single poly EEPROM)과, 더블 폴리 이이피롬(double poly EEPROM) 등으로 구분된다.

도 1은 종래의 싱글 폴리 이이피롬을 나타낸 도면이고, 도 2는 종래의 싱글 폴리 이이피롬의 단면도로서, 싱글 폴리 이이피롬은 크게 터널링 영역(tunneling region, A), 리드 트랜지스터(read transistor, B), 컨트롤 게이트(control gate, C) 등으로 구성되고, 이이피롬이 프로그래밍 및 소거(programming & erase) 동작을 수행하기 위해서는 터널링 영역(A)과 컨트롤 게이트(C) 사이에 큰 값의 정전 용량 비율(capacitance ratio)이 요구되며, 이러한 정전 용량의 차이는 각각 터널링 영역(A)에 큰 전압을, 컨트롤 게이트(C)에는 작은 전압을 인가하여야 한다.

이러한 정전 용량의 차이를 만들기 위해 터널링 영역(A)과 컨트롤 게이트(C) 위에 폴리 실리콘층(Poly)이 오버랩(overlab, ▩)되는 면적이 차이가 나게 제조해야 하는데, 이와 같은 방식은 상대적으로 큰 면적을 가져야 하는 컨트롤 게이트(C)가 반도체 기판 상에 상대적으로 큰 면적을 차지하게 함으로서 결국 싱글 폴리 이이피롬의 집적도 저하를 초래한다.

도 3은 종래의 싱글 폴리 이이피롬의 회로도를 간략하게 나타낸 도면으로, 싱글 폴리 이이피롬은 터널링 영역(A)과 컨트롤 게이트(C)에서의 폴리 실리콘층(Poly)과 액티브 영역(Active)의 오버랩 면적을 다르게 하여 두 지역에서의 정전 용량을 다르게 한다는 것인데, 직렬로 연결된 두 개의 커패시터(capacitor, C1, C2)는 커패시터의 면적 A1, A2가 달라지면서 정전 용량 C1, C2가 달라지게 되며, 프로그래밍 및 소거를 위한 외부 바이어스 전압(Bias Vc)은 두 개의 커패시터(C1, C2)에서 각각의 정전 용량에 반비례하는 비율로 나뉘어 인가되고, 이는 정전 용량이 작은(즉, 면적이 작은) C1이 C2보다 높은 전압(voltage)이 인가되어 터널링이 발생하게 된다. 즉, 두 개의 커패시터(C1, C2)는 C1=ε(A1/d), C2=ε(A2/d), C1/C2=A1/A2=V2/V1 등의 관계를 갖는다.

여기에서, 싱글 폴리 이이피롬의 구조에서는 오버랩되는 면적 차이의 비율이 있어야 한 쪽에서 터널링이 일어나고, 다른 한쪽은 터널링이 일어나지 않게 되므로, 결국 터널링이 일어나면 안되는 지역인 컨트롤 게이트(C)는 상당한 면적을 필연적으로 가져야하는데, 실제로 터널링 영역(A)과 컨트롤 게이트(C) 지역에서 오버랩되는 폴리 실리콘층(Poly)의 면적(즉, a, c)은 수십 배의 차이가 있어야 하므로, 컨트롤 게이트(C)의 면적이 싱글 폴리 이이피롬 면적의 상당 비율을 차지하며 싱글 폴리 이이피롬의 집적도를 좋지 않게 만드는 요인이 된다.

따라서, 상술한 바와 같은 싱글 폴리 이이피롬의 경우 프로그램 및 소거 동작을 위해 터널링 영역(A)과 컨트롤 게이트(C) 상부에 형성되는 폴리 실리콘층(Poly)의 면적이 차이가 나게 제조해야 함으로써, 컨트롤 게이트(C)가 반도체 기 판 상에 상대적으로 큰 면적을 차지하게 되어 이이피롬 소자의 집적도를 저하시키는 요인으로 작용하고 있다.

이에 따라, 본 발명은 컨트롤 게이트가 형성되는 영역의 게이트 산화막의 두께를 조절하여 컨트롤 게이트의 면적을 감소시킴으로써, 이이피롬 소자의 집적도를 향상시킬 수 있는 이이피롬 소자 및 그 제조 방법을 제공하고자 한다.

일 관점에서 본 발명은, 반도체 기판의 활성 영역과 필드 영역을 정의하는 필드 산화막과, 상기 활성 영역에 대한 상기 반도체 기판의 상부 표면 아래에 터널링 영역, 리드 트랜지스터 및 컨트롤 게이트에 각각 대응하여 형성된 도전형 웰과, 상기 필드 산화막으로 구분된 상기 반도체 기판의 상부 표면에 상기 터널링 영역보다 상기 컨트롤 게이트에서 상대적으로 더 얇은 두께를 갖도록 형성된 게이트 산화막과, 상기 터널링 영역에서 상기 컨트롤 게이트까지의 상기 필드 산화막 및 게이트 산화막의 상부에 형성된 폴리 실리콘층을 포함하는 이이피롬 소자를 제공한다.

다른 관점에서 본 발명은, 반도체 소자에 형성된 필드 산화막의 사이에 터널링 영역, 리드 트랜지스터 및 컨트롤 게이트에 각각 대응하여 도전형 웰을 형성하는 단계와, 상기 형성된 도전형 웰의 상부에 게이트 산화막을 형성하는 단계와, 상기 컨트롤 게이트에서의 상기 게이트 산화막을 기 설정된 두께만큼 제거하는 단계와, 상기 필드 산화막 및 게이트 산화막의 상부에 폴리 실리콘층을 형성하는 단계를 포함하는 이이피롬 소자의 제조 방법 제공한다.

본 발명은, 터널링 영역과 컨트롤 게이트에서의 게이트 산화막의 두께가 동일하게 형성되는 종래 방법과는 달리, 반도체 소자에 형성된 필드 산화막의 사이에 터널링 영역, 리드 트랜지스터 및 컨트롤 게이트에 각각 대응하여 도전형 웰을 형성하고, 형성된 도전형 웰의 상부에 게이트 산화막을 형성하며, 컨트롤 게이트에서의 게이트 산화막을 기 설정된 두께만큼 제거한 후에, 필드 산화막 및 게이트 산화막의 상부에 폴리 실리콘층을 형성함으로써, 컨트롤 게이트의 면적을 축소시켜 이이피롬 소자의 집적도를 향상시킬 수 있다.

본 발명은, 컨트롤 게이트가 형성되는 영역의 게이트 산화막의 두께를 기 설정된 두께만큼 제거하여 터널링 영역의 게이트 산화막보다 상대적으로 얇은 두께를 갖는 이이피롬 소자를 제조함으로써, 컨트롤 게이트의 면적을 축소시켜 이이피롬 소자의 집적도를 향상시킨다는 것이며, 이러한 기술적 수단을 통해 종래 기술에서의 문제점을 해결할 수 있다.

이하 첨부된 도면을 참조하여 본 발명의 실시 예에 대하여 상세하게 설명한다.

도 4는 본 발명의 실시 예에 따른 싱글 폴리 이이피롬을 나타낸 도면이고, 도 5는 본 발명의 실시 예에 따른 싱글 폴리 이이피롬의 단면도이며, 도 6은 본 발명의 실시 예에 따른 싱글 폴리 이이피롬의 회로도를 간략하게 도시한 도면이다.

도 4 내지 도 6을 참조하면, 본 발명의 실시 예에 따른 이이피롬 소자는, 반도체 기판의 표면 아래에 터널링 영역(A'), 리드 트랜지스터(B') 및 컨트롤 게이트(C')에 각각 대응하는 도전형의 웰(Nwell, Pwell, Nwell)과, 활성 영역(Active)과 필드 영역(field area)을 정의하는 필드 산화막과, 상기 필드 산화막으로 구분된 반도체 기판의 상부 표면에 터널링 영역(A')보다 컨트롤 게이트(C')에서 상대적으로 더 두꺼운 두께(5a>5b)를 갖도록 형성된 게이트 산화막과, 터널링 영역(A')에서 컨트롤 게이트(C')까지의 필드 산화막 및 게이트 산화막(즉, Ox)의 상부에 형성된 폴리 실리콘층(Poly)과, 폴리 실리콘층(Poly)이 형성된 반도체 기판의 상부에 형성된 층간 절연막(PMD) 등을 포함할 수 있다.

이와 같은 이이피롬의 집적도를 높이기 위해 제안된 구조와 그 회로도에서 나타낸 본 발명의 싱글 폴리 이이피롬은 게이트 산화막(Ox)의 두께가 동일한 종래의 싱글 폴리 이이피롬과 달리 터널링 영역(A')의 게이트 산화막(Ox)의 두께(5a)를 컨트롤 게이트(C')의 게이트 산화막(Ox)의 두께(5b)보다 상대적으로 두껍게 형성함으로써, 면적 및 두께에 따라 정전 용량을 조절하도록 할 수 있다. 즉, 컨트롤 게이트(C')에서의 게이트 산화막의 두께가 감소함에 따라 컨트롤 게이트(C')의 면적을 감소시킬 수 있다.

상기 수학식 1과 같이 정전 용량이 면적 및 두께에 대한 함수로 바뀌어 게이트 산화막(Ox)의 두께 비율만큼 정전 용량 비율이 변하게 되며, 이에 따라 컨트롤 게이트(C')의 게이트 산화막(Ox)이 터널링 영역의 게이트 산화막(Ox)보다 얇아진 비율에 대응하여 컨트롤 게이트(C')이 면적이 감소할 수 있으며, 두 영역에 사용된 게이트 산화막(Ox)의 두께를 조절함으로써, 이이피롬 소자의 집적도를 향상시킬 수 있다.

한편, 도 7a 내지 도 7d는 본 발명의 일 실시 예에 따라 싱글 폴리 이이피롬을 제조하는 과정을 나타낸 공정 순서도이다.

도 7a 내지 도7d를 참조하면, 먼저, 반도체 기판(700) 상에 활성 영역(active area)과 필드 영역(field area)을 정의하는 마스크에 따라 이온 주입 공정, 산화 공정 등을 통해 도 7a에 도시한 바와 같은 필드 산화막(702)을 형성한다. 여기에서, 활성 영역과 필드 영역을 분리하는 필드 산화막(702)이 균일하게 생성될 수 있도록 더미 산화막을 함께 형성할 수 있음은 물론이다.

그리고, 도4에 도시한 바와 같은 터널링 영역(A'), 리드 트랜지스터(B') 및 컨트롤 게이트(C')에 대응하는 각각의 도전형 웰(704a, 704b, 704c)을 형성한 후에, 필드 산화막(702)에 따라 정의된 활성 영역의 반도체 기판(700)의 상부 표면에 도 7b에 도시한 바와 같이 게이트 산화막(706)을 형성한다. 여기에서, 터널링 영 역(A')과 컨트롤 게이트(C')에 각각 대응하는 도전형 웰(704a, 704c)은 예를 들면, N형 웰을 형성할 수 있고, 리드 트랜지스터(B')에 대응하는 도전형 웰(704b)은 예를 들면, P형 웰을 형성할 수 있다.

다음에, 각각의 도전형 웰(704a, 704b, 704c)이 형성된 반도체 기판(700)의 상부에 컨트롤 게이트(C')에 대응하는 게이트 산화막 영역만을 오픈시킨 포토레지스트 패턴(미도시됨)에 따라 예를 들면, 디글레이즈 공정(deglaze process) 등을 통해 도 7c에 도시한 바와 같이 기 설정된 두께만큼 제거한다. 여기에서, 기 설정된 두께는, 이이피롬 소자에 대한 원하는 정전 용량 비율을 획득하기 위해 터널링 영역(A')과 대응하여 설정될 수 있다.

이어서, 포토레지스트 패턴을 소정의 애싱 공정에 따라 제거한 후에, 반도체 기판(700)의 상부에 터널링 영역(A')에서 컨트롤 게이트(C')까지 폴리 실리콘층(708)을 형성하고, 그 상부에 도 7d에 도시한 바와 같이 층간 절연막(PMD, 710)을 형성한다. 여기에서, 층간 절연막(710)은 예를 들면, 화학적 기상 증착법(CVD : chemical vapor deposition) 등을 이용하여 예를 들면, TEOS(tetra ethyl ortho silicate), USG(undoped silcate glass), BPSG(boron phosphorus silicate glass), PSG(phosphorus silicate glass) 등의 절연 물질을 증착한 후, 그 상부를 예를 들면, 화학적 기계적 평탄화 공정(CMP : chemical mechanical polishing) 등으로 평탄화하여 형성할 수 있다.

따라서, 컨트롤 게이트가 형성되는 영역의 게이트 산화막의 두께를 기 설정된 두께만큼 제거하여 터널링 영역의 게이트 산화막보다 상대적으로 얇은 두께를 갖는 이이피롬 소자를 제조함으로써, 컨트롤 게이트의 면적을 축소시켜 이이피롬 소자의 집적도를 향상시킬 수 있다.

이상의 설명에서는 본 발명의 다양한 실시 예들을 제시하여 설명하였으나 본 발명이 반드시 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함을 쉽게 알 수 있을 것이다.

도 1은 종래의 싱글 폴리 이이피롬을 나타낸 도면,

도 2는 종래의 싱글 폴리 이이피롬의 단면도,

도 3은 종래의 싱글 폴리 이이피롬의 회로도를 간략하게 나타낸 도면,

도 4는 본 발명의 실시 예에 따른 싱글 폴리 이이피롬을 나타낸 도면,

도 5는 본 발명의 실시 예에 따른 싱글 폴리 이이피롬의 단면도,

도 6은 본 발명의 실시 예에 따른 싱글 폴리 이이피롬의 회로도를 간략하게 도시한 도면,

도 7a 내지 도 7d는 본 발명의 일 실시 예에 따라 싱글 폴리 이이피롬을 제조하는 과정을 나타낸 공정 순서도.

Claims (5)

1. 반도체 기판의 활성 영역과 필드 영역을 정의하는 필드 산화막과,

   상기 활성 영역에 대한 상기 반도체 기판의 상부 표면 아래에 터널링 영역, 리드 트랜지스터 및 컨트롤 게이트에 각각 대응하여 형성된 도전형 웰과,

   상기 필드 산화막으로 구분된 상기 반도체 기판의 상부 표면에 상기 터널링 영역보다 상기 컨트롤 게이트에서 상대적으로 더 얇은 두께를 갖도록 형성된 게이트 산화막과,

   상기 터널링 영역에서 상기 컨트롤 게이트까지의 상기 필드 산화막 및 게이트 산화막의 상부에 형성된 폴리 실리콘층

   을 포함하는 이이피롬 소자.
2. 제 1 항에 있어서,

   상기 게이트 산화막은, 상기 컨트롤 게이트에서의 두께가 감소함에 따라 상기 컨트롤 게이트의 면적을 감소시키는 이이피롬 소자.
3. 반도체 소자에 형성된 필드 산화막의 사이에 터널링 영역, 리드 트랜지스터 및 컨트롤 게이트에 각각 대응하여 도전형 웰을 형성하는 단계와,

   상기 형성된 도전형 웰의 상부에 게이트 산화막을 형성하는 단계와,

   상기 컨트롤 게이트에서의 상기 게이트 산화막을 기 설정된 두께만큼 제거하는 단계와,

   상기 필드 산화막 및 게이트 산화막의 상부에 폴리 실리콘층을 형성하는 단계

   를 포함하는 이이피롬 소자의 제조 방법.
4. 제 3 항에 있어서,

   상기 제거하는 단계는, 디글레이즈 공정을 통해 수행되는 이이피롬 소자의 제조 방법.
5. 제 3 항 또는 제 4 항에 있어서,

   상기 게이트 산화막은, 상기 컨트롤 게이트에서의 두께가 감소함에 따라 상기 컨트롤 게이트의 면적을 감소시키는 이이피롬 소자의 제조 방법.

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