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KR20090101116A - 적층 가능한 소자용 집적회로 패키지 시스템 및 그 제조 방법 - Google Patents

적층 가능한 소자용 집적회로 패키지 시스템 및 그 제조 방법 Download PDF

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KR20090101116A
KR20090101116A KR1020090023642A KR20090023642A KR20090101116A KR 20090101116 A KR20090101116 A KR 20090101116A KR 1020090023642 A KR1020090023642 A KR 1020090023642A KR 20090023642 A KR20090023642 A KR 20090023642A KR 20090101116 A KR20090101116 A KR 20090101116A
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KR
South Korea
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interposer substrate
integrated circuit
die
exposed
base
Prior art date
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KR1020090023642A
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KR101657612B1 (ko
Inventor
동수 문
성민 송
Original Assignee
스태츠 칩팩, 엘티디.
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Publication date
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Abstract

본 발명은, 하측 노출형 전도체들을 구비하는 하측 인터포저 기판을 제공하는 단계; 하측 인터포저 기판 상방에 다이를 부착하는 단계; 다이와 하측 인터포저 기판 상방에 적층 봉입체를 적용하되, 하측 노출형 전도체들이 적층 봉입체 부근에 부분적으로 노출되게 하는 단계; 및 상측 노출형 전도체들을 구비하는 상측 인터포저 기판을 적층 봉입체 상방에 부착하고 상측 노출형 전도체들이 실질적으로 노출되게 하는 단계를 포함하는 것을 특징으로 하는 집적회로 패키지 시스템의 제조 방법에 관한 것이다.
집적회로 패키지, 인터포저 기판, 적층 봉입체, 다이

Description

적층 가능한 소자용 집적회로 패키지 시스템 및 그 제조 방법{INTEGRATED CIRCUIT PACKAGE SYSTEM FOR STACKABLE DEVICES AND METHOD OF MANUFACTURE THEREOF}
본 발명은 일반적으로 집적회로 패키지에 관한 것이며, 보다 구체적으로는 적층 가능한 소자를 구비하는 집적회로 패키지 시스템에 관한 것이다.
<관련 출원 상호 참조>
본 출원은 2007년 12월 28일자로 출원되어 함께 계류 중인 미국 출원 제11/966,219호와 관련된 발명을 포함한다.
본 출원은 2007년 12월 17일자로 출원되어 함께 계류 중인 미국 출원 제11/957,862호와 관련된 발명을 포함한다.
관련 출원들은 스태츠 칩팩 엘티디에 양도되어 있다.
집적회로 패키지는, 스마트 폰, 휴대형 개인 컴퓨터(pocket personal computer), 정보 처리 가능한 휴대형 군용 장치, 항공 우주선의 유효 탑재 장치(payload), 및 많은 복잡한 기능을 지원하는 소형 전자 장치를 필요로 하는 다양한 기타 유사 제품과 같은 제품 내의 용도로 응용되는 고성능 전자 시스템에 사용 되는 구성 블록(building block)이다.
칩 또는 다이와 같은 집적회로는 고성능 전자 시스템 내에서 다양한 기능을 수행하도록 설계된 회로를 포함한다. 작은 치수 요건과 많은 복잡한 기능을 가진 제품은, 제한된 크기, 제한된 용량 및 고속 입력 출력(IO) 접속 집적회로 패키지에 의존한다.
집적회로 패키지는 장착 기판을 제공하는 패키지 베이스 또는 패키지 기판으로 이루어질 수 있으며, 장착 기판 상에는 적어도 하나의 칩 또는 다이가 부착되고 그 위에 에폭시와 같은 봉입체(enclosure)가 적용되어 내용물을 보호한다.
칩 또는 다이의 능동 표면(active surface)이라고 불리는 칩 또는 다이의 타면은 회로에 전기 접속을 제공하는 전기 전도성 영역을 구비한다. 전기 전도성 재료로 이루어진 커넥터는 전도성 영역에 부착되어, 칩 또는 다이의 회로와 다른 칩 또는 다이의 회로 사이에 전기 접속을 제공한다.
다른 회로는 여러 가능한 소스로부터 유래할 수 있다. 하나의 가능한 소스는 집적회로 패키지 내에 존재하는 회로일 수 있으며, 예를 들면 다중 칩 집적회로 패키지와 같은 다른 칩으로부터 유래할 수 있다. 다른 가능한 소스는 집적회로 패지지 외측에 존재하는 회로일 수 있으며, 예를 들면 전자 시스템 내의 인쇄 회로 보드로부터 유래할 수 있다.
또 다른 가능한 소스는 하나 이상의 칩 또는 다이스를 내장하는 하나 이상의 별개의 집적회로 패키지로부터의 회로이다. 별개의 집적회로 패키지는 전도체에 접속되고 함께 봉입됨으로써 단일 밀봉형 패키지 구조를 이룰 수 있거나, 단일 밀봉 형 패키지 구조에 외측에서 접속될 수 있다. 풋프린트(footprint)가 작고 내부 IO 접속성이 우수한 집적회로 패키지는 소형 인쇄 회로 보드 시스템을 구비한 제품에 요구된다. 세계 시장에 있어서는, 제조 공정의 단순화하여 비용 감소와 신뢰성 향상을 제공하고 제조 중에 초기에 양품 확인 다이(known good die, KGD)에 대한 회로를 테스트함으로써 수율을 증가시키고 회로 신뢰성을 향상시키는 해결책이 또한 요구된다. 또한, 필요에 따라 패키지 부품을 대체함으로써 제공되는 효율화(leverage)와 융통성은 시장 주도권 장악에 기여한다.
제조 공정 단순화, 치수 감소, 설계 호환성에 의한 비용 감소, 패키지 수의 감소, 기능 향상, 효율 극대화(leveragability), IO 접속성 증가를 해결하는 완전한 방안을 제공하기 위한 시도는 아직 성공하지 못하였다.
상업적 경쟁 압력이 계속 증가하고 있다는 점과 더불어, 소비자의 기대가 증가하고 있고 시장 내에서 확연한 상품 차별화를 위한 기회가 감소하고 있다는 점을 고려하면, 이러한 문제에 대한 해결책이 마련되어야 한다는 점은 중요하다.
이러한 문제에 대한 해결책은 오랜 기간에 걸쳐 강구되어 왔으나, 선행 기술은 어떠한 해결책도 제시하거나 제안하지 않았으며, 따라서 이러한 문제의 해결책은 당업자에게는 알려져 있지 않았다.
본 발명은, 하측 노출형 전도체(lower exposed conductor)들을 구비한 하측 인터포저(interposer) 기판을 제공하고; 하측 인터포저 기판 상방에 다이를 부착하고; 다이와 하측 인터포저 기판 상방에 적층 봉입체(stack encapsulant)를 적용하되 하측 노출형 전도체들이 적층 봉입체 부근에 부분적으로 노출되게 하고; 상측 노출형 전도체들을 구비한 상측 인터포저 기판을 적층 봉입체 상방에 부착하고 상측 노출형 전도체들이 부분적으로 노출되게 하는 것을 포함하는 집적회로 패키지 시스템의 제조 방법을 제공한다.
본 발명은, 하측 노출형 전도체들을 구비한 하측 인터포저 기판과, 하측 인 터포저 기판 상방의 다이를 포함하고, 하측 인터포저 기판과 다이의 상방의 적층 봉입체를 또한 포함하되, 하측 노출형 전도체들이 적층 봉입체 부근에 부분적으로 노출되어 있고, 적층 봉입체 상방에 부착되고 상측 노출형 전도체들을 구비하는 상측 인터포저 기판을 또한 포함하되, 상측 노출형 전도체들이 부분적으로 노출되어 있는 집적회로 패키지 시스템을 제공한다.
본 발명의 특정 실시 형태는 전술한 특징에 부가하여 또는 대체하여 다른 특징을 가진다. 첨부 도면의 참조와 더불어 이하의 상세한 설명의 검토에 의해, 당업자에게는 이러한 특징들이 명백해질 것이다.
본 발명의 집적회로 패키지 시스템 방법과 장치는, 이제까지 알려지지 않았고 이용 가능하지 않았던 중요한 해결책, 성능 및 기능적인 특징을 제공한다는 점이 밝혀졌다.
얻어진 공정과 구성은, 간결하고 비용 효율적이고 복잡하지 않고 상당히 용도가 넓고 정확하고 감도가 우수하고 효과적이며, 편리하고 효율적이고 경제적인 제조, 응용 및 활용을 위하여 공지의 구성요소를 채용함으로써 구현될 수 있다.
당해 분야의 기술자가 본 발명을 실시하고 이용할 수 있도록 이하에서 실시 형태에 대하여 충분하고 상세히 설명하기로 한다. 본 발명의 개시 내용에 기초한 다른 실시 형태도 가능하다는 점과, 본 발명의 범위로부터 벗어나지 않고 시스템, 공정 또는 기구적 변경이 이루어질 수 있다는 점을 이해하여야 한다.
이하의 설명에서, 본 발명의 완전한 이해를 위하여 구체적인 여러 상세 내용이 제공된다. 그러나, 본 발명이 이러한 구체적인 상세 내용 없이도 실시 가능하다는 점은 명백하다. 본 발명이 불명료해지는 것을 방지하기 위하여, 공지된 회로, 시스템 구성, 및 공정 단계의 일부는 상세히 설명되어 있지는 않다. 마찬가지로, 시스템의 실시 형태를 나타내는 도면은 반-도식적이고 실제 비율을 따르지 아니하며, 특히 일부 치수들은 명확히 표현되도록 하기 위한 것이고 도면 내에 상당히 과장되어 도시되어 있다.
일부 특징을 공유하는 다수의 실시 형태가 개시되고 설명된 경우에는, 예시, 설명 및 이해의 명확성과 편의를 위하여, 서로 유사하거나 동일한 특징에 대해서는 대체적으로 동일한 도면부호를 사용하여 설명하기로 한다. 실시 형태에는 단지 설명의 편의를 위하여 제1 실시 형태, 제2 실시 형태 등으로 번호가 부여되어 있으나, 다른 특별한 의미를 가지거나 본 발명을 제한하기 위한 것은 아니다.
설명을 위한 목적으로, 여기에서 사용된 "수평"이라는 용어는 방향에 무관하게 본 발명의 평면 또는 표면에 평행한 면으로 정의된다. "수직"이라는 용어는 위에서 정의한 수평에 대하여 직각인 방향을 칭한다. "상(on)", "상방", "하방", "하부", "상부", ("측벽"에서와 같이) "측", "상위", "하측", "상측", "위" 및 "아래"와 같은 용어는 수평면에 대하여 정의된다.
여기에서 사용된 용어 "상"은 부재들 사이의 직접적인 접촉을 의미하고 지칭한다. 여기에서 사용된 용어 "처리"는, 설명된 구조체를 형성함에 있어서 필요한 물질 부착, 패턴화, 노광, 현상, 식각, 세정, 몰딩 및/또는 물질 제거 또는 트리밍 을 포함한다. 여기에서 사용된 용어 "시스템"은, 이 용어가 사용된 문맥에 따라 본 발명의 방법과 장치를 의미하고 지칭한다.
도 1을 참조하면, 본 발명의 제1 실시 형태에서의 집적회로 패키지 시스템(100)의 단면도가 도시되어 있다. 집적회로 패키지 시스템(100)은 바람직하게는 상측 인터포저 기판(102), 상측 외향 표면(104), 상측 내향 표면(106) 및 상측 노출형 전도체(108)를 포함한다.
또한 집적회로 패키지 시스템(100)은 바람직하게는 상측 인터포저 기판(102)의 길이와 폭보다 대응 길이와 폭이 큰 하측 인터포저 기판(110), 하측 외향 표면(112), 하측 내향 표면(114), 하측 노출형 전도체(116), 적층 봉입체(118) 및 다이(120)를 포함한다.
상측 인터포저 기판(102)은 상측 전도성 재료(122)를 포함한다. 상측 노출형 전도체(108)는 상측 전도성 재료(122)에 연결되고 상측 인터포저 기판(102)의 상측 외향 표면(104)과 상측 내향 표면(106) 근방에 분포한다.
각각의 상측 노출형 전도체(108)는, 노출 표면이 와이어, 땜납 볼, 리드 또는 사용자에 따라 특정된(user specific) 기타 접속 기술과 같은 접속 부착(connective attachment)을 위한 충분한 표면 영역을 제공하도록 제조될 수 있다.
하측 인터포저 기판(110)은 하측 전도성 재료(124)를 포함한다. 하측 노출형 전도체(116)는 하측 전도성 재료(124)에 연결되고 하측 인터포저 기판(110)의 하측 외향 표면(112)과 하측 내향 표면(114) 근방에 분포한다.
각각의 하측 노출형 전도체(116)는, 노출 표면이 와이어, 땜납 볼, 리드 또는 사용자에 따라 특정된 기타 접속 기술과 같은 접속 부착을 위한 충분한 표면 영역을 제공하도록 제조될 수 있다.
다이(120)는, 다이 능동 표면(128)의 반대쪽 표면과 하측 내향 표면(114)에 부착된 부착 층(126)에 의해, 하측 인터포저 기판(110)의 상방에 장착된다. 적층 커넥터(stack connector)(130)는 다이 능동 표면(128)과 하측 내향 표면(114) 근방의 하측 노출형 전도체(116)에 접속되어, 하측 인터포저 기판(110)과의 회로 접속을 제공할 수 있다.
적층 봉입체(118)는 다이(120), 적층 커넥터(130), 및 적층 커넥터(130)에 직접 접속된 하측 노출형 전도체(116) 상방에 적용될 수 있다. 적층 커넥터(130)에 직접 접속되지 않은 모든 하측 노출형 전도체(116)는 노출되어 적층 봉입체(118)와 접촉하지 않게 잔존하고, 하측 인터포저 기판(110)에 부착 가능한 접속 영역을 제공하며 그에 따라 다이(120)의 회로를 제공할 수 있다.
상측 인터포저 기판(102)의 상측 내향 표면(106)은 적층 봉입체(118) 상에 장착될 수 있다. 상측 인터포저 기판(102), 상측 봉입체(118), 다이(120), 부착 층(126) 및 적층 커넥터(130)를 집적회로 패키지 시스템(100)의 적층체 어셈블리(stack body assembly)(132)라고 칭할 수 있다.
집적회로 패키지 시스템(100)은, 패키지, 인쇄 회로 보드, 혼합 공정 기술 어셈블리, 또는 유사한 집적 레벨과 같은 다음 레벨의 사용자 어셈블리 내에 최종적으로 병합되기 전에 선택적으로 테스트되거나 처리될 수 있다.
모든 상측 노출형 전도체(108)와 모든 하측 노출형 전도체(116)는 집적회로 패키지 시스템(100)으로의 접속을 제공할 수 있다. 상측 인터포저 기판(102)과 하측 인터포저 기판(110) 사이에 포함된 회로 및 관련 접속부는 선택적으로 다수의 다이스, 다수의 패키지, 또는 모든 유사한 조합 형태의 집적회로로 이루어질 수 있다는 점을 이해하여야 한다.
상측 인터포저 기판(110)과 하측 인터포저 기판(102)은 임의의 길이, 폭 또는 두께로 이루어질 수 있고, 하측 외향 표면(112), 하측 내향 표면(114), 상측 내향 표면(106) 또는 상측 외향 표면(104)에 그와 같이 패키지 접속부를 제공할 수 있다. 집적회로 패키지 시스템(100)은 전자 제품을 위한 접속, 신호 경로 설정(signal routing) 및 기능 확장성(functional scalability)을 제공한다.
상측 인터포저 기판(102)의 길이와 폭보다 대응 길이와 폭이 큰 하측 인터포저 기판(110)을 구비한 집적회로 패키지 시스템(100)은 적층 구조체 내에 포함되어 상당한 양의 회로를 구비한 소형체 풋프린트(small body footprint) 패키지 구조체를 생성할 수 있다는 점이 예기치 않게 밝혀졌다.
도 2를 참조하면, 본 발명의 제2 실시 형태에서의 집적회로 패키지 시스템(200)에서의 단면도가 도시되어 있다. 집적회로 패키지 시스템(200)은 바람직하게는 상측 인터포저 기판(102), 하측 인터포저 기판(110), 적층 봉입체(202), 제1 다이(204) 및 제2 다이(206)를 포함한다.
제1 다이(204)는, 제1 다이 능동 표면(210)의 반대쪽 표면과 하측 내향 표면(114)에 부착된 제1 부착 층(208)에 의하여, 하측 인터포저 기판(110)의 상방에 장착된다. 제2 다이(206)는, 제2 다이 능동 표면(214)의 반대쪽 표면과 하측 내향 표면(114)에 부착된 제2 부착 층(212)에 의하여, 제1 다이(204) 부근에 하측 인터포저 기판(110) 상방에 장착된다.
제1 적층 커넥터(216)는 제1 다이 능동 표면(210)의 영역과 하측 내향 표면(114) 근방의 하측 노출형 전도체(116)에 접속되어 제1 다이(204)와 하측 인터포저 기판(110)의 회로 접속을 제공할 수 있다. 제2 적층 커넥터(218)는 제2 다이 능동 표면(214)과 하측 내향 표면(114) 근방의 하측 노출형 전도체(116)에 연결되어, 제2 다이(206)와 하측 인터포저 기판(110)의 회로 접속을 제공할 수 있다.
적층 봉입체(202)는 제1 다이(204), 제2 다이(206), 제1 적층 커넥터(216), 제2 적층 커넥터(218), 및 제1 적층 커넥터(216) 또는 제2 적층 커넥터(218)에 직접 접속된 하측 노출형 전도체(116) 상방에 적용될 수 있다.
제1 적층 커넥터(216) 또는 제2 적층 커넥터(218)에 직접 부착되지 않은 하측 노출형 전도체(116)는 노출되어 적층 봉입체(202)에 접촉하지 않게 유지될 수 있다. 적층 봉입체(202)로 덮이지 않은 모든 하측 노출형 전도체(116)는 집적회로 패키지 시스템(200)의 회로로의 접속을 제공할 수 있다.
상측 인터포저 기판(102)의 상측 내향 표면(106)은 적층 봉입체(202) 상에 장착될 수 있다. 상측 인터포저 기판(102)의 상측 외향 표면(104)은 소정의 상측 노출형 전도체(108)로부터 상측 외향 표면(104) 근방의 또 다른 하나 이상의 상측 노출형 전도체(108)로의 접속을 제공할 수 있다.
집적회로 패키지 시스템(200)은 다음 레벨의 사용자 어셈블리 내에 병합되기 전에 선택적으로 테스트되거나 처리될 수 있다.
도 3을 참조하면, 본 발명의 제3 실시 형태에서의 집적회로 패키지 시스템(300)의 단면도가 도시되어 있다. 집적회로 패키지 시스템(300)은 바람직하게는 상측 인터포저 기판(102), 하측 인터포저 기판(110), 적층 봉입체(302) 및 다이(304)를 포함한다.
다이(304)의 능동 표면(308)의 반대쪽 표면에 부착된 부착 층(306)은 하측 인터포저 기판(110)의 하측 내향 표면(114)에 부착된다. 다이(304)에 인접한 적층 커넥터(310)는 능동 표면(308)의 영역과 하측 내향 표면(114)의 하측 노출형 전도체(116)에 연결되어 하측 인터포저 기판(110)과의 전기 회로를 제공할 수 있다.
상측 인터포저 기판(102)은, 적층 커넥터(310) 부근에서 상측 노출형 전도체(108)를 하측 내향 표면(114) 근방의 하측 노출형 전도체(116)에 부착하는 인터포저 커넥터(312)에 의해서, 하측 인터포저 기판(110)에 연결될 수 있다.
적층 봉입체(302)는 상측 내향 표면(106)과 하측 내향 표면(114) 사이에 적용될 수 있고 적층 커넥터(310)와 인터포저 커넥터(312)를 둘러싼다. 노출되어 적층 봉입체(302)와 접촉하지 않는 하측 노출형 전도체(116) 또는 상측 노출형 전도체(108)는 집적회로 패키지 시스템(300)의 회로 내에서 또는 회로들 사이에 접속을 제공할 수 있다.
하측 노출형 전도체(116)는 하측 인터포저 기판(110)에 접속된 회로들 사이의 접속을 추가로 제공할 수 있고, 상측 노출형 전도체(108)는 상측 인터포저 기판(102)에 접속된 회로들 사이의 접속을 추가로 제공할 수 있다.
도 4를 참조하면, 본 발명의 제4 실시 형태에서의 집적회로 패키지 시스템(400)의 단면도가 도시되어 있다. 집적회로 패키지 시스템(400)은 바람직하게는 상측 인터포저 기판(102), 하측 인터포저 기판(110), 적층 봉입체(402), 및 다이(404)를 포함한다. 다이(404)의 능동 표면(408)의 반대쪽 표면에 부착된 부착 층(406)은 하측 인터포저 기판(110)의 하측 내향 표면(114)에 부착된다.
적층 커넥터(410)는 다이(404)의 적어도 하나의 가장자리를 따라서 능동 표면(408)의 영역을 하측 내향 표면(114) 근방의 하측 노출형 전도체(116)에 접속하여, 하측 인터포저 기판(110)과의 회로 접속을 제공할 수 있다.
상측 인터포저 기판(102)은 하측 인터포저 기판(110) 상방에 장착될 수 있고, 적어도 하나의 적층 커넥터(410)를 구비하는 다이(404)의 가장자리의 반대쪽의 적어도 하나의 가장자리 부근에 인터포저 커넥터(412)가 사용된다. 인터포저 커넥터(412)는 상측 내향 표면(106) 근방의 상측 노출형 전도체(108)를 하측 내향 표면(114) 근방의 하측 노출형 전도체(116)에 접속시킨다.
적층 봉입체(402)는 상측 내향 표면(106)과 하측 내향 표면(114) 사이에 적용되고 적층 커넥터(410)와 인터포저 커넥터(412)에 인접하게 적용될 수 있다. 적층 커넥터(410) 또는 인터포저 커넥터(412)에 부착되지 않은 하측 노출형 전도체(116)는 적층 봉입체(402)로 덮이지 않을 수 있다.
노출되어 적층 봉입체(402)로 덮이지 않은 모든 하측 노출형 전도체(116) 또는 상측 노출형 전도체(108)는 집적회로 패키지 시스템(400)의 회로, 하측 인터포저 기판(110)에 접속된 회로, 또는 상측 인터포저 기판(102)에 접속된 회로 내에서 또는 회로들 사이에 접속을 제공한다.
도 5를 참조하면, 본 발명의 제5 실시 형태에서의 집적회로 패키지 시스템(500)의 단면도가 도시되어 있다. 집적회로 패키지 시스템(500)은 바람직하게는 하측 인터포저 기판 보드(502), 하측 외향 표면(504), 하측 내향 표면(506), 분리 구역(508) 및 다수의 적층체 어셈블리(132)의 구조체를 포함한다.
하측 인터포저 기판 보드(502)는 하측 외향 표면(504)과 하측 내향 표면(506)으로 이루어지고, 다수의 적층체 어셈블리(132)의 구조체의 장착과 조립에 제공되기에 충분한 치수를 가지고, 분리 구역(508)들 사이에 미리 설정된 이산형의 제조 영역을 구비한다. 도 5 내에 전체가 도시되어 있는 집적회로 패키지 시스템(500)을 스트립 어셈블리(strip assembly)라고도 칭할 수 있다.
집적회로 패키지 시스템(500)은 적층체 어셈블리(132)가 다양하게 시험되거나 검증될 수 있는 테스트 공정을 거친다. 이러한 선별 공정(screening process)에서, 확인된 양품 다이(KGD)를 구비한 적층체 어셈블리(132)를 확인하는데, 다시 말하자면 결함이 있는 적층체 어셈블리(132)를 확인한다.
분리 구역(508)은, 적층체 어셈블리(132)와 하측 인터포저 기판 보드(502)의 관련 부분을 전기적 또는 물리적으로 서로 분리하기 위한 목적으로, 하측 인터포저 기판 보드(502) 상에 위치하는 미리 설정된 영역이다.
도 6을 참조하면, 개별화 단계(singulation phase)에서의 도 5의 구조체가 도시되어 있다. 하측 인터포저 기판 보드(502)는 분리 공정에 의해서 분리 구역(508)에서 절단된다. 개별화 후에, 도 1의 적층체 어셈블리(132)와 하측 인터포 저 기판 보드(502)의 관련 부분으로 이루어진 부품은 다수의 동종 집적회로 패키지 시스템(100)들 중 하나가 되고, 그 후에 KGD 또는 불량 유닛으로서 처리될 수 있다.
도 7을 참조하면, 본 발명의 제6 실시 형태에서의 집적회로 패키지 시스템(700)의 단면도가 도시되어 있다. 집적회로 패키지 시스템(700)은 바람직하게는 적층 부착 층(704)에 의해 베이스 어셈블리(702) 상방에 장착된 집적회로 패키지 시스템(100)을 포함한다. 적층 부착 층(704)은 베이스 다이 능동 표면(706)과 하측 외향 표면(112)에 부착된다.
베이스 어셈블리(702)는 바람직하게는 베이스 기판(708), 베이스 시스템 표면(710), 베이스 부품 표면(712), 베이스 어셈블리 상호접속체(interconnect)(714), 베이스 표면 패드(716), 베이스 기판(708)의 길이 또는 폭보다 대응 길이와 폭이 작은 베이스 다이(718), 베이스 부착 층(720) 및 베이스 전도체(722)를 포함할 수 있다.
베이스 기판(708)은 베이스 시스템 표면(710)과 베이스 부품 표면(712) 근방에 노출된 베이스 표면 패드(716)를 포함한다. 베이스 표면 패드(716)는 베이스 전도체(722)에 접속되어 베이스 시스템 표면(710)과 베이스 부품 표면(712) 내에서 또는 사이에 접속을 제공할 수 있다.
적층 부착 층(704)에 의해 덮이지 않은 베이스 다이 능동 표면(706)은 베이스 다이(718)의 회로로의 접속을 제공하도록 사용될 수 있다. 베이스 다이(718)는, 베이스 다이 능동 표면(706)의 반대쪽 면과 베이스 부품 표면(712)에 부착된 베이 스 부착 층(720)에 의해서. 베이스 기판(708)의 상방에 장착될 수 있다. 베이스 어셈블리 상호접속체(714)는 베이스 다이 능동 표면(706)과 베이스 부품 표면(712) 근방에 노출된 베이스 표면 패드(716) 사이에 접속을 제공할 수 있다.
집적회로 패키지 시스템(700)은 베이스 시스템 표면(710)에 부착된 회로, 베이스 부품 표면(712)에 부착된 회로, 하측 인터포저 기판(110)에 부착된 회로, 또는 상측 인터포저 기판(102)에 부착된 회로 내에서 또는 이러한 회로들 사이에 접속을 제공할 수 있다.
집적회로 패키지 시스템(700)은 그 후에 다음 레벨 시스템으로 병합될 수 있다. 베이스 어셈블리(702)는 선택적으로 다수의 다이스, 다수의 패키지 또는 유사한 조합 형태의 집적회로로 이루어져 접속성을 거의 손상시키지 않고 기능성의 실질적 증가 또는 풋프린트의 증가를 제공할 수 있다는 점에 주목하여야 한다.
도 8을 참조하면, 본 발명의 제7 실시 형태에서의 집적회로 패키지 시스템(800)의 단면도가 도시되어 있다. 집적회로 패키지 시스템(800)은 바람직하게는 베이스 어셈블리(702)의 적층 부착 층(704) 상에 장착된 집적회로 패키지 시스템(100), 베이스 어셈블리(702)의 베이스 시스템 표면(710) 근방에 노출된 베이스 표면 패드(716)에 부착된 베이스 커넥터(802), 소자(804) 및 집적회로 패키지 커넥터(806)를 포함한다.
제1 커넥터(808)는 하측 내향 표면(114) 근방의 하측 노출형 전도체(116)와 베이스 부품 표면(712) 근방에 노출된 베이스 표면 패드(716) 사이의 접속을 제공할 수 있고. 제2 커넥터(810)는 하측 내향 표면(114) 근방의 하측 노출형 전도 체(116)와 베이스 다이 능동 표면(706) 사이의 접속을 제공할 수 있다.
제3 커넥터(812)는 상측 외향 표면(104) 근방의 상측 노출형 전도체(108)와 베이스 부품 표면(712) 근방에 노출된 베이스 표면 패드(716) 사이의 접속을 제공할 수 있다. 봉입체(814)는 베이스 부품 표면(712), 제1 커넥터(808), 제2 커넥터(810), 제3 커넥터(812), 및 제3 커넥터(812)에 부착되지 않는 상측 외향 표면(104)의 영역을 제외한 집적회로 패키지 시스템(100)을 덮는다.
소자(804)는 소자 기판(816), 제1 소자 다이(818), 제2 소자 다이(820) 및 소자 커넥터(822)로 이루어진다.
제1 소자 다이(818)는 소자 기판(816) 상방에 장착되고, 제2 소자 다이(820)는 제1 소자 다이(818) 상방에 장착된다. 소자 기판(816)은, 소자 커넥터(822)에 의해, 제1 소자 다이(818)와 제2 소자 다이(820)의 회로에 접속된다.
소자 봉입체(824)는 소자 커넥터(822), 제1 소자 다이(818), 제2 소자 다이(820), 및 소자 기판(816)의 표면을 덮고 다이스 하방에 위치한다. 소자(804)의 집적회로 패키지 커넥터(806)는 상측 인터포저 기판(102)의 상측 외향 표면(104) 근방의 상측 노출형 전도체(108)에 접속될 수 있다. 베이스 커넥터(802)는 인쇄 회로 보드와 같은 다음 레벨 시스템과 집적회로 패키지 시스템(800) 사이의 접속을 제공할 수 있다.
소자(804)는 다중 칩 또는 볼 그리드 어레이 패키지로 제한되는 것은 아니며, 예를 들면 패키지 온 패키지(package on package), 적층형 패키지(stacked package), 플립 칩 패키지, 또는 상측 노출형 전도체(108)에 설계된 형상 인 자(form factor) 및 구체적 특성과 호환되는 부착 기술에 따른 소정의 소자로 대체될 수 있다는 점을 이해하여야 한다.
도 9를 참조하면, 본 발명의 제8 실시 형태에서의 집적회로 패키지 시스템(900)의 단면도가 도시되어 있다. 집적회로 패키지 시스템(900)은 바람직하게는 베이스 어셈블리(702)의 적층 부착 층(704) 상에 장착된 집적회로 패키지 시스템(300), 베이스 어셈블리(702)의 베이스 시스템 표면(710) 근방에 노출된 베이스 표면 패드(716)에 부착된 베이스 커넥터(902), 소자(804) 및 집적회로 패키지 커넥터(806)를 포함한다.
제1 커넥터(904)는 하측 내향 표면(114) 부근의 하측 노출형 전도체(116)와 베이스 부품 표면(712) 근방에 노출된 베이스 표면 패드(716) 사이의 접속을 제공할 수 있다. 제2 커넥터(906)는 하측 내향 표면(114) 근방의 하측 노출형 전도체(116)와 베이스 다이 능동 표면(706) 사이의 접속을 제공할 수 있다. 봉입체(908)는 베이스 부품 표면(712), 제1 커넥터(904), 제2 커넥터(906), 및 상측 외향 표면(104) 근방의 상측 노출형 전도체(108)를 제외한 집적회로 패키지 시스템(300)을 덮는다.
소자(804)의 집적회로 패키지 커넥터(806)는 상측 외향 표면(104) 근방의 상측 노출형 전도체(108)에 접속될 수 있다. 베이스 커넥터(902)는 또 다른 집적회로 패키지와 같은 다음 레벨 시스템과 집적회로 패키지 시스템(900) 사이의 접속을 제공할 수 있다.
도 10을 참조하면, 본 발명의 제9 실시 형태에서의 집적회로 패키지 시스 템(1000)의 단면도가 도시되어 있다. 집적회로 패키지 시스템(1000)은 바람직하게는 제1 베이스 다이(1002), 베이스 기판(1004), 제2 베이스 다이(1006) 및 소자(804)를 포함한다.
제1 베이스 다이(1002)는 베이스 기판(1004)의 상방에 장착된다. 제2 베이스 다이(1006)는 제1 베이스 다이(1002) 상방에 장착되고, 베이스 다이 전도체(1008)에 의하여 제1 베이스 다이(1002)에 접속된다. 집적회로 패키지 시스템(100)은, 하측 인터포저 기판(110)을 제2 베이스 다이(1006)에 부착하는 적층 부착 층(1010)에 의하여, 제2 베이스 다이(1006) 상방에 장착된다.
부착 가능한 전도성 표면으로 이루어진 패키지 패드(1012)는 베이스 기판(1004)의 패키지 시스템 표면(1016)과 패키지 부품 표면(1018) 근방에 노출된다. 패키지 패드(1012)들 중 어느 하나는, 베이스 기판(1004)에 위치하고 베이스 기판 내에 위치하는 기판 전도체(1020)들에 의하여, 또 다른 하나 이상의 패키지 패드(1012)에 접속될 수 있다.
베이스 다이 언더필(underfill)(1022)은 제1 베이스 다이(1002)와 제2 베이스 다이(1006) 사이에 제공되어 베이스 다이 전도체(1008)를 보호할 수 있다. 제1 베이스 다이(1002)를 베이스 기판(1004)의 패키지 패드(1012)에 접속시키는 제1 커넥터(1024)는 제1 베이스 다이(1002)와 제2 베이스 다이(1006)의 회로의 베이스 기판(1004)으로의 접속을 제공할 수 있다.
하측 내향 표면(114) 근방의 하측 노출형 전도체(116)를 베이스 기판(1004)의 패키지 패드(1012)에 접속시키는 제2 커넥터(1026)는 집적회로 패키지 시스 템(100)의 회로의 베이스 기판(1004)으로의 접속을 제공할 수 있다. 제3 커넥터(1028)는 상측 외향 표면(104)의 외주 근방의 상측 노출형 전도체(108)를 베이스 기판(1004)에 접속시켜, 상측 외향 표면(104)에 접속된 회로로의 접속을 제공할 수 있다.
패키지 봉입체(1030)는 집적회로 패키지 시스템(100), 제1 커넥터(1024), 제2 커넥터(1026) 및 제3 커넥터(1028) 상방에 적용될 수 있으며, 상측 외향 표면(104) 근방에서 제3 커넥터(1028)에 부착되지 않은 상측 노출형 전도체(108)에는 적용되지 않는다. 소자(804)의 집적회로 패키지 커넥터(806)는 상측 외향 표면(104) 근방의 상측 노출형 전도체(108)에 접속될 수 있다.
집적회로 패키지 시스템(1000)은 소자(804)의 회로, 집적회로 패키지 시스템(100)의 회로, 집적회로 패키지 시스템(100)의 하방 및 베이스 기판(1004)의 상방에 위치한 모든 회로로의 접속을 제공할 수 있다.
패키지 시스템 표면(1016) 근방의 패키지 패드(1012)에 부착된 시스템 커넥터(1032)는 집적회로 패키지 시스템(1000)과 또 다른 패키지 또는 인쇄 회로 보드와 같은 다음 레벨 시스템의 접속을 제공할 수 있다.
도 11을 참조하면, 본 발명의 제10 실시 형태에서의 집적회로 패키지 시스템(1100)의 단면도가 도시되어 있다. 집적회로 패키지 시스템(1100)은 바람직하게는 베이스 기판(1104)으로의 접속을 제공하는 베이스 다이 전도체(1106)에 의해 베이스 기판(1104) 상방에 장착된 베이스 다이(1102), 적층 부착 층(1108)에 의해 베이스 다이(1102) 상방에 장착된 집적회로 패키지 시스템(200) 및 소자(804)를 포함 한다.
부착 가능한 전도성 표면으로 이루어진 패키지 패드(1110)는, 베이스 기판(1104)의 패키지 시스템 표면(1112)과 패키지 부품 표면(1114) 근방에 노출된다. 패키지 패드(1110)들 중 어느 하나는, 베이스 기판(1104)에 위치하고 베이스 기판 내에 위치하는 기판 전도체(1116)들에 의해서, 또 다른 하나 이상의 패키지 패드(1110)에 접속될 수 있다.
베이스 다이 언더필(1118)은 베이스 다이(1102)와 패키지 부품 표면(1114) 사이에 적용되어 베이스 다이 전도체(1106)를 보호할 수 있다. 하측 내향 표면(114) 근방의 하측 노출형 전도체(116)를 베이스 기판(1104)의 패키지 패드(1110)에 접속시키는 제1 커넥터(1120)는 베이스 다이(1102)의 회로의 베이스 기판(1104)으로의 접속을 제공할 수 있다.
상측 외향 표면(104)의 외주 근방에 인접한 상측 노출형 전도체(108)를 베이스 기판(1104)에 접속시키는 제2 커넥터(1122)는 상측 외향 표면(104)에 접속된 회로로의 접속을 제공할 수 있다. 패키지 봉입체(1124)는 집적회로 패키지 시스템(200), 제1 커넥터(1120) 및 제2 커넥터(1122)의 상방에 적용될 수 있고, 상측 외향 표면(104) 근방에서 제2 커넥터(1122)에 부착되지 않은 상측 노출형 전도체(108)에는 적용되지 않는다.
소자(804)의 집적회로 패키지 커넥터(806)는 상측 외향 표면(104) 근방의 상측 노출형 전도체(108)에 접속될 수 있다.
집적회로 패키지 시스템(1100)은 소자(804)의 회로, 집적회로 패키지 시스 템(200)의 회로, 및 집적회로 패키지 시스템(200) 하방과 베이스 기판(1104) 상방에 위치하는 모든 회로로의 접속을 제공할 수 있다.
패키지 시스템 표면(1112) 근방의 패키지 패드(1110)에 부착된 시스템 커넥터(1126)는 또 다른 패키지 또는 인쇄 회로 보드와 같은 다음 레벨 시스템으로의 집적회로 패키지 시스템(1100)의 접속을 제공할 수 있다.
도 12를 참조하면, 단면도 본 발명의 제11 실시 형태에서의 집적회로 패키지 시스템(1200)의 단면도가 도시되어 있다. 집적회로 패키지 시스템(1200)은 바람직하게는 부착 층(1206)에 의해 베이스 기판(1204) 상방에 장착된 베이스 다이(1202), 적층 부착 층(1208)에 의해 베이스 다이(1202) 상방에 장착된 집적회로 패키지 시스템(100) 및 소자(804)를 포함한다.
부착 가능한 전도성 표면으로 이루어진 패키지 패드(1210)는 베이스 기판(1204)의 패키지 시스템 표면(1212)과 패키지 부품 표면(1214) 근방에 노출된다. 패키지 패드(1210)들 중 어느 하나는, 베이스 기판(1204)에 위치하고 베이스 기판 내에 위치하는 기판 전도체(1216)들에 의해서, 또 다른 하나 이상의 패키지 패드(1210)에 접속될 수 있다.
베이스 다이(1202)를 베이스 기판(1204)의 패키지 패드(1210)로 접속시키는 제1 커넥터(1218)는 베이스 다이(1202)의 회로로의 접속을 제공할 수 있다. 베이스 다이 봉입체(1220)는 베이스 다이(1202)와 제1 커넥터(1218) 상방에 적용될 수 있다. 집적회로 패키지 시스템(1200)은, 하측 외향 표면(112)을 베이스 다이 봉입체(1220)에 접속시키는 적층 부착 층(1208)에 의해서, 베이스 다이(1202) 상방에 장착된다.
하측 내향 표면(114) 근방의 하측 노출형 전도체(116)를 베이스 기판(1204)의 패키지 패드(1210)에 접속시키는 제2 커넥터(1222)는 집적회로 패키지 시스템(100)의 회로의 베이스 기판(1204)으로의 접속을 제공할 수 있다. 제3 커넥터(1224)는 상측 외향 표면(104)의 외주 근방에 인접한 상측 노출형 전도체(108)를 베이스 기판(1204)에 접속시켜 상측 외향 표면(104)에 접속된 회로로의 접속을 제공할 수 있다.
패키지 봉입체(1226)는 집적회로 패키지 시스템(100), 제1 커넥터(1218), 제2 커넥터(1222) 및 제3 커넥터(1224)의 상방에 적용될 수 있으며, 제3 커넥터(1224)에 부착되지 않은 상측 외향 표면(104) 근방의 상측 노출형 전도체(108)에는 적용되지 않는다. 소자(804)의 집적회로 패키지 커넥터(806)는 상측 외향 표면(104) 근방의 상측 노출형 전도체(108)에 접속될 수 있다.
형성된 집적회로 패키지 시스템(1200)은 소자(804)의 회로, 집적회로 패키지 시스템(100)의 회로, 및 집적회로 패키지 시스템(100) 하방과 베이스 기판(1204) 상방에 위치하는 모든 회로로의 접속을 제공할 수 있다.
패키지 시스템 표면(1212) 근방의 패키지 패드(1210)에 부착된 시스템 커넥터(1228)는 또 다른 패키지 또는 인쇄 회로 보드와 같은 다음 레벨 시스템으로의 집적회로 패키지 시스템(1200)의 접속을 제공할 수 있다.
도 13을 참조하면, 본 발명의 제12 실시 형태에서의 집적회로 패키지 시스템(1300)의 단면도가 도시되어 있다. 집적회로 패키지 시스템(1300)은 바람직하게 는, 하측 외향 표면(112)의 길이 또는 폭보다 대응 길이 또는 폭이 큰 베이스 다이(1302)의 능동 면 상방에, 접착 층(1304)에 의해서 장착된 집적회로 패키지 시스템(400)을 포함한다.
제1 커넥터(1306)는 하측 내향 표면(114) 근방의 하측 노출형 전도체(116)를 베이스 다이(1302)에 접속시킬 수 있다. 제2 커넥터(1308)는 상측 외향 표면(104)의 외측 가장자리 근방에 인접한 상측 노출형 전도체(108)를 베이스 다이(1302)에 접속시킬 수 있다. 제3 커넥터(1310)는 소정의 제2 커넥터(1308)를 구비하는 면의 가장자리의 반대쪽 외측 가장자리 근방에 인접한 상측 노출형 전도체(108)를 하측 내향 표면(114)의 하측 노출형 전도체(116)에 접속시킬 수 있다.
봉입체(1312)는 집적회로 패키지 시스템(400), 베이스 다이(1302), 제1 커넥터(1306), 제2 커넥터(1308) 및 제3 커넥터(1310)의 상방 및 주위에 적용될 수 있으며, 상측 외향 제2 커넥터(1308) 또는 제3 커넥터(1310)에 부착되지 않은 상측 외향 표면(104)의 영역에는 적용되지 않는다. 패키지 커넥터(1314)는 상측 노출형 전도체(108)에 접속되어 또 다른 패키지 또는 인쇄 회로 보드와 같은 다음 레벨 시스템으로의 접속을 제공한다.
도 14를 참조하면, 본 발명의 다른 실시 형태에서의 집적회로 패키지 시스템(100)의 제조 방법(1400)의 흐름도가 도시되어 있다. 제조 방법(1400)은, 블록 1402에서 하측 노출형 전도체를 구비한 하측 인터포저 기판을 제공하는 단계; 블록 1404에서 하측 인터포저 기판 상방에 다이를 부착하는 단계; 블록 1406에서 다이와 하측 인터포저 기판의 상방에 적층 봉입체를 적용하되, 적층 봉입체 부근에 하측 노출형 전도체가 부분적으로 노출되도록 하는 단계; 및 블록 1408에서 상측 노출형 전도체를 구비하는 상측 인터포저 기판을 적층 봉입체 상방에 부착하고 상측 노출형 전도체가 부분적으로 노출되도록 하는 단계를 포함한다.
더욱 상세하게는, 본 발명의 실시 형태에서, 집적회로 패키지 시스템(100)의 방법과 장치를 제공하는 시스템은 다음과 같이 실시된다.
1. 하측 노출형 전도체를 구비한 하측 외향 표면과 하측 내향 표면을 가진 하측 인터포저 기판을 제공.
2. 하측 인터포저 기판의 하측 인터포저 기판 상방에 다이를 부착.
3. 다이와 하측 인터포저 기판 상방에 적층 봉입체를 적용하되, 하측 내향 표면과 하측 외향 표면 근방에 하측 노출형 전도체를 부분적으로 노출.
4. 상측 노출형 전도체를 구비하고 상측 내향 표면과 상측 외향 표면을 가진 상측 인터포저 기판을 적층 봉입체 상방에 부착하고, 상측 외향 표면 근방에 상측 노출형 전도체를 실질적으로 노출.
따라서, 본 발명의 집적회로 패키지 시스템 방법과 장치는, 이제까지 알려지지 않았고 이용 가능하지 않았던 중요한 해결책, 성능 및 기능적인 특징을 제공한다는 점이 밝혀졌다.
얻어진 공정과 구성은, 간결하고 비용 효율적이고 복잡하지 않고 상당히 용도가 넓고 정확하고 감도가 우수하고 효과적이며, 편리하고 효율적이고 경제적인 제조, 응용 및 활용을 위하여 공지의 구성요소를 채용함으로써 구현될 수 있다.
최량의 특정 실시 형태와 함께 본 발명이 설명되었으며, 당해 분야의 기술자 에게는 전술한 설명에 기초하여 여러 대체, 수정 및 변경 실시 형태가 명백하다는 점을 이해하여야 한다.
따라서, 본 발명은 첨부된 청구범위의 범주 내에 속하는 그러한 대체, 수정 및 변경 실시 형태를 모두 포함하기 위한 것이다. 본 명세서에 기재되거나 첨부 도면에 도시된 모든 사항들은 예시적이고 비제한적인 의미로 해석되어야 한다.
도 1은 본 발명의 제1 실시 형태에서의 집적회로 패키지 시스템의 단면도.
도 2는 본 발명의 제2 실시 형태에서의 집적회로 패키지 시스템의 단면도.
도 3은 본 발명의 제3 실시 형태에서의 집적회로 패키지 시스템의 단면도.
도 4는 본 발명의 제4 실시 형태에서의 집적회로 패키지 시스템의 단면도.
도 5는 본 발명의 제5 실시 형태에서의 집적회로 패키지 시스템의 단면도.
도 6은 개별화 단계에서의 도 5의 구조를 나타내는 도면.
도 7은 본 발명의 제6 실시 형태에서의 집적회로 패키지 시스템의 단면도.
도 8은 본 발명의 제7 실시 형태에서의 집적회로 패키지 시스템의 단면도.
도 9는 본 발명의 제8 실시 형태에서의 집적회로 패키지 시스템의 단면도.
도 10은 본 발명의 제9 실시 형태에서의 집적회로 패키지 시스템의 단면도.
도 11은 본 발명의 제10 실시 형태에서의 집적회로 패키지 시스템의 단면도.
도 12는 본 발명의 제11 실시 형태에서의 집적회로 패키지 시스템의 단면도.
도 13은 본 발명의 제12 실시 형태에서의 집적회로 패키지 시스템의 단면도.
도 14는 본 발명의 다른 실시 형태에서 집적회로 패키지 시스템의 제조 방법의 흐름도를 나타내는 도면.
<도면의 주요 부분에 대한 부호 설명>
100: 집적회로 패키지 시스템 102: 상측 인터포저 기판
104: 상측 외향 표면 106: 상측 내향 표면
108: 상측 노출형 전도체 110: 하측 인터포저 기판
112: 하측 외향 표면 114: 하측 내향 표면
116: 하측 노출형 전도체 118: 적층 봉입체
120: 다이 122: 상측 전도성 재료
124: 하측 전도성 재료 126: 부착 층
128: 다이 능동 표면 130: 적층 커넥터
132: 적층체 어셈블리 200: 집적회로 패키지 시스템
202: 적층 봉입체 204: 제1 다이
206: 제2 다이 208: 제1 부착 층
210: 제1 다이 능동 표면 214: 제2 다이 능동 표면
216: 제1 적층 커넥터 218: 제2 적층 커넥터

Claims (10)

  1. 하측 노출형 전도체들을 구비하는 하측 인터포저 기판을 제공하는 단계,
    하측 인터포저 기판 상방에 다이를 부착하는 단계,
    다이와 하측 인터포저 기판 상방에 적층 봉입체를 적용하되, 하측 노출형 전도체들이 적층 봉입체 부근에 부분적으로 노출되게 하는 단계, 및
    상측 노출형 전도체들을 구비하는 상측 인터포저 기판을 적층 봉입체 상방에 부착하고 상측 노출형 전도체들이 부분적으로 노출되게 하는 단계를
    포함하는 것을 특징으로 하는 집적회로 패키지 시스템 제조 방법.
  2. 제1항에 있어서,
    하측 인터포저 기판을 제공하는 단계는, 적층 봉입체 근방에 실질적으로 노출된 하측 노출형 전도체들을 제공하는 하측 인터포저 기판을 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 패키지 시스템 제조 방법.
  3. 제1항에 있어서,
    하측 인터포저 기판과 상측 인터포저 기판에 인터포저 커넥터를 접속시키는 단계를 또한 포함하는 것을 특징으로 하는 집적회로 패키지 시스템 제조 방법.
  4. 제1항에 있어서,
    하측 인터포저 기판 상방에 제2 다이를 부착하는 단계를 또한 포함하는 것을 특징으로 하는 집적회로 패키지 시스템 제조 방법.
  5. 제1항에 있어서,
    상측 인터포저 기판의 상측 노출형 전도체들 상방에 패키지 커넥터들을 형성하는 단계를 또한 포함하는 것을 특징으로 하는 집적회로 패키지 시스템 제조 방법.
  6. 하측 노출형 전도체들을 구비하는 하측 인터포저 기판과,
    하측 인터포저 기판 상방의 다이와,
    다이와 하측 인터포저 기판 상방의 적층 봉입체를 포함하되, 하측 노출형 전도체들은 적층 봉입체 부근에 부분적으로 노출되어 있고,
    상측 노출형 전도체들을 구비하는 상측 인터포저 기판을 또한 포함하되, 상측 인터포저 기판은 적층 봉입체 상방에 부착되고 상측 노출형 전도체들은 부분적으로 노출되어 있는 것을 특징으로 하는 집적회로 패키지 시스템.
  7. 제6항에 있어서,
    하측 인터포저 기판은 적층 봉입체 근방에 실질적으로 노출된 하측 노출형 전도체들을 제공하도록 형성된 것을 특징으로 하는 집적회로 패키지 시스템.
  8. 제6항에 있어서,
    하측 인터포저 기판과 상측 인터포저 기판에 접속된 인터포저 커넥터를 또한 포함하는 것을 특징으로 하는 집적회로 패키지 시스템.
  9. 제6항에 있어서,
    하측 인터포저 기판 상방에 부착된 제2 다이를 또한 포함하는 것을 특징으로 하는 집적회로 패키지 시스템.
  10. 제6항에 있어서,
    상측 인터포저 기판의 상측 노출형 전도체들의 상방에 패키지 커넥터들을 또한 포함하는 것을 특징으로 하는 집적회로 패키지 시스템.
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