KR20090020566A

KR20090020566A - 바이어스 발생기

Info

Publication number: KR20090020566A
Application number: KR1020087027316A
Authority: KR
Inventors: 알베르토 치칼리니
Original assignee: 퀄컴 인코포레이티드
Priority date: 2006-04-07
Filing date: 2007-04-05
Publication date: 2009-02-26
Also published as: WO2007118171A1; US7656144B2; JP2012151857A; CN101416136B; TW200746617A; CN101416136A; EP2013678A1; JP2009533904A; KR101092265B1; US20070236202A1; EP2013678B1

Abstract

바이어스 발생기는 제 1 트랜지스터의 제어 포트에 그리고 제 2 트랜지스터의 입력 포트에 접속된 제어 포트를 갖는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하며, 여기서 제 2 트랜지스터를 통한 제 2 전류는 제 1 트랜지스터를 통한 제 1 전류보다 더 크다. 바이어스 발생기를 통한 전류는 유사한 사이즈를 갖는 트랜지스터들을 통해 상이한 전류를 제공함으로써 최소로 된다.

바이어스 발생기, 트랜지스터, 제어 포트, 전류 소스, 트랜지스터 사이즈

Description

바이어스 발생기{BIAS GENERATOR}

배경기술

기술분야

본 발명은 일반적으로 바이어스 발생기 회로에 관한 것으로, 더 상세하게는 환경 및 제조 변화에 최소한의 내성을 갖는 바이어스 발생기에 관한 것이다.

배경기술

바이어스 발생기는 트랜지스터와 같은 디바이스에 바이어스 전압을 제공하여, 디바이스가 디바이스 동작 특성의 바람직한 영역에서 동작하게 한다. 많은 애플리케이션에서, 바이어스 발생기 및 로드 디바이스 (load device) 에 이용된 트랜지스터의 상대 사이즈의 선택은 온도 및 제조로 인한 변경에 대해 허용가능한 영역 내에서 동작 특성을 유지하는 것이 중요하다. 예를 들어, 바이어스 발생기는 종종 동작 특성의 작은 변화가 잡음을 증가시키고 비선형 입력을 발생시켜 관계식을 출력하는 저잡음 증폭기 (LNA; low noise amplifier) 의 입력에서 전압을 설정하는데 이용된다. 바이어스 발생기를 구현하는데 이용된 디바이스가 온도 및 제조 프로세스 변경에 민감하기 때문에, 종래의 바이어싱 방식은 온도 및 프로세스 변동의 효과를 최소화하도록 시도한다. 바이어스된 디바이스 (biased device) 의 성능을 최대화하는 시도에서, 종래 바이어스 발생기는 바이어스된 디바이스에 의해 이용된 전류에 관해 상당량의 전류를 소비한다. 바이어스 발생기의 성능 은 바이어스 발생기의 디바이스와 바이어스된 디바이스가 미스매칭하는 경우에 통상적으로 나빠진다. 디바이스들 간의 미스매치는 동일하게 설계된 디바이스의 물리 특성에서 시간과 무관한 랜덤 변경을 야기한다. 미스매치된 디바이스들 사이에서 상이할 수도 있는 통상적인 특성은 디바이스 치수, 임계 전압, 및 이동성을 포함한다. 바이어스 발생기의 성능은 바이어스된 디바이스와 유사한 바이어싱 디바이스를 선택함으로써 향상된다. 불행하게도, 종래 바이어싱 방식은 통상적으로 바이어스 발생기의 디바이스와 바이어스된 디바이스 사이에서 전류 이끔 및 상대 디바이스 사이즈 사이에서 중요한 트레이드오프를 필요로 한다.

따라서, 최소한의 전류 소비 및 최대한의 성능을 갖는 바이어스 발생기가 요구된다.

개요

대표적인 실시형태에 따르면, 바이어스 발생기는 제 1 트랜지스터의 제어 포트에 그리고 제 2 트랜지스터의 입력 포트에 접속된 제어 포트를 갖는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하며, 여기서 제 2 트랜지스터를 통한 제 2 전류가 제 1 트랜지스터를 통한 제 1 전류보다 더 크다. 바이어스 발생기를 통한 전류는 유사한 사이즈를 갖는 트랜지스터를 통해 상이한 전류를 제공함으로써 최소로 된다.

도면의 간단한 설명

도 1 은 본 발명의 대표적인 실시형태에 따른 바이어스된 디바이스에 접속된 바이어스 발생기의 블록도이다.

도 2 는 전류 소스 및 트랜지스터가 전계 효과 트랜지스터 (FET) 인 대표적인 바이어스 발생기의 개략도이다.

도 3 은 종래의 바이어스 발생기의 개략도이다.

상세한 설명

대표적인 실시형태에서, 바이어스 발생기를 통한 전류는 유사한 사이즈를 갖는 트랜지스터를 통해 상이한 전류를 제공함으로써 최소로 된다. 상이한 사이즈의 디바이스를 통해 동일한 전류가 강요되는 종래 바이어스 발생기와 비교하여, 대표적인 바이어스 발생기의 전체 전류 소비는 보다 적다. 단어 "대표적인"은 여기서 "실시예, 예, 또는 실례의 역할을 하는"을 의미하는데 이용된다. 여기서 "대표적인"으로 설명한 임의의 실시형태는 반드시 다른 실시형태에 비해 바람직하거나 유리한 것으로 해석되는 것은 아니다.

도 1 은 본 발명의 대표적인 실시형태에 따른 바이어스된 디바이스 (102) 에 접속된 바이어스 발생기 (100) 의 블록도이다. 바이어스 발생기 (100) 의 다양한 기능 블록은 디스크리트 디바이스, 집적 회로 및/또는 논리 회로의 임의의 조합을 이용하여 구현될 수도 있다. 기능 블록 중 2 개 이상은 단일 디바이스에서 집적될 수도 있고 임의의 단일 디바이스에서 수행되는 것으로 설명된 기능은 어떤 환경에서 수개의 디바이스 상에서 구현될 수도 있다.

바이어스 발생기 (100) 는 바이어스 전압 (V_bias; 130) 을 바이어스된 디바이스 (102) 에 제공하는 적어도 2 개의 트랜지스터 (104, 106) 를 포함한다. 트 랜지스터 (104, 106) 의 각각은 입력 포트 (108, 114), 출력 포트 (110, 116), 및 제어 포트 (112, 118) 를 가지며, 여기서 제어 포트 (112, 118) 에서의 전압은 입력 포트 (108, 114) 에서 출력 포트 (110, 116) 까지의 트랜지스터 (104, 106) 를 통한 전류 흐름을 결정한다. 트랜지스터가 전계 효과 트랜지스터 (FET) 인 곳에서, 입력 포트 (108, 114), 출력 포트 (110, 116) 및 제어 포트 (112, 118) 는 각각 FET 의 드레인, 소스 및 게이트이다. 트랜지스터가 BJT (bipolar junction transistor) 인 곳에서, 입력 포트 (108, 114), 출력 포트 (110, 116) 및 제어 포트 (112, 118) 는 각각 BJT 의 콜렉터 (collector), 에미터 (emitter) 및 베이스 (base) 이다. 당업자는 다수의 3 개 단말기 디바이스 중 임의의 것을 이용하여 바이어스 발생기를 구현하기 위해, 여기의 교시를 알려진 기술에 손쉽게 적용한다.

대표적인 실시형태에서, 제 1 트랜지스터 (104) 의 제 1 제어 포트 (112) 는 제 2 트랜지스터 (106) 의 제 2 제어 포트 (118) 에 접속된다. 2 개의 제어 포트 (112, 118) 에 형성된 공통 노드는 바이어스 전압 (V_bias; 120) 을 제공하도록 바이어스된 디바이스 (102) 에 접속가능하다. 제 1 트랜지스터 (104) 의 제 1 출력 포트 (110) 는 기준 부하 (R; 118) 를 통해 접지에 접속된다. 제 1 전류 소스 (120) 는 전압 (VDD; 128) 으로 전원으로부터 제 1 트랜지스터 (104) 로 제 1 전류 (I₁; 124) 를 공급한다. 제 1 전류 (I₁; 124) 는 입력 포트로부터 트랜지스터를 통해 출력 포트로 그리고 기준 부하 (118) 를 통해 흐른다. 제 2 전류 소스는 제 2 전류 (I₂) 를 제 2 트랜지스터 (106) 에 공급한다. 다른 디바이스가 전류 소스 (120, 122) 를 구현하기 위해 임의의 환경에서 이용될 수 있더라도, 제 1 전류 소스 (120) 및 제 2 전류 소스 (122) 는 대표적인 실시형태에서 전계 효과 트랜지스터 (FET) 이다.

온도 및 제조 변경에 대한 바이어스 전압의 변경을 최소로 하면서 총 전류 소비를 최소화하기 위해, 제 2 전류 소스 (122) 는 제 1 전류 (I₁) 보다 큰 제 2 전류 (I₂) 를 제공하고 제 1 트랜지스터 (104) 와 제 2 트랜지스터 (106) 사이의 사이즈의 차이를 최소로 한다. 대표적인 실시형태에서, 제 1 트랜지스터 (104) 및 제 2 트랜지스터 (106) 가 동일한 사이즈를 갖도록 선택된다. 후술할 바와 같이, 성능을 최대화하면서 바이어스 발생기 (100) 를 통한 총 전류를 최소로 한다.

도 2 는 전류 소스 (120, 122) 및 트랜지스터 (104, 106) 가 전계 효과 트랜지스터 (FET) 인 대표적인 바이어스 발생기 (100) 의 개략도이다. 상기에서 설명한 바와 같이, 바이어스 발생기 (100) 는 BJT 또는 다른 3 개의 단자 디바이스를 이용하여 구현될 수도 있다.

전계 효과 트랜지스터 (FET) 는 통상적으로 기판에 채널을 생성하는 다수의 도핑 기술 중 임의의 기술을 이용하여 제작된다. 채널은 종종 "핑거"로 지칭되는 하나 이상의 엘리먼트로 형성될 수도 있다. FET 의 동작 특성은 핑거의 애스팩트비 및 핑거의 수에 따르며, 여기서 애스팩트비는 핑거의 길이 (L_f) 에 대한 폭 (W_f) 의 비율이다. FET 의 사이즈 (M) 는 핑거의 수 (N_f) 곱하기 각 핑거의 애스팩트비 (W_f/L_f) 이다. 따라서, 제 1 트랜지스터와 제 2 트랜지스터의 사이즈는 다음과 같이 표현될 수 있다.

여기서 M₁ 은 제 1 트랜지스터의 사이즈, M₂ 는 제 2 트랜지스터의 사이즈, W_f 는 각 핑거의 폭, L_f 는 각 핑거의 길이, 및 N_f 는 핑거의 총수이다.

대표적인 실시형태에서, 제 1 전류 소스 (120) 는 게이트가 소스에 접속된 제 3 FET (202) 를 포함하고, 제 2 전류 소스 (122) 는 제 4 FET (204) 를 포함한다. 제 1 전류 (I₁; 124) 및 제 2 전류 (I₂; 126) 는, 적어도 부분적으로 제 3 FET (202) 및 제 4 FET (204) 의 사이즈 (M₃, M₄) 에 의해 결정된다. 대표적인 실시형태에서, 제 2 전류 (I₂; 126) 가 제 1 전류 (I₁; 124) 의 약 A 배가 되기 위해, 제 4 FET 의 사이즈 (M₄) 는 제 3 FET (202) 의 사이즈 (M₃) 의 대략 A 배가 되도록 선택된다. 따라서, 대표적인 실시형태의 경우, 다음의 관계식이 적용된다.

여기서 R 은 기준 부하 (118) 의 저항, μ_n 은 FET 의 이동성, C_ox 는 FET 의 면적당 커패시턴스, 및 N_f 는 제 2 트랜지스터 (106) 의 핑거수이다. 따라서, 전류는 A, M₃ 에 대한 M₄ 의 비율에 비례한다.

도 3 은 종래 바이어스 발생기 (300) 의 개략도이다. 종래의 바이어스 발생기 (300) 는 4 개의 FET (302, 304, 306, 308) 를 포함하고, 여기서 제 1 FET (302) 및 제 2 FET (304) 의 게이트는 서로 접속하고, 바이어스된 디바이스 (102) 에 접속된다. 온도 및 제조 변경에 대해 일정 바이어스를 유지하기 위해, 종래 바이어스 발생기 (300) 는 유사한 채널 애스팩트비를 가지지만 상당히 상이한 사이즈를 갖는 트랜지스터를 이용한다. 제 3 트랜지스터 (110) 및 제 4 트랜지스터 (112) 는 제 3 트랜지스터 (110) 의 사이즈 (M₃) 가 제 4 트랜지스터 (112) 의 사이 즈 (M₄) 와 동일하도록 선택되어, 트랜지스터 쌍 (102, 104) 을 통한 동일한 전류 (I₁ = I₂) 를 강제한다. 일정 바이어스를 유지하기 위해, 제 1 트랜지스터 (102) 와 제 2 트랜지스터 (104) 는 제 1 트랜지스터의 사이즈가 제 2 트랜지스터의 사이즈보다 수배 크도록 선택된다. 또한, 최적의 성능을 유지하는 것은 제 2 트랜지스터가 바이어스된 디바이스 (101) 에 매칭되는 것을 필요로 한다. 제 2 FET (304) 는 B 의 인자만큼 제 1 FET (302) 보다 더 크다 (M₁ = B*M₂). 제 3 FET 와 제 4 FET 는 동일한 사이즈 (M₄ = M₃) 를 가지고 제 1 FET (302) 를 통한 제 1 전류 (I₁; 310) 는 제 2 FET (304) 를 통한 제 2 전류 (I₂; 312) 와 동일하다. 통상적으로, 트랜지스터는 다음의 관계식이 적용되도록 선택된다.

대표적인 바이어스 발생기 (100) 와 종래 바이어스 발생기 (300) 를 비교하면, 대표적인 바이어스 발생기 (100) 의 총전류는 동일한 바이어스된 디바이스를 바이어싱하기 위한 종래 바이어스 발생기 (300) 의 총전류보다 작다는 것을 알 수 있다. 전류 절감은 다음의 실시예에서 값을 적용하는 경우에 쉽게 관찰된다.

예를 들어, 바이어스된 디바이스 (102) 는 10 mA 와 동일한 바이어스된 디바이스 (102) 를 통한 바이어스 전류 (I_biased) 를 발생시키는 500 ㎛ 와 동일한 채널 폭 (W_biased) 을 가진다. 비교를 위해, 크기조정 인자 A 및 B 는 모두 4 와 동일하다. 종래 바이어스 발생기 (300) 와 대표적인 바이어스 발생기 (100) 모두에서, 사이즈 (M2_Conv)(M2_EX) 는 바이어스된 디바이스 (102) 보다 10 배 더 작으므로, 제 2 트랜지스터 (304, 106) 의 채널 폭 (WM2_Conv)(WM2_Ex) 는 바이어스된 디바이스 폭보다 10 배 더 작은 것으로 선택된다. 따라서, WM2_Conv = WM2_Ex = 500㎛/10 = 50㎛ 이다. 제 2 트랜지스터 (106, 304) 를 통한 전류 (I₂) 는 10 mA/10 = 1 mA 와 동일하다. 종래 바이어스 발생기 (300) 에서 제 1 트랜지스터 (302) 를 통한 전류가 제 2 트랜지스터 (304) 를 통한 전류와 동일하기 때문에, 제 1 트랜지스 터 (302) 를 통한 전류는 1 mA 와 동일하고 바이어스 발생기 (300) 를 통한 총전류는 2mA 와 동일하다. 그러나, 제 1 트랜지스터 (304) 의 사이즈 (M1_Conv) 는 12.5 ㎛ 와 동일한 채널 폭 (W_M2Conv) 을 발생시키는 제 2 트랜지스터 (304) 의 사이즈 (M2_Conv) 보다 4 배 더 작다. 그러나, 상기 도 2 를 참조하여 논의한 대표적인 바이어스 발생기 (100) 에서, 제 1 트랜지스터 (104) 의 사이즈 (M₁) 는 제 2 트랜지스터 (106) 의 사이즈 (M₂) 와 동일하다. 따라서, 제 1 트랜지스터 (104) 의 채널 폭 (W_M1EX) 은 50 ㎛ 와 동일하다. 대표적인 실시형태에서 제 1 트랜지스터 (104) 를 통한 전류 (I_1EX) 는 제 3 트랜지스터 (120) 에 의해 적어도 부분적으로 결정된다. M₄ = A*M₃ 이므로, 제 1 트랜지스터 (102) 를 통한 전류 (I_1EX) 는 전류 실시예에서 4 와 동일한 크기조정 인자 (A) 에 의해 나누어진 제 2 트랜지스터 (106) 를 통한 전류 (I₂) 와 동일하다. 따라서, 제 1 트랜지스터 (104) 를 통한 전류 (I_1EX) 는 1 mA/4 = 250 ㎂ 와 동일하다. 따라서, 실시예에 대한 대표적인 바이어스 발생기 (100) 를 통한 총전류는 바이어스된 디바이스 (102) 를 통한 전류의 약 12.5 % 인 1 mA + 0.25 mA = 1.25 mA 와 동일하다. 비교하면, 종래 바이어스 발생기 (300) 를 통한 총전류는 바이어스된 디바이스 (102) 를 통한 전류의 20% 이다. 대표적인 바이어스 발생기 (100) 를 통한 감소된 전류를 가지는 것에 더해, 제 1 트랜지스터 (104) 는 종래 바이어스 발생기 (300) 의 대응하 는 제 1 트랜지스터 (302) 보다 4 배 더 크다. 그 결과, 바이어스된 디바이스 (102) 와 바이어싱 디바이스 (104, 106) 사이의 매치가 향상되어 성능이 우수해진다. 또한, 종래 바이어싱 기술은 사이즈 X 를 가진 바이어스된 디바이스 (102), 사이즈 X/10 를 가진 제 2 트랜지스터 및 사이즈 X/40 를 가진 제 1 트랜지스터 (302) 를 포함하는 적어도 3 개의 트랜지스터들 사이의 매칭을 필요로 한다. 그러나, 대표적인 바이어스 발생기 (100) 에서, 제 1 트랜지스터 (104) 와 제 2 트랜지스터 (106) 모두 X/10 의 동일한 사이즈를 가지기 때문에, 오직 하나의 트랜지스터 사이즈만이 사이즈 X 를 가진 바이어스된 디바이스 (102) 에 매칭되어야 한다.

개시된 실시형태의 이전 설명은 당업자가 본 발명을 제조 또는 이용할 수 있도록 제공된다. 이들 실시형태에 대한 다양한 변경이 당업자에게 매우 명백하고, 여기에 정의된 일반 원리는 본 발명의 사상 또는 범주를 벗어나지 않고 다른 실시형태에 적용될 수도 있다. 따라서, 본 발명은 여기에 나타낸 실시형태에 한정하려는 의도는 아니며, 여기에 개시된 원리 및 신규한 특성에 일관된 최광범위에 따른다.

Claims

제 1 입력 포트, 제 1 출력 포트 및 제 1 제어 포트를 갖는 제 1 트랜지스터로서, 상기 제 1 제어 포트에서의 전압은 상기 제 1 입력 포트에서 상기 제 1 출력 포트까지의 상기 제 1 트랜지스터를 통과하는 제 1 전류를 결정하는, 상기 제 1 트랜지스터;

상기 제 1 출력 포트로부터 공통 전위에 접속된 기준 부하;

제 2 입력 포트 및 제 2 출력 포트를 가지고, 상기 제 1 제어 포트 및 상기 제 2 입력 포트에 접속된 제 2 제어 포트를 가지는 제 2 트랜지스터로서, 상기 제 1 제어 포트에서의 전압은 상기 제 2 입력 포트에서 상기 제 2 출력 포트까지의 상기 제 2 트랜지스터를 통과하는 제 2 전류를 결정하고, 상기 제어 포트들은 바이어스된 디바이스 (biased device) 에 접속가능한, 상기 제 2 트랜지스터;

상기 제 1 전류를 제공하는 제 1 전류 소스; 및

상기 제 1 전류보다 더 큰 상기 제 2 전류를 제공하는 제 2 전류 소스를 포함하는, 바이어스 발생기.
제 1 항에 있어서,

상기 제 1 트랜지스터의 사이즈는 상기 제 2 트랜지스터의 사이즈와 동일한, 바이어스 발생기.
제 2 항에 있어서,

상기 제 1 전류 소스는 제 3 입력 포트, 제 3 출력 포트 및 상기 제 3 출력 포트에 접속된 제 3 제어 포트를 갖는 제 3 트랜지스터를 포함하고,

상기 제 2 전류 소스는 제 4 입력 포트, 제 4 출력 포트 및 상기 제 3 제어 포트에 접속된 제 4 제어 포트를 갖는 제 4 트랜지스터를 포함하는, 바이어스 발생기.
제 3 항에 있어서,

상기 제 4 트랜지스터의 사이즈는 상기 제 3 트랜지스터의 사이즈보다 더 큰, 바이어스 발생기.
제 4 항에 있어서,

상기 제 4 트랜지스터의 사이즈는 상기 제 3 트랜지스터의 사이즈의 적어도 2 배인, 바이어스 발생기.
제 5 항에 있어서,

상기 제 4 트랜지스터의 사이즈는 상기 제 3 트랜지스터의 사이즈의 적어도 4 배인, 바이어스 발생기.
제 4 항에 있어서,

상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터는 전계 효과 트랜지스터 (FET) 이고,

상기 입력 포트들은 드레인이고, 상기 출력 포트들은 소스이며, 상기 제어 포트들은 게이트인, 바이어스 발생기.
제 1 항에 있어서,

상기 제 2 전류는 상기 제 1 전류의 적어도 2 배인, 바이어스 발생기.
제 8 항에 있어서,

상기 제 2 전류는 상기 제 1 전류보다 적어도 4 배 더 큰, 바이어스 발생기.
제 1 드레인, 제 1 소스, 및 제 1 게이트를 갖는 제 1 전계 효과 트랜지스터 (FET) 로서, 상기 제 1 게이트에서의 전압은 상기 제 1 드레인에서 상기 제 1 소스까지의 상기 제 1 FET 를 통과하는 제 1 전류를 결정하는, 상기 제 1 FET;

상기 제 1 소스로부터 공통 전위에 접속된 기준 부하;

제 2 드레인 및 제 2 소스를 가지고, 상기 제 1 게이트 및 상기 제 2 드레인에 접속된 제 2 게이트를 갖는 제 2 FET 로서, 상기 제 1 게이트에서의 전압은 상기 제 2 드레인에서 상기 제 2 소스까지의 상기 제 2 FET 를 통과하는 제 2 전류를 결정하고, 상기 게이트들은 상기 제 2 FET 의 제 2 FET 채널 애스팩트비와 동일한 디바이스 채널 애스팩트비를 가지는 바이어스된 디바이스 (biased device) 에 접속 가능한, 상기 제 2 FET;

상기 제 1 전류를 제공하는 제 3 FET; 및

상기 제 1 전류보다 더 큰 상기 제 2 전류를 제공하는 제 4 FET 를 포함하는, 바이어스 발생기.
제 10 항에 있어서,

상기 제 2 전류는 상기 제 1 전류의 적어도 2 배인, 바이어스 발생기.
제 11 항에 있어서,

상기 제 2 전류는 상기 제 1 전류의 적어도 4 배인, 바이어스 발생기.
제 10 항에 있어서,

상기 제 4 FET 의 사이즈는 상기 제 3 FET 의 사이즈의 적어도 2 배인, 바이어스 발생기.
제 11 항에 있어서,

상기 제 4 FET 의 사이즈는 상기 제 3 FET 의 사이즈의 적어도 4 배인, 바이어스 발생기.
제 1 입력 포트, 제 1 출력 포트 및 제 1 제어 포트를 갖고, 바이어스된 디 바이스 (biased device) 를 바이어싱하는 제 1 바이어싱 수단으로서, 상기 제 1 제어 포트에서의 전압은 상기 제 1 입력 포트에서 상기 제 1 출력 포트까지의 제 1 트랜지스터를 통과하는 제 1 전류를 결정하는, 상기 제 1 바이어싱 수단;

상기 제 1 출력 포트로부터 공통 전위에 접속되고, 상기 제 1 바이어싱 수단에 기준 부하를 가하는 기준 부하 수단;

제 2 입력 포트 및 제 2 출력 포트를 갖고, 상기 제 1 제어 포트 및 상기 제 2 입력 포트에 접속된 제 2 제어 포트를 가지며, 상기 바이어스된 디바이스를 바이어싱하는 제 2 바이어싱 수단으로서, 상기 제 1 제어 포트에서의 전압은 상기 제 2 입력 포트에서 상기 제 2 출력 포트까지의 제 2 트랜지스터를 통과하는 제 2 전류를 결정하고, 상기 제어 포트들은 상기 바이어스된 디바이스에 접속가능한, 상기 제 2 바이어싱 수단;

상기 제 1 전류를 제공하는 제 1 전류 소스 수단; 및

상기 제 1 전류보다 더 큰 상기 제 2 전류를 제공하는 제 2 전류 소스 수단을 포함하는, 바이어스 발생기.
제 15 항에 있어서,

상기 제 1 바이어싱 수단의 사이즈는 상기 제 2 바이어싱 수단의 사이즈와 동일한, 바이어스 발생기.
제 16 항에 있어서,

상기 제 1 전류 소스 수단은, 제 3 입력 포트, 제 3 출력 포트 및 상기 제 3 출력 포트에 접속된 제 3 제어 포트를 갖고, 상기 바이어스된 디바이스를 바이어싱하는 제 3 바이어싱 수단을 포함하고,

상기 제 2 전류 소스 수단은, 제 4 입력 포트, 제 4 출력 포트 및 상기 제 3 제어 포트에 접속된 제 4 제어 포트를 갖고, 상기 바이어스된 디바이스를 바이어싱하는 제 4 바이어싱 수단을 포함하는, 바이어스 발생기.
제 17 항에 있어서,

상기 제 4 바이어싱 수단의 사이즈는 상기 제 3 바이어싱 수단의 사이즈보다 더 큰, 바이어스 발생기.