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KR20050093516A - 전류 레퍼런스 회로 - Google Patents

전류 레퍼런스 회로 Download PDF

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KR20050093516A
KR20050093516A KR1020040018990A KR20040018990A KR20050093516A KR 20050093516 A KR20050093516 A KR 20050093516A KR 1020040018990 A KR1020040018990 A KR 1020040018990A KR 20040018990 A KR20040018990 A KR 20040018990A KR 20050093516 A KR20050093516 A KR 20050093516A
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이준호
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Abstract

본 발명은 전류 레퍼런스(Current Reference) 회로에 관한 것으로, 온도에 따라 부(-)의 온도계수를 갖는 제 1 전류원 발생수단과, 온도에 따라 정(+)의 온도계수를 갖는 전류원을 발생시키는 제 2 전류원 발생 수단을 포함한다.
상기 제 1 전류원 발생수단은 전류미러 구조를 갖는 모스 트랜지스터와 온도에 따라 부(-)의 전류계수를 갖는 저항으로 구성되는 것이 바람직하다.
상기 제 2 전류원 발생수단은 전류미러 구조를 갖는 모스 트랜지스터와 온도에 따라 정(+)의 전류계수를 갖는 저항으로 구성되는 것이 바람직하다.
상기와 같이, 본 발명의 전류 레퍼런스 회로는 바이폴라 트랜지스터(BJT)를 사용하지 않고 시모스(CMOS) 공정만을 사용함으로써 공급전압과 온도와 무관하게 일정한 전류가 생성된다.
이와 같이, 본 발명의 전류 레퍼런스 회로는 시모스만으로 구성되므로 종래의 시모스 밴드 갭 레퍼런스 회로에 비해 전력소모와 칩 면적을 줄 일수 있다.

Description

전류 레퍼런스 회로{Current Reference circuit}
본 발명은 전류 레퍼런스(Current Reference) 회로에 관한 것으로, 특히 바이폴라 트랜지스터를 사용하지 않고 회로를 구성하여 전원 전압이나 온도의 변동에 영향을 받지 않고 항상 일정한 전류를 발생시키는 전류 레퍼런스 회로에 관한 것이다.
상기 전류원 회로는 아날로그 집적 회로의 바이어스 회로에 사용되거나, 능동 부하로 널리 사용된다.
특히, 대부분의 아날로그 집적회로가 전류원을 바탕으로 하는 바이어스 방식을 사용하고 있으므로 공정이나 환경 등의 변화에 무관한 전류원을 사용하는 것이 매우 중요하다.
일반적으로, 전류원 회로를 구성하는 데 있어서, 주위 환경의 변화와 무관하게 항상 일정한 전류를 흐르게 할 수 있는 이상적인 전류원 회로는 구현하기가 용이하지 않다.
종래에는 CMOS 공정을 이용한 바이어스 회로 중에서 공급전압과 온도에 거의 영향을 받지 않는 특성을 가지는 대표적인 것으로 CMOS 밴드 갭 레퍼런스 회로가 있다.
도 1은 종래의 CMOS 밴드-갭 레퍼런스 회로도이다.
도 1에 도시한 바와 같이 제 1, 제 2, 제 3 PMOS 트랜지스터(P1)(P2)(P3)와, 제 1, 제 2 NMOS 트랜지스터(N1)(N2) 그리고 제 1, 제 2 저항(R1)(R2) 및 제 1, 제 2 PNP형 바이폴라 트랜지스터(PNP1)(PNP2)로 구성된다.
이를 보다 상세히 설명하면, 상기 제 1, 제 2, 제 3 PMOS 트랜지스터(P1)(P2)(P3)의 일단이 상호 공통되어 전원전압(VDD)을 제공받고, 상기 제 1, 제 2 PMOS 트랜지스터(P1)(P2)의 타단과 상기 제 1, 제 2 NMOS 트랜지스터(N1)(N2)의 일단이 직렬로 접속된다. 이때, 상기 제 1 PMOS 트랜지스터(P1)의 게이트와 제 2 PMOS 트랜지스터(P2)의 게이트는 공통 접속되고, 상기 공통 접속된 제 1, 제 2 PMOS 트랜지스터(P1)(P2)의 게이트가 상기 제 1 NMOS 트랜지스터(N1)의 일단에 접속되며, 상기 공통 접속된 제 1, 제 2 PMOS 트랜지스터(P1)(P2)의 게이트는 상기 제 3 PMOS 트랜지스터(P3)의 게이트에 접속된다.
그리고, 상기 제 1 NMOS 트랜지스터(N1)의 타단과 제 1 저항(R1)의 일단이 접속되며, 상기 제 1 저항(R1)의 타단과 상기 제 2 NMOS 트랜지스터(N2)의 타단은 제 1, 제 2 PNP형 바이폴라 트랜지스터(PNP1)(PNP2)의 에미터에 직렬 접속된다. 이때, 상기 제 1, 제 2 NMOS 트랜지스터(N1)(N2)의 게이트는 공통 접속되어 상기 제 2 NMOS 트랜지스터(N2)의 일단에 접속된다.
상기 제 3 PMOS 트랜지스터(P3)의 타단은 제 2 저항(R2)의 일단과 접속되고, 상기 제 2 저항(R2)의 타단은 제 3 PNP형 바이폴라 트랜지스터(PNP3)의 에미터의 접속된다. 그리고 상기 제 1, 제 2, 제 3 PNP형 바이폴라 트랜지스터(PNP1)(PNP2)(PNP3)의 베이스와 콜렉터는 접지전압(VGG)에 연결된다.
그러나, 상기 CMOS 밴드 갭 레퍼런스 회로는 다수개의 바이폴라 트랜지스터를 사용한다.
이에 따라, 상기 CMOS 밴드 갭 레퍼런스 회로는 정상적으로 동작시키기 위해 큰 전류를 흘려야 하므로 전력소모가 큰 단점이 있다.
또한, 상기 CMOS 밴드 갭 레퍼런스 회로는 바이폴라 트랜지스터를 사용하여 온도증가에 따른 마이너스 전류원을 만들 경우, MOS 공정상에서 바이폴라 트랜지스터의 패턴을 따로 만들어 모텔 파라메터를 추출하여야 하고, 집적화시 MOS 트랜지스터보다 칩 면적을 훨씬 많이 점유하게 되는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 그 목적은 온도의 증가에 따른 마이너스 전류계수를 갖는 바이폴라 트랜지스터를 모스 트랜지스터와 저항으로 대체시켜 전원 전압 및 온도의 변화에 항상 일정한 전류를 발생시킴으로써, 전력소모가 적고, CMOS 공정이 용이하며, 사용면적 및 비용을 절감시킨 전류 레퍼런스 회로를 제공하고 있다.
상기와 같은 목적을 이루기 위해 본 발명의 전류 레퍼런스 회로는, 온도에 따라 부(-)의 온도계수를 갖는 제 1 전류원 발생수단과, 온도에 따라 정(+)의 온도계수를 갖는 전류원을 발생시키는 제 2 전류원 발생 수단을 포함한다.
상기 제 1 전류원 발생수단은 전류미러 구조를 갖는 모스 트랜지스터와 온도에 따라 부(-)의 전류계수를 갖는 저항으로 구성되는 것이 바람직하다.
상기 제 2 전류원 발생수단은 전류미러 구조를 갖는 모스 트랜지스터와 온도에 따라 정(+)의 전류계수를 갖는 저항으로 구성되는 것이 바람직하다.
이하, 본 발명의 일실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
도 2는 본 발명에 따른 전류 레퍼런스 회로도이다.
도 2를 참조하면, 본 발명의 전류 레퍼런스 회로는, 온도에 따라 부(-)의 온도계수를 갖는 제 1 전류원 발생수단과, 온도에 따라 정(+)의 온도계수를 갖는 전류원을 발생시키는 제 2 전류원 발생 수단을 포함한다.
상기 제 1 전류원 발생수단은 바람직하게는, 전류미러 구조를 갖는 모스 트랜지스터와 온도에 따라 부(-)의 전류계수를 갖는 저항으로 구성된다.
상기 제 2 전류원 발생수단은 바람직하게는, 전류미러 구조를 갖는 모스 트랜지스터와 온도에 따라 정(+)의 전류계수를 갖는 저항으로 구성된다.
상기 제 2 전류원 발생수단은, 그 소스가 전원전압(VDD)과 각각 접속된 제 3 모스 트랜지스터(M3)와 제 4 모스 트랜지스터(M4)를 구비하고, 상기 제 4 모스 트랜지스터(M4)의 게이트는 그 드레인 및 상기 제 3 모스 트랜지스터(M3)의 게이트와 공통 접속되며, 상기 전원전압(VDD)과 상기 제 3 모스 트랜지스터(M3) 사이에 저항(R1)을 구비하고,
상기 제 1 전류원 발생수단은 그 소스가 접지전압(Vss)과 각각 접속된 제 1 모스 트랜지스터(M1)와 제 2 모스 트랜지스터(M2)를 구비하고, 상기 제 1 모스 트랜지스터(M1)의 게이트는 제 2 모스 트랜지스터(M2)의 소스와 접속되며, 상기 제 1 모스 트랜지스터(M1)의 드레인은 제 2 모스 트랜지스터(M2)의 게이트 및 상기 제 3 모스 트랜지스터(M3)의 드레인과 공통 접속되고, 상기 제 2 모스 트랜지스터(M2)의 드레인은 상기 제 4 모스 트랜지스터(M4)의 드레인과 접속된다.
상기 모든 트랜지스터는 포화영역에서 동작한다고 가정한다.
다음으로, 상기 제 1 전류원 발생수단(10)과 상기 제 2 전류원 발생수단(20)의 각각에 대해 온도가 증가함에 따라 I1, I2의 온도계수가 부(-) 또는 정(+)인지를 알아본다.
상기 제 1 전류원 발생수단(10)은 종래에는 온도의 증가에 따라 부의 온도계수를 갖는 바이폴라 트랜지스터(BJT)로 구성하였지만, 본 발명에서는 CMOS와 저항을 이용하여 부의 온도계수를 갖도록 회로를 구성한다.
상기 도 2에서, I1 = I2 라고 가정하면 M1, M2, R1 의 전류원에 의해 I2는 I1에 의해 정해진다. 상기 I1(=I2)은 다음 수식(1)과 같다.
상기 식(1)에서 VTH1은 M1의 문턱전압을 나타내고, μn은 전자의 이동도이며, Cox는 산화용량이다. 또한, 상기 식(1)에서 W는 채널폭을 나타내고, L은 채널길이를 나타낸다. 상기 수식에서 M1의 채널 길이 변조(channel length modulation)현상은 무시한다.
I1에 비해 (W/L)1 값을 상대적으로 크게 하면, I1, I2는 다음 식(2)와 같다.
상기 문턱전압 VTH1은 부(-)의 온도계수를 가지고, 저항 R1은 정(+)의 온도계수를 가진다. 이에 따라, 본 발명에서는 온도가 증가함에 따라 I1, I2는 부의 온도계수를 가진다.
한편, 상기 제 2 전류원 발생수단(20)은 정(+)의 온도계수를 갖도록 회로를 구성한다.
여기서, (W/L)4<(W/L)3 라고 가정하면, M3, M4, R 2로 구성된 회로에 의해 I1은 I2에 의해 결정된다. 즉, 다음 수식(4)와 같이 나타난다.
상기한 식에서, I1에 비해 (W/L)3 값을 상대적으로 크게 하면, |VGS4|와 |VGS3|는 다음 식(5)와 같다.
여기서, μp는 정공의 이동도이다.
상기 식(4),(5)로부터 I1은 다음 식(6)과 같이 구해진다.
상기 수식(6)에서, I2가 일정할 경우 온도가 증가함에 따라 저항 R2가 약간 증가하는 반면 mp 는 크게 감소하여 I1은 정(+)의 온도계수를 가진다.
따라서, 본 발명에 의한 전류 레퍼런스 회로는 공급전압과 온도의 변동에 상관없이 항상 일정한 전류를 발생시키는 것을 알 수 있다.
상기와 같이, 본 발명의 전류 레퍼런스 회로는 바이폴라 트랜지스터(BJT)를 사용하지 않고 시모스(CMOS) 공정만을 사용함으로써 공급전압과 온도와 무관하게 일정한 전류가 생성된다. 이와 같이, 본 발명의 전류 레퍼런스 회로는 시모스만으로 구성되므로 종래의 시모스 밴드 갭 레퍼런스 회로에 비해 전력소모와 칩 면적을 줄 일수 있다.
아울러, 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래의 CMOS 밴드-갭 레퍼런스 회로를 나타낸다.
도 2는 본 발명에 따른 전류 레퍼런스 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
M1 ~ M4 : 모스 트랜지스터 R1, R2 : 저항
VDD : 전원전압 VSS : 접지전압

Claims (4)

  1. 온도에 따라 부(-)의 온도계수를 갖는 제 1 전류원 발생수단과, 온도에 따라 정(+)의 온도계수를 갖는 전류원을 발생시키는 제 2 전류원 발생 수단을 포함하는 전류 레퍼런스 회로.
  2. 제 1 항에 있어서, 상기 제 1 전류원 발생수단은 전류미러 구조를 갖는 모스 트랜지스터와 온도에 따라 부(-)의 전류계수를 갖는 저항으로 구성되는 것을 특징으로 하는 전류 레퍼런스 회로.
  3. 제 1 항에 있어서, 상기 제 2 전류원 발생수단은 전류미러 구조를 갖는 모스 트랜지스터와 온도에 따라 정(+)의 전류계수를 갖는 저항으로 구성되는 것을 특징으로 하는 전류 레퍼런스 회로.
  4. 제 1항 내지 제 3항의 어느 한 항에 있어서,
    제 2 전류원 발생수단은, 그 소스가 전원전압(VDD)과 각각 접속된 제 3 모스 트랜지스터(M3)와 제 4 모스 트랜지스터(M4)를 구비하고, 상기 제 4 모스 트랜지스터(M4)의 게이트는 그 드레인 및 상기 제 3 모스 트랜지스터(M3)의 게이트와 공통 접속되며, 상기 전원전압(VDD)과 상기 제 3 모스 트랜지스터(M3) 사이에 저항(R1)을 구비하고,
    제 1 전류원 발생수단은 그 소스가 접지전압(Vss)과 각각 접속된 제 1 모스 트랜지스터(M1)와 제 2 모스 트랜지스터(M2)를 구비하고, 상기 제 1 모스 트랜지스터(M1)의 게이트는 제 2 모스 트랜지스터(M2)의 소스와 접속되며, 상기 제 1 모스 트랜지스터(M1)의 드레인은 제 2 모스 트랜지스터(M2)의 게이트 및 상기 제 3 모스 트랜지스터(M3)의 드레인과 공통 접속되고, 상기 제 2 모스 트랜지스터(M2)의 드레인은 상기 제 4 모스 트랜지스터(M4)의 드레인과 접속되는 것을 특징으로 하는 전류 레퍼런스 회로.
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