KR20080052122A - 반도체 요소, 이를 구비한 유기 발광 디스플레이 장치 및상기 반도체 요소의 제조방법 - Google Patents
반도체 요소, 이를 구비한 유기 발광 디스플레이 장치 및상기 반도체 요소의 제조방법 Download PDFInfo
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Abstract
본 발명은 유기 반도체 물질의 패터닝된 구조체를 갖는 기판을 구비하는 반도체 요소(반도체 소자) 및 반도체 요소 제조방법에 관한 것이다.
본 발명의 목적은 비용면에 있어서 효과적이면서도 패터닝된 반도체 영역들이 높은 수준의 균일도를 갖는 구조체를 실현할 수 있는 유기 반도체 물질의 패터닝된 구조체를 갖는 기판을 구비하는 반도체 요소의 제조방법을 제공한다.
본 발명에 따르면 반도체 요소 제조방법이 개시되는데, 그 제조방법은 기판(5)을 제공하는 단계, 연속적인 유기 반도체층(9)을 기판(5) 상에 형성하는 단계, 솔벤트(8)를 연속적인 유기 반도체층(9) 상에 제2영역(12)들 내에 적용함으로써 제2영역(12)들 내에 위치한 유기 반도체 물질을 용해시켜 연속적인 유기 반도체층(9)으로부터 제거하는 단계를 포함한다.
Description
도 1a는 바텀 게이트형 유기 박막 트랜지스터를 개략적으로 도시하는 단면도이다.
도 1b는 탑 게이트형 유기 박막 트랜지스터를 개략적으로 도시하는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 제조방법의 일 단계를 도시하는 것으로서, 연속적인 유기 반도체층을 구비한 복수개의 바텀 게이트형 유기 박막 트랜지스터들의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 제조방법의 일 단계를 도시하는 것으로서, 각 유기 박막 트랜지스터 주위로 유기 반도체층을 용해시키기 위하여 솔벤트를 프린팅하는 것을 개략적으로 도시하는 단면도이다.
도 4는 본 발명의 일 실시예에 따른 제조방법으로 제조된 유기 박막 트랜지스터들의 평면도로서, 각 유기 박막 트랜지스터 주위로 유기 반도체층을 용해시키기 위하여 솔벤트를 프린팅함으로써 형성된 패터닝된 유기 반도체층을 구비한 유기 박막 트랜지스터들을 개략적으로 도시하는 평면도이다.
도 5는 각 유기 박막 트랜지스터 주위로 유기 반도체층을 용해시키기 위하여 솔벤트를 프린팅함으로써 형성된 패터닝된 유기 반도체층을 구비한 복수개의 탑 게이트형 유기 박막 트랜지스터들을 개략적으로 도시하는 단면도이다.
도 6은 각 유기 박막 트랜지스터 주위로 유기 반도체층을 용해시키기 위하여 솔벤트를 프린팅함으로써 형성된 패터닝된 유기 반도체층을 구비한 복수개의 탑 게이트형 유기 박막 트랜지스터들을 개략적으로 도시하는 평면도이다.
도 7 내지 도 10은 본 발명의 일 실시예에 따른 복수개의 화소들을 구비한 디스플레이의 제조단계를 개략적으로 도시하는 평면도들로서, 각 화소는 본 발명의 일 실시예에 따른 유기 박막 트랜지스터를 구비한다.
도 11은 본 발명의 일 실시예에 따른 제조방법에 기인하여 제1영역들의 가장자리 부분들에 반도체 물질의 응집물(agglomeration)을 가지며 제2영역들은 솔벤트의 적용에 의해 완전히 제거된 반도체 요소의 단면도이다.
도 12는 본 발명의 일 실시예에 따른 제조방법에 기인하여 제1영역들의 가장자리 부분들에 반도체 물질의 응집물(agglomeration)을 가지며 제2영역들은 솔벤트의 적용에 의해 부분적으로 제거된 반도체 요소의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
2: 소스전극 2a: 드레인전극
3: 절연층 4: 게이트전극
5: 기판 6: 채널
8; 솔벤트 9: 연속적인 유기 반도체층
5: 기판 4: 게이트전극
본 발명은 패터닝된 유기 반도체층을 가진 기판을 구비한 반도체 요소(반도체 소자), 이를 구비한 유기 발광 디스플레이 장치 및 그 제조방법에 관한 것으로서, 더 상세하게는 복수개의 유기 박막 트랜지스터들을 구비한 기판, 이를 구비한 유기 발광 디스플레이 장치 및 기판 상에 복수개의 유기 박막 트랜지스터들을 제조하는 방법에 관한 것이다.
능동 구동형 유기 발광 디스플레이 장치에 있어서 각 화소에 적어도 한 개의 박막 트랜지스터가 구비된다. 제조비용을 절감하기 위하여, 유기 박막 트랜지스터를 이용하는 것이 바람직하다. 복수개의 유기 박막 트랜지스터들(OTFT; organic thin film transistor)은 통상적으로 매트릭스 형태로 배열되는데, 이때 유기 반도체층(OSC; organic semiconducting material)은 패터닝되어야만 한다. GERWIN H. GELINCK et. al "Flexible active-matrix display and shift resisters based on solution-processed organic transistors", Nature Materials 3, 106-110 (2004)에 개시된 바와 같이, 높은 점멸비와 같은 우수한 성능의 트랜지스터를 얻기 위해서는 유기 반도체층의 패터닝이 필수적이다. 패터닝은 인접한 박막 트랜지스터들 사이 및 전자 회로의 배선과의 바람직하지 않은 크로스 토크(cross talk) 효과를 방지하기 위해서도 필요하다. 패터닝되지 않은 반도체층은 전류 누설 경로를 유발할 수도 있다.
잉크젯 프린팅, 플렉소(flexo) 또는 프린팅과 같은 직접 패터닝 기술이 유기 반도체층을 패터닝하는 데 사용될 수 있다. 그러나 이는 예컨대 잉크의 건조와 같은 프린팅 프로세스 중 유기 반도체층의 프로파일이 균일하지 않게 되는 결과를 때때로 초래한다는 문제점이 있었다. 따라서 디스플레이 장치의 휘도의 균일성을 저해하는 광범위한 유기 박막 트랜지스터 편차의 결과를 얻게 된다. 다른 패터닝 방법은 식각 프로세스를 포함하는 포토리소그래피법을 사용하는 것이다. 그러나 이 프로세스는 복잡하고 고가일 뿐만 아니라 유기 반도체층을 손상시킨다는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 인접한 패터닝된 반도체 영역들 사이에서의 크로스 토크를 방지하면서도 비용면에서 효과적이고 패터닝된 반도체 영역의 균일도가 매우 높은 기판을 실현할 수 있는 패터닝된 유기 반도체층을 가진 기판을 구비하는 반도체 소자, 이를 구비한 유기 발광 디스플레이 장치 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명은 연속적인 유기 반도체층을 도포하기 위한 광역(large area) 용액 코팅 프로세스의 장점과 유기 반도체층의 패터닝을 위한 솔벤트의 잉크젯 프린팅의 장점을 결합한 새로운 접근법을 사용한다. 이 방법은 균일한 유기 반도체층 두께의 결과와 낮은 유기 박막 트랜지스터 편차의 결과를 가져온다. 더욱이 유기 반도체층 의 패터닝 프로세스에 있어서 매우 저렴한 두 단계만을 거치게 된다. 연속적인 유기 반도체층을 도포하기 위해 다양한 용액 증착법을 이용할 수 있는데 이는 균일한 필름 형성의 결과를 가져오는 것으로서 예컨대 스핀 코팅, 블레이드 코팅, 딥 캐스팅(dip casting) 등과 같은 것을 포함한다. 연속적인 유기 반도체층이 형성되면, 연속적인 유기 반도체층을 패터닝하기 위한 두 번째 단계가 실시된다. (복수개의 유기 박막 트랜지스터들 중 하나인) 단일 유기 박막 트랜지스터 주위에 솔벤트를 프린팅하여 유기 반도체층을 용해시키기 위해 잉크젯 프린팅법이 사용될 수 있다. 패터닝은 예컨대 유기 박막 트랜지스터 주위의 비 유기 반도체 영역의 "링"을 형성하여 전류 누설 경로와 바람직하지 않은 크로스 토크 효과를 방지할 수 있다. 본 발명은 바텀 게이트 유기 박막 트랜지스터뿐만 아니라 탑 게이트 유기 박막 트랜지스터에도 사용될 수 있다.
본 발명의 제1특징에 따르면, 패터닝된 유기 반도체 물질의 구조를 갖는 기판(바람직하게는 유리기판 또는 플라스틱 기판)을 구비하는 반도체 소자 제조방법이 개시되는데, 패터닝된 구조는 복수개의 제1영역들과 복수개의 제2영역들을 가지며, 각 제1영역은 제1두께와 같거나 제1두께보다 큰 두께를 갖는 유기 반도체 물질을 갖고 각 제2영역은 유기 반도체 물질을 갖지 않거나 제2두께와 같거나 제2두께보다 작은 두께를 갖는 유기 반도체 물질을 구비한다. 상기 방법은, 기판을 제공하는 단계와, 기판 상에 연속적인 유기 반도체층을 형성하는 단계와, 연속적인 유기 반도체층의 제2영역들에 솔벤트를 적용함으로써 제2영역들에 위치한 유기 반도체 물질을 용해시켜 제거하는 단계를 포함한다. 복수개의 제1영역들은 바람직하게는 상호 연결되지 않는다. 복수개의 제2영역들은 상호 연결되어 있을 수도 있고 상호 분리되어 있을 수도 있다. 본 발명에 따른 "복수개의" 유기 박막 트랜지스터들은 적어도 두 개의 유기 박막 트랜지스터들, 바람직하게는 100개 이상의 유기 박막 트랜지스터들을 의미한다. 이는 "복수개의" 제1영역 등에도 유사하게 적용될 수 있다.
바람직하게는 유기 반도체 물질은 적은 솔벤트를 국지적으로 적용함에 의해서도 완전하게 제거된다. 건조 중, 용해된 영역의 유기 반도체 물질은 잔존하는 단단한(solid) 유기 반도체 물질 방향으로 수축하여 유기 반도체 물질이 없는 영역의 결과를 가져온다.
바람직하게는 유기 반도체 물질은 솔벤트를 적용함으로써 완전히 제거된다. 바람직한 다른 실시예에 따르면, 유기 반도체 물질은 (솔벤트를 적용함에 따라) 제1영역들에서의 유기 반도체 물질의 최소 두께가 제2영역들에서의 유기 반도체 물질의 두께의 적어도 다섯 배(바람직하게는 여덟 배, 더욱 바람직하게는 열 배)이다.
바람직하게는 제2영역들 상에 솔벤트를 적용하는 것은 제2영역들 상에 솔벤트를 잉크젯 프린팅법을 이용하여 이루어진다. 바람직하게는 폴리-3-알킬티오펜(poly-3-alkylthiophene), 폴리-코-(디옥틸플루오레닐-디티오펜-일)(poly-co-(dioctylfluorenyl-dithiophen-yl)), 폴리-알킬트리아릴아민(poly-alkyltriarylamine), 디헥실섹시티오펜(dihexylsexithiophene), 성상 올리고티오펜계(starshaped oligothiophenes), 폴리(알킬테르티오펜)(poly(alkylterthiophene)), 폴리(알킬콰터티오펜 )(poly(alkylquarterthiophene)), 기능성 아센계(functionalized acenes), 기능성 펜타센계(functionalized pentacenes) 및 비스-(트리-에틸실릴레티닐)-안트라디티오펜(bis-(tri-ethylsilylethinyl)-anthradithiophene) 중 적어도 한 가지가 유기 반도체 재료로 사용된다.
바람직하게는 100℃와 180℃ 사이의 끓는점을 가진 솔벤트가 사용된다. 바람직하게는 비스-(트리-이소프로필실릴레티닐)-펜타센(Bis-(Tri-isopropylsilylethinyl)-Pentacene), 공간 규칙적인 폴리-3-헥실티오펜(regioregular Poly-3-hexylthiophene) 및 공간 규칙적인 폴리-3-데실티오펜(regioregular Poly-3-decylthiophene) 중 적어도 하나가 유기 반도체 물질로 사용되고 및/또는 엔-아세틸-6,13-에피티오이미노-6,13-디하이드로펜타센-에스-옥사이드(10 N-acetyl-6,13-epithioimino-6,13-dihydropentacene-S-oxide) 및 6,13-에피테트라클로로벤조-6,13-디하이드로펜타센(6,13-epitetrachlorbenzo-6,13-dihydropentacene) 중 하나가 펜타센 전구체로 사용된다. 바람직하게는 클로로포름(chloroform), 테트라 하이드로 퓨란(THF; tetra hydro furan), 자일렌(xylene), 헥산(hexane), 톨루엔(toluene), 시클로헥산(cyclohexane), 아니솔(anisole), 3,4디메틸아니솔(3,4dimethylanisole), 1,2디클로로벤젠(1,2dichlorobenzene), 테트랄린(tetralin), 1,2,4트리메틸벤젠(1,2,4trimethylbenzene), 1,2,3트리메틸벤젠(1,2,3trimethlbenzene), 1,3,5트리메틸벤젠(1,3,5trimethylbenzene), 메틸 15 벤조에이트(ethyl 15 benzoate), 에틸 벤조에이트(ethyl benzoate) 중 적어도 하나가 솔벤트로 사용된다.
본 발명의 바람직한 제1실시예에 따르면, 연속적인 유기 반도체층을 형성하기에 앞서 소스전극 및 드레인전극의 복수개의 쌍들이 기판 상에 형성된다. 바람직하게는 제조방법은 패터닝된 구조체 상에 절연층을 형성하는 단계와, 절연층 상에 각 쌍의 소스전극과 드레인전극 사이에 대응하도록 복수개의 게이트전극들을 형성하는 단계를 더 포함한다.
본 발명의 바람직한 제2실시예에 따르면, 복수개의 게이트전극들이 기판 상에 형성되고, 복수개의 게이트전극들 상에 절연층이 형성되며, 연속적인 유기 반도체층의 형성에 앞서 소스전극과 드레인전극의 복수개의 쌍들이 절연층 상에 형성된다.
상기와 같은 본 발명의 바람직한 실시예들에 있어서, 소스전극과 드레인전극의 인접한 쌍들 사이에 적어도 한 개의 제2영역이 형성되는데, 각 쌍의 소스전극과 드레인전극 사이에는 제2영역이 형성되지 않는다. 바람직하게는 소스전극과 드레인전극의 인접한 쌍들 사이에 두 개의 제2영역들이 형성된다. (한 개의 트랜지스터는 소스전극, 드레인전극 및 게이트전극의 한 쌍에 의해 형성되며 유기 반도체층의 채널이 소스전극과 드레인전극 사이에 형성되고 절연층이 게이트전극과 채널 사이에 배열되는데) 복수개의 트랜지스터들은 바람직하게는 상호 균일한 거리로 이격되며 바람직하게는 기판 상에 매트릭스 형태로 배열된다.
솔벤트는 바람직하게는 환상(環狀, annular) 영역을 덮도록 적용되어 환상 형상을 갖는 제2영역 또는 복수개의 제2영역들을 형성하는데, 제2영역의 유기 반도체 물질을 솔벤트가 용해시켜 제거하기 때문에 제2영역에는 유기 반도체 물질이 존 재하지 않을 수 있다. 바람직하게는 솔벤트는 각 유기 박막 트랜지스터가 제2영역에 의해 완전히 둘러싸이도록 적용된다. 제2영역들은 인접한 제2영역들로부터 분리될 수도(이격될 수도) 있고 상호 연결될 수도 있다. 제1영역들은 바람직하게는 원형 형상을 갖는다. 바람직하게는 각 트랜지스터는 인접한 유기 박막 트랜지스터를 덮는 제1영역과 연결되지 않는 한 개의 제1영역에 의해 완전히 덮인다.
다른 바람직한 실시예에서, 솔벤트는 바람직하게는 매트릭스 또는 기판의 가장자리들의 수직축 또는 수평축을 따라 연장된 라인들 형상으로 적용되며 라인들은 바람직하게는 트래지스터들의 인접한 행(row)들 또는 열(column)들 사이에 배치된다. 또는, 솔벤트는 바람직하게는 매트릭스의 수칙 라인들과 수평 라인들 모두의 형상으로 적용된다. 따라서, 제2영역들은 바람직하게는 라인 형상 또는 스트라이프 형상을 구비하며 제1영역들은 바람직하게는 유기 박막 트랜지스터의 채널들을 덮는 사각 형상을 갖는다. 연속적인 유기 반도체층은 바람직하게는 10nm와 200nm 사이의 두께로, 더욱 바람직하게는 20nm와 100nm 사이의 두께로 형성된다. 프린팅된 솔벤트의 라인 폭, 즉 제2영역들의 각 폭은 바람직하게는 10㎛와 200㎛ 사이, 더욱 바람직하게는 20㎛와 100㎛ 사이이다.
유기 반도체 물질과 솔벤트의 바람직한 조합은, 예컨대 스핀코팅법을 이용하여 연속적인 반도체층을 형성하기 위한 테트랄린에서의 비스(트리-이소프로필실릴레티닐)-펜타센(Bis-(Tri-isopropylsilylethinyl)-Pentacene) 1% 내지 10% (바람직하게는 2% 내지 6%, 더욱 바람직하게는 4%) 용액과, 연속적인 반도체층을 드롭(drop)법을 이용하여 솔벤트로 패터닝하기 위한 자일렌(xylene)이다.
본 발명의 다른 특징에 따르면, 유기 반도체 물질의 패터닝된 구조체를 갖는 기판(바람직하게는 평판 글래스 또는 플라스틱 기판)을 구비하는 반도체 요소가 개시되는데, 패터닝된 구조체는 복수개의 제1영역들과 복수개의 제2영역들을 구비하며, 각 제1영역은 제1두께와 같거나 제1두께보다 큰 두께를 갖는 유기 반도체 물질을 포함하고 각 제2영역은 유기 반도체 물질을 갖지 않거나 제2두께와 같거나 제2두께보다 작은 두께를 갖는 유기 반도체 물질을 포함하고, 적어도 한 개의 제2영역(바람직하게는 복수개의 제2영역들)은 솔벤트의 트레이스들을 포함하고 및/또는 제1영역들의 가장자리 부분들은 제1영역의 중앙 부분보다 더 두꺼우며 즉 적어도 한 개의 제1영역의 적어도 한 개의 가장자리 부분은 중앙부분보다 더 두껍고, 바람직하게는 모든 제1영역들의 가장자리 부분들은 중앙부분보다 더 두껍다.
바람직하게는 제2영역들은 어떠한 유기 반도체 물질도 갖지 않는다. 본 발명의 바람직한 다른 실시예에 따르면 제1영역들에서의 유기 반도체 물질의 최소 두께는 제2영역들에서의 유기 반도체 물질의 최대 두께보다 (바람직하게는 적어도 다섯 배 더, 더욱 바람직하게는 적어도 여덟 배 더, 더욱 바람직하게는 적어도 열 배 더) 크다. 더욱 바람직하게는 제1영역들에서의 가장자리 부분의 두께는 중앙부분의 두께보다 30%와 300% 사이(더욱 바람직하게는 50%와 150% 사이)만큼 더 크다.
바람직하게는 반도체 요소는 적어도 한 개의 유기 박막 트랜지스터, 바람직하게는 복수개의 박막 트랜지스터들을 형성한다. 탑 게이트형 유기 박막 트랜지스터의 경우 소스전극과 드레인전극의 복수개의 쌍들이 기판과 유기 반도체 물질(제1영역들) 사이에 배열되며 절연층이 (제1영역들 및 제2영역들의) 패터닝된 구조체 상에 배열되고 복수개의 게이트전극들이 각 쌍의 소스전극과 드레인전극 사이에 대응하도록 절연층 상에 배열된다.
바텀 게이트형 유기 박막 트랜지스터의 경우 복수개의 게이트전극들이 기판과 절연층 사이에 형성되고 소스전극과 드레인전극의 복수개의 쌍들이 절연층 상에 형성되며 적어도 한 개의 제2영역이 소스전극과 드레인전극의 인접한 쌍들 사이에 형성되고 각 쌍의 소스전극과 드레인전극 사이에는 제2영역이 형성되지 않는다.
바람직하게는 복수개의 유기 박막 트랜지스터들을 갖는 반도체 요소는 바람직하게는 유기 발광 디스플레이용으로 사용된다. 따라서 바람직하게는 복수개의 유기 박막 트랜지스터들은 유기 발광 다이오드에 (스위칭 트랜지스터 또는 구동 트랜지스터로서) 전기적으로 연결된다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 1a는 바텀 게이트형 유기 박막 트랜지스터의 단면도를 개략적으로 도시하는 단면도이고 도 1b는 탑 게이트형 유기 박막 트랜지스터의 단면도를 개략적으로 도시하는 단면도로서, 유기 박막 트랜지스터는 기판(5), 게이트전극(4), 절연층(3), 소스전극(2), 드레인전극(2a) 및 유기 반도체층의 채널(6)을 갖는다. 복수개의 응용예들 예컨대 디스플레이에 있어서, 복수개의 유기 박막 트랜지스터들(바텀 게이트형 도는 탑 게이트형 유기 박막 트랜지스터들)을 구비하는 기판이 필요한데, 여기서 유기 박막 트랜지스터들은 능동 구동형 디스플레이에서 구동 트랜지스터들 또는 스위칭 트랜지스터들로서 기능한다. 예컨대 능동 구동형 유기 발광 디스 플레이는 기판을 구비하는데, 이 기판은 복수개의 화소들을 구비하며, 각 화소는 적어도 한 개의 유기 박막 트랜지스터와 적어도 한 개의 유기 발광 소자를 구비하고, 각 화소는 복수개의 스캔 라인들 중 적어도 하나와 복수개의 데이터 라인들 중 적어도 하나에 전기적으로 연결된다. 휘도 균일도를 높이기 위하여, 복수개의 유기 박막 트랜지스터들의 전기적 특성들은 매우 균일해야만 한다. 더욱이 인접한 유기 박막 트랜지스터들 사이의 크로스토크는 방지되어야만 한다.
도 2는 본 발명의 일 실시예에 따른 제조방법의 일 단계를 도시하는 것으로서, 연속적인 유기 반도체층을 구비한 복수개의 바텀 게이트형 유기 박막 트랜지스터들의 단면도이다. 본 실시예에 따르면, 복수개의 유기 박막 트랜지스터들을 (비텀 게이트형 유기 박막 트랜지스터이든 탑 게이트형 유기 박막 트랜지스터이든) 비용면에 있어서 효과적으로 제조하면서도 인접한 유기 박막 트랜지스터들 사이의 크로스토크를 줄이며 복수개의 유기 박막 트랜지스터들의 전기적 특성의 균일도도 높일 수 있다.
따라서, 소스전극(2)과 드레인전극(2a)의 복수개의 쌍들이 기판(5) 상에 형성되고, 연속적인 유기 반도체층(9)이 소스전극(2)과 드레인전극(2a)의 쌍들과 기판(5)을 덮도록 형성된다. 도 2에 도시된 것과 같은 바텀 게이트형 유기 박막 트랜지스터들의 경우, 각 유기 박막 트랜지스터용으로서 소스전극(2)과 드레인전극(2a)의 형성에 앞서 게이트전극(4)이 형성되며, 또한 소스전극(2) 및 드레인 전극(2a)의 형성에 앞서 연속적인 절연층(3)이 복수개의 게이트전극(4)들을 덮도록 형성된다(탑 게이트형 유기 박막 트랜지스터의 경우에는 도 5에 도시된 것과 같이 유기 반도체층을 패터닝한 후 절연층(3) 및 복수개의 게이트전극(4)들이 형성된다).
도 3에 도시된 바와 같이, 연속적인 유기 반도체층(9)을 형성한 후, 솔벤트(8)를 연속적인 유기 반도체층(9) 상에 적용하여 유기 반도체 물질을 용해시키고 제거함으로써, 유기 반도체 물질을 갖는 복수개의 제1영역(11)들과 유기 반도체 물질을 갖지 않는 복수개의 제2영역(12)들을 형성한다. 솔벤트(8)를 이용함으로써, 반도체 물질의 패터닝된 구조체(10)를 형성한다. 솔벤트(8)는 복수개의 유기 박막 트랜지스터들 각각의 채널(6)이 제2영역(12) 또는 제2영역(12)들에 의해 둘러싸이도록 적용된다. 그러나 제1영역(11)들은 인접한 유기 박막 트랜지스터들을 연결하지 않도록 배열된다. 복수개의 유기 박막 트랜지스터들은 기판(5) 상에 매트릭스 형태로 배열된다. 제2영역(12)들은 유기 박막 트랜지스터들을 둘러싸는 환형 패턴 또는 라인 패턴을 이루도록 형성될 수 있다. 연속적인 유기 반도체층(9)은 일부가 솔벤트(8)에 의해 용해되고 제거되어 어떠한 유기 박막 트랜지스터들도 유기 반도체 물질 또는 제1영역(11)을 통해 인접한 유기 박막 트랜지스터들에 연결되지 않는다. 따라서 인접한 유기 박막 트랜지스터들 사이의 크로스 토크를 방지할 수 있다. 이러한 본 실시예에 따른 제조방법은 (예컨대 유기 반도체 물질의 잉크젯 프린팅과 같은) 직접 패터닝 기술에 비해 많은 장점을 갖는데, 연속적인 유기 반도체층(9)이 두께 및 저항 등의 관점에 있어서 높은 균일성을 같기 때문에 유기 박막 트랜지스터들의 균일성이 높아지기 때문이다(잉크젯 프린팅은 프린팅 프로세스 예컨대 잉크의 건조 공정 때문에 균일하지 않은 유기 반도체층 프로파일을 유발한다).
본 발명에 따른 디스플레이의 제조를 위하여 복수개의 유기 발광 소자들이 도 3에 도시된 것과 같은 소자에 전기적으로 연결된다. 유기 발광 소자들 및 (소스전극(2), 드레인 전극(2a), 채널(6), 절연층(3) 및 게이트전극(4)을 구비하는) 유기 박막 트랜지스터들은 데이터 드라이버 및 스캔 드라이버(미도시)와 같은 구동 회로에 전기적으로 연결된 화소들을 형성한다. 당해 기술분야에서 통상의 지식을 가진 자에게 알려져 있듯이 능동 구동형 디스플레이의 한 개의 화소는 통상적으로 하나 이상의 유기 박막 트랜지스터를 필요로 한다. 따라서 본 발명에 따르면 복수개의 2개 이상의 유기 박막 트랜지스터들이 본 발명에 따라 제조될 수 있는데 각각의 유기 박막 트랜지스터는 매트릭스 패턴으로 배열되어 유기 발광 소자의 화소용 회로가 된다.
도 4에 도시된 바와 같이 두 개의 유기 박막 트랜지스터들이 상호 인접하여 배열되어 있다. 도 4는 복수개의 박막 트랜지스터들 중 오직 일부만을 도시한 것으로 두 개의 유기 박막 트랜지스터들의 인접한 쌍은 도 4에 도시되어 있지 않다. 기판 상의 유기 박막 트랜지스터들의 배열에 관계없이 (디스플레이의 구동 회로에 따라), 본 발명에 따른 각 유기 박막 트랜지스터의 채널(6)은 연속적인 유기 반도체층(9)의 일부가 솔벤트(8)에 의해 용해되고 제거됨으로써 (유기 반도체 물질을 갖지 않는) 적어도 하나의 제2영역(12)에 의해 각 채널(6)이 인접한 채널(6) 또는 인접한 채널(6)들로부터 분리되어 형성된다.
도 5 및 도 6은 연속적인 유기 반도체층(9)의 일부를 각 유기 박막 트랜지스터 주위에서 용해시키기 위하여 솔벤트(8)를 프린팅함으로써 제조된 유기 반도체층 패턴(10)을 구비하는 복수개의 탑 게이트형 유기 박막 트랜지스터들의 일부분의 단 면도 및 평면도이다.
도 7 내지 도 10은 복수개의 바텀 게이트형 유기 박막 트랜지스터들, 배선(14) 및 화소전극(13)들을 구비한 능동 구동형 하판(backplane)의 일부를 서로 상이한 공정에서 도시하는 평면도이다. 도 7은 기판 상에 소스전극(2)들 및 드레인전극(2a)들이 배치된 것을 도시한다. 다음 단계는 도 8에 도시된 것과 같다. 이 공정 중 전체 기판 영역은 연속적인 유기 반도체층(9)으로 덮인다. 도 9 및 도 10은 솔벤트 프린팅법을 이용하여, 즉 일부 영역의 유기 반도체 물질을 제거하기 위한 솔벤트를 적용하여 유기 반도체층을 구조화하는 두 가지 방법들을 도시한다. 도 9는 라인 프린팅 공정을 도시하고 있으며 도 10은 유기 박막 트랜지스터 환형 프린팅에 의한 유기 박막 트랜지스터를 나타내고 있다. 이와 같이 솔벤트를 제공하여 제1영역(11)들과 제2영역(12)들을 형성한다.
도 11 및 도 12는 본 발명의 두 실시예들에 따른 유기 반도체층의 패터닝 방법을 개략적으로 도시하는 단면도들이다. 도 11 및 도 12에는 용해된 영역 주위의 유기 반도체 물질 응집물(accumulation)이 도시되어 있다. 도 12는 유기 반도체층의 두께를 충분히 줄여 전도성을 감소시키는 것(그에 따라 크로스토크를 충분히 피할 수 있도록 하는 것)을 도시하고 있으며, 도 11은 유기 반도체층을 완전히 제거함으로써 전도성(및 크로스토크)을 최소화하는 것을 도시하고 있다.
도 11 및 도 12에 도시된 것과 같이 솔벤트를 적용한 부분의 유기 반도체 물질은 용해되어 잔존하는 단단한(solid) 유기 반도체 물질 방향으로 수축함으로써 제1영역(11)에 있어서 두께의 변화를 가져올 수도 있다. 즉, 각 제1영역(11)은 제1 두께(d1)와 같거나 제1두께(d1)보다 큰 두께의 유기 반도체 물질을 가지며 각 제2영역(12)은 유기 반도체 물질을 갖지 않거나 제2두께(d2)와 같거나 제2두께(d2)보다 작은 두께를 갖는 유기 반도체 물질을 갖는다. 이때 솔벤트를 적용한 부분의 유기 반도체 물질은 용해되어 잔존하는 단단한(solid) 유기 반도체 물질 방향으로 수축함으로써 제1영역(11)들의 가장자리 부분들은 제1영역(11)들의 중앙 부분의 두께(dc=d1)보다 더 큰 두께(de)를 갖게 된다. 이 경우 제1영역(11)들의 가장자리 부분의 두께(de)는 제1영역(11)들의 중앙 부분의 두께(dc)보다 적어도 10% 더 두껍게 될 수도 있다. 특히 반복적인 실험의 결과, 제1영역(11)들의 가장자리 부분의 두께(de)는 제1영역(11)들의 중앙 부분의 두께(dc)보다 30%와 300% 사이만큼 더 두껍게 된다는 것을 알 수 있었다.
한편, 도 12에 도시된 것과 같이 제2영역(12)에 유기 반도체 물질이 잔존한다면, 인접한 유기 박막 트랜지스터들 사이의 크로스 토크를 방지하기 위하여 제1영역(11)들에 있어서의 유기 반도체 물질의 최소 두께(d1)가 제2영역(12)들에 있어서의 유기 반도체 물질의 최대 두께(d2)의 적어도 다섯 배가 되도록 하는 것이 바람직하다.
이와 같은 유기 박막 트랜지스터는 플렉서블 특성이 좋은 바, 따라서 유기 박막 트랜지스터를 구비하는 다양한 플렉서블 평판 디스플레이 장치에 이용될 수 있다. 이러한 평판 디스플레이 장치로서 액정 디스플레이 장치 및 유기 발광 디스플레이 장치 등 다양한 디스플레이 장치들이 있는 바, 이하에서는 유기 발광 디스플레이 장치에 상술한 바와 같은 유기 박막 트랜지스터가 구비된 경우에 대해 간략 히 설명한다.
유기 발광 디스플레이 장치는 다양한 형태의 것이 적용될 수 있는 데, 본 실시예에 따른 유기 발광 디스플레이 장치는 유기 박막 트랜지스터를 구비한 능동 구동형(AM: active matrix) 발광 디스플레이 장치이다.
각 부화소들은 적어도 상술한 바와 같은 하나의 유기 박막 트랜지스터를 구비한다. 유기 박막 트랜지스터의 상부로는 SiO2 등으로 이루어진 패시베이션막이 형성되고, 패시베이션막의 상부에는 아크릴, 폴리이미드 등에 의한 화소정의막이 형성되어 있다. 패시베이션막은 유기 박막 트랜지스터를 보호하는 보호막의 역할을 할 수도 있고, 그 상면을 평탄화시키는 평탄화막의 역할을 할 수도 있다.
유기 박막 트랜지스터에 전기적으로 연결되는 유기 발광 소자는 상호 대향된 화소전극 및 대향전극과, 이 전극들 사이에 개재된 적어도 발광층을 포함하는 중간층을 구비한다. 대향전극은 복수개의 화소들에 있어서 공통으로 형성될 수도 있는 등 다양한 변형이 가능하다.
이때 중간층은 각 부화소에만 대응되도록 패터닝될 수도 있으나 인접한 부화소의 중간층과 일체로 형성될 수도 있음은 물론이다. 또한 중간층 중 일부의 층은 각 부화소별로 형성되고, 다른 층은 인접한 부화소의 중간층과 일체로 형성될 수도 있는 등 그 다양한 변형이 가능하다.
화소전극은 애노드전극의 기능을 하고, 대향전극은 캐소드전극의 기능을 한다. 물론, 이 화소전극과 대향전극의 극성은 반대로 되어도 무방하다.
화소전극은 투명전극 또는 반사형전극으로 구비될 수 있다. 투명전극으로 사용될 때에는 ITO, IZO, ZnO 또는 In2O3로 구비될 수 있고, 반사형 전극으로 사용될 때에는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 반사막을 형성한 후, 그 위에 ITO, IZO, ZnO 또는 In2O3로 형성된 층을 가질 수 있다.
대향전극도 투명전극 또는 반사형전극으로 구비될 수 있는데, 투명전극으로 사용될 때는 Li, Ca, LiF/Ca, LiF/Al, Al, Mg 및 이들의 화합물이 중간층을 향하도록 증착한 후, 그 위에 ITO, IZO, ZnO 또는 In2O3 등의 투명 도전성 물질로 보조 전극이나 버스 전극 라인을 형성할 수 있다. 그리고, 반사형전극으로 사용될 때에는 Li, Ca, LiF/Ca, LiF/Al, Al, Mg 및 이들의 화합물을 이용하여 형성한다.
화소전극과 대향전극 사이에 구비되는 중간층은 저분자 또는 고분자 유기물로 구비될 수 있다. 저분자 유기물을 사용할 경우 홀 주입층(HIL: hole injection layer), 홀 수송층(HTL: hole transport layer), 유기 발광층(EML: emission layer), 전자 수송층(ETL: electron transport layer), 전자 주입층(EIL: electron injection layer) 등이 단일 혹은 복합의 구조로 적층되어 형성될 수 있으며, 사용 가능한 유기 재료도 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양하게 적용 가능하다. 이들 저분자 유기물은 마스크들을 이용하여 진공증착의 방법으로 형성된다.
고분자 유기물의 경우에는 대개 홀 수송층(HTL) 및 발광층(EML)으로 구비된 구조를 가질 수 있으며, 이 때, 상기 홀 수송층으로 PEDOT를 사용하고, 발광층으로 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 유기물질을 사용한다.
기판 상에 형성된 유기 발광 소자는, 대향 부재에 의해 밀봉된다. 대향부재는 기판과 동일하게 글라스 또는 플라스틱재로 구비될 수 있는 데, 이 외에도, 메탈 캡(metal cap) 등으로 형성될 수도 있다.
이와 같은 유기 발광 디스플레이 장치에 있어서 전술한 바와 같은 유기 박막 트랜지스터들이 구비되도록 함으로써, 입력된 영상신호에 따라 정확하게 이미지를 구현하는 발광 디스플레이 장치를 제조할 수 있게 된다.
상기한 바와 같이 이루어진 본 발명의 반도체 요소, 이를 구비한 유기 발광 디스플레이 장치 및 그 제조방법에 따르면, 인접한 패터닝된 반도체 영역들 사이에서의 크로스 토크를 방지하면서도 비용면에서 효과적이고 패터닝된 반도체 영역의 균일도가 매우 높은 구조물을 실현할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
Claims (18)
- 유기 반도체 물질의 패터닝된 구조체(10)를 갖는 기판(5)을 구비하는 반도체 요소의 제조방법으로서,기판(5)을 제공하는 단계;기판(5) 상에 연속적인 유기 반도체층(9)을 형성하는 단계; 및솔벤트(8)를 연속적인 유기 반도체층(9) 상의 제2영역(12)들에 제공하여 연속적인 유기 반도체층(9)으로부터 제2영역(12)들에 위치한 유기 반도체 물질을 용해시켜 제거하는 단계;를 포함함으로써 유기 반도체 물질의 패터닝된 구조체(10)를 갖는 기판(5)을 구비하는 반도체 요소를 제조하되,패터닝된 구조체(10)는 복수개의 제1영역(11)들과 복수개의 제2영역(12)들을 구비하고, 각 제1영역(11)은 제1두께(d1)와 같거나 제1두께(d1)보다 큰 두께의 유기 반도체 물질을 가지며 각 제2영역(12)은 유기 반도체 물질을 갖지 않거나 제2두께(d2)와 같거나 제2두께(d2)보다 작은 두께를 갖도록 하는 것을 특징으로 하는 반도체 요소 제조방법.
- 제1항에 있어서,솔벤트(8)를 제2영역(12)들에 제공하는 것은 솔벤트(8)를 잉크젯 프린팅법을 이용하여 제2영역(12)들에 제공하는 것에 의해 이루어지는 것을 특징으로 하는 반도체 요소 제조방법.
- 제1항에 있어서,반도체 물질은 증발에 의해 제거되는 것을 특징으로 하는 반도체 요소 제조방법.
- 제1항에 있어서,제2영역(12)들에 있어서 유기 반도체 물질이 완전히 제거되는 것을 특징으로 하는 반도체 요소 제조방법.
- 제1항 내지 제3항 중 어느 한 항에 있어서,제1영역(11)들에 있어서의 유기 반도체 물질의 최소 두께가 제2영역(12)들에 있어서의 유기 반도체 물질의 최대 두께의 적어도 다섯 배가 되도록 유기 반도체 물질이 제거되는 것을 특징으로 하는 반도체 요소 제조방법.
- 제1항 내지 제4항 중 어느 한 항에 있어서,폴리-3-알킬티오펜(poly-3-alkylthiophene), 폴리-코-(디옥틸플루오레닐-디티오펜-일)(poly-co-(dioctylfluorenyl-dithiophen-yl)), 폴리-알킬트리아릴아민(poly-alkyltriarylamine), 디헥실섹시티오펜(dihexylsexithiophene), 성상 올리고티오펜계(starshaped oligothiophenes), 폴리(알킬테르티오펜)(poly(alkylterthiophene)), 폴리(알킬콰터티오펜 )(poly(alkylquarterthiophene)), 기능성 아센계(functionalized acenes), 기능성 펜타센계(functionalized pentacenes) 및 비스-(트리-에틸실릴레티닐)-안트라디티오펜(bis-(tri-ethylsilylethinyl)-anthradithiophene) 중 적어도 한 가지가 유기 반도체 물질로 사용되는 것을 특징으로 하는 반도체 요소 제조방법.
- 제6항에 있어서,비스-(트리-이소프로필실릴레티닐)-펜타센(Bis-(Tri-isopropylsilylethinyl)-Pentacene), 비스(트리-에틸실릴레티닐)-펜타센(Bis-(Tri-ethylsilylethinyl)-Pentacene), 비스-(트리-메틸실릴레티닐)-펜타센(Bis-(Tri-methylsilylethinyl)-Pentacene), 공간 규칙적인 폴리-3-헥실티오펜(regioregular Poly-3-hexylthiophene) 및 공간 규칙적인 폴리-3-데실티오펜(regioregular Poly-3-decylthiophene) 중 적어도 하나가 유기 반도체 물질(1)로 사용되고 및/또는 엔-아세틸-6,13-에피티오이미노-6,13-디하이드로펜타센-에스-옥사이드(10 N-acetyl-6,13-epithioimino-6,13-dihydropentacene-S-oxide) 및 6,13-에피테트라클로로벤조-6,13-디하이드로펜타센(6,13-epitetrachlorbenzo-6,13-dihydropentacene) 중 하나가 펜타센 전구체로 사용되는 것을 특징으로 하는 반도체 요소 제조방법.
- 제1항 내지 제4항 중 어느 한 항에 있어서,클로로포름(chloroform), 테트라 하이드로 퓨란(THF; tetra hydro furan), 자일렌(xylene), 헥산(hexane), 톨루엔(toluene), 시클로헥산(cyclohexane), 아니 솔(anisole), 3,4디메틸아니솔(3,4dimethylanisole), 1,2디클로로벤젠(1,2dichlorobenzene), 테트랄린(tetralin), 1,2,4트리메틸벤젠(1,2,4trimethylbenzene), 1,2,3트리메틸벤젠(1,2,3trimethlbenzene), 1,3,5트리메틸벤젠(1,3,5trimethylbenzene), 메틸 15 벤조에이트(ethyl 15 benzoate) 및 에틸 벤조에이트(ethyl benzoate) 중 적어도 하나가 솔벤트(8)로 사용되는 것을 특징으로 하는 반도체 요소 제조방법.
- 제1항에 있어서,연속적인 유기 반도체층(9)을 형성하기에 앞서, 소스전극(2)과 드레인전극(2a)의 복수개의 쌍들이 기판(5) 상에 형성되는 것을 특징으로 하는 반도체 요소 제조방법.
- 제9항에 있어서,패터닝된 구조체(10) 상에 절연층(3)을 형성하는 단계; 및절연층(3) 상에 각 쌍의 소스전극(2)과 드레인전극(2a) 사이에 대응하도록 복수개의 게이트전극(4)들을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 요소 제조방법.
- 제1항에 있어서,연속적인 유기 반도체층(9)을 형성하는 단계에 앞서, 복수개의 게이트전 극(4)들을 기판(5) 상에 형성하고 복수개의 게이트전극(4)들을 덮도록 절연층(3)을 형성하며 절연층(3) 상에 소스전극(2)과 드레인전극(2a)의 복수개의 쌍들을 형성하는 것을 특징으로 하는 반도체 요소 제조방법.
- 제9항 내지 제11항 중 어느 한 항에 있어서,소스전극(2)과 드레인전극(2a)의 인접한 쌍들 사이에 적어도 한 개의 제2영역(12)이 형성되고, 각 쌍의 소스전극(2)과 드레인전극(2a) 사이에는 제2영역(12)이 형성되지 않는 것을 특징으로 하는 반도체 요소 제조방법.
- 유기 반도체 물질의 패터닝된 구조체(10)를 갖는 기판(5)을 구비하는 반도체 요소로서, 패터닝된 구조체는 복수개의 제1영역(11)들과 복수개의 제2영역(12)들을 구비하고, 각 제1영역(11)은 제1두께(d1)와 같거나 제1두께(d1)보다 큰 두께의 유기 반도체 물질을 가지며 각 제2영역(12)은 유기 반도체 물질을 갖지 않거나 제2두께(d2)와 같거나 제2두께(d2)보다 작은 두께를 갖는 유기 반도체 물질을 가지며, 제1영역(11)들의 가장자리 부분들은 제1영역(11)들의 중앙 부분의 두께(dc)보다 더 큰 두께(de)를 갖는 것을 특징으로 하는 반도체 요소.
- 제13항에 있어서,제2영역(12)들은 유기 반도체 물질을 갖지 않는 것을 특징으로 하는 반도체 요소.
- 제13항에 있어서,제1영역(11)들에 있어서의 유기 반도체 물질의 최소 두께(d1)가 제2영역(12)들에 있어서의 유기 반도체 물질의 최대 두께(d2)의 적어도 다섯 배인 것을 특징으로 하는 반도체 요소.
- 제13항 내지 제15항 중 어느 한 항에 있어서,제1영역(11)들의 가장자리 부분의 두께(de)는 제1영역(11)들의 중앙 부분의 두께(dc)보다 적어도 10% 더 두꺼운 것을 특징으로 하는 반도체 요소.
- 제16항에 있어서,제1영역(11)들의 가장자리 부분의 두께(de)는 제1영역(11)들의 중앙 부분의 두께(dc)보다 30%와 300% 사이만큼 더 두꺼운 것을 특징으로 하는 반도체 요소.
- 제13항의 반도체 요소; 및상기 반도체 요소에 전기적으로 연결된 유기 발광 소자;를 구비하는 것을 특징으로 하는 유기 발광 디스플레이 장치.
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