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KR20080032784A - Method for manufacturing interconnection line of semiconductor memory device - Google Patents

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KR20080032784A
KR20080032784A KR1020060098731A KR20060098731A KR20080032784A KR 20080032784 A KR20080032784 A KR 20080032784A KR 1020060098731 A KR1020060098731 A KR 1020060098731A KR 20060098731 A KR20060098731 A KR 20060098731A KR 20080032784 A KR20080032784 A KR 20080032784A
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conductive film
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이상현
김민수
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삼성전자주식회사
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Abstract

A method for manufacturing a wiring of a semiconductor memory device is provided to suppress via contact resistance and ensure low via contact resistance distribution by depositing aluminum under a high-vacuum atmosphere, and successively depositing an antireflective coating on the aluminum while maintaining the same atmosphere. A method for manufacturing a wiring of a semiconductor memory device comprises the steps of: depositing an aluminum conductive layer on a semiconductor substrate having a cell transistor under a high-vacuum atmosphere(S400); depositing an antireflective coating, which is titanium and titanium nitride, on the aluminum conductive layer while maintaining the same high vacuum atmosphere(S402); anisotropically etching the antireflective coating and the aluminum conductive layer to form a lower wiring(S404); and forming a via contact and an upper wire on the lower wiring(S406).

Description

반도체 메모리 디바이스의 배선 제조방법{method for manufacturing interconnection line of semiconductor memory device}Method for manufacturing interconnection line of semiconductor memory device

도 1은 다층 배선 공정이 적용된 디램의 단면 구조를 나타낸다. 1 illustrates a cross-sectional structure of a DRAM to which a multilayer wiring process is applied.

도 2a 및 도 2b는 VESA 타입에 따른 비아 콘택이 적용된 배선 제조과정을 나타낸다. 2A and 2B illustrate a wire manufacturing process to which via contact according to a VESA type is applied.

도 3a 및 도 3b는 VEST 타입에 따른 비아 콘택이 적용된 배선 제조과정을 나타낸다. 3A and 3B illustrate a wire manufacturing process to which a via contact according to a VEST type is applied.

도 4는 본 발명의 바람직한 실시예에 따른 반도체 메모리 디바이스의 배선 제조방법을 나타낸다. 4 illustrates a wiring manufacturing method of a semiconductor memory device according to a preferred embodiment of the present invention.

도 5a 내지 도 5d에는 본 발명의 바람직한 실시예에 따른 반도체 메모리 디바이스의 배선 제조 과정이 순차적으로 도시되어 있다. 5A through 5D sequentially illustrate a wiring fabrication process of a semiconductor memory device according to an exemplary embodiment of the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

500: 절연막 502: 알루미늄500: insulating film 502: aluminum

504: 티타늄 506: 티타늄나이트라이드504: titanium 506: titanium nitride

508: 반사방지막 510: 하부 배선:508: antireflection film 510: lower wiring:

512: 메탈간 절연막 514: 비아 콘택512: intermetallic insulating film 514: via contact

516: 상부 배선 516: upper wiring

본 발명은 반도체 메모리 디바이스 제조방법에 관한 것으로서, 보다 상세하게는 반도체 메모리 디바이스의 배선 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor memory device, and more particularly, to a method of manufacturing a wiring of a semiconductor memory device.

최근 정보 통신 분야의 급속한 발달과 컴퓨터와 같은 정보 매체의 급속한 대중화에 따라 반도체 메모리 디바이스도 비약적으로 발전하고 있다. 이로 인해 그 기능적인 면에 있어서, 고속으로 동작함과 아울러 대용량의 저장 능력을 가질 것이 요구되어 반도체 디바이스의 집적도는 점차 증가되고 있다.Recently, with the rapid development of the information communication field and the rapid popularization of information media such as computers, semiconductor memory devices are also rapidly developing. For this reason, in terms of its function, it is required to operate at high speed and to have a large storage capacity, and thus the degree of integration of semiconductor devices is gradually increased.

그러나, 반도체 디바이스의 집적도가 증가함에 따라 포토리소그라피 공정시 해상도(resolution)가 저하되어 정확한 프로파일을 얻기가 어려워진다. 또한, 디자인룰 감소에 따른 공정 마진 부족으로 인하여 미스얼라인(mis-align)이 유발되어 전체적으로 반도체 디바이스의 신뢰성 및 생산성이 저하되는 문제점이 있다. However, as the degree of integration of semiconductor devices increases, the resolution in the photolithography process becomes difficult to obtain accurate profiles. In addition, there is a problem that the misalignment (mis-align) is caused due to the lack of process margin due to the reduction of the design rule, the overall reliability and productivity of the semiconductor device is reduced.

따라서, 본 분야에서는 반도체 디바이스의 대용량화 및 고집적화 추세로 인한 디자인룰 감소를 극복하기 위한 방안으로서, 제한된 면적내에 다층구조를 형성할 수 있는 고집적화 기술이 제안되었다.Accordingly, in the field of the present invention, as a method for overcoming the reduction of design rules due to the trend of high capacity and high integration of semiconductor devices, a high integration technology capable of forming a multilayer structure within a limited area has been proposed.

한편, 이러한 다층구조를 위한 고집적화 기술의 한 일환으로서, 예컨대 다수의 금속 배선층을 금속의 비아 콘택(via contact)으로 서로 연결하는 다층 배선 구 조가 널리 채택되고 있다. 이러한 다층 배선 구조는 2005년 11월 3일자로 "SEMICONDUCTOR DEVICE AND IT`S MANUFACTURE MEHTOD"라는 명칭으로 미국에서 공포된 Pub.NO US 2005/0242402 A1호등에 기재되어 있다. 이러한 다층 배선 구조를 형성하는 공정으로서, 알루미늄을 이용하여 하부 배선(제1메탈)을 형성하는 단계, 메탈간 절연막을 관통하여 상기 하부 배선의 상부 표면을 노출시키는 비아홀을 형성한 뒤, 상기 비아홀 내부에 텅스턴을 필링하여 상기 알루미늄과 전기적으로 연결되는 비아 콘택을 형성하는 단계, 및 상기 비아 콘택 상부에 상부 배선(제2메탈)을 형성하는 단계로 이루어지는 다층 배선 공정이 가장 일반적으로 적용되고 있다.On the other hand, as part of a high integration technology for such a multi-layer structure, for example, a multi-layer wiring structure that connects a plurality of metal wiring layers to each other by metal via contacts is widely adopted. Such a multi-layered wiring structure is described in Pub. NO US 2005/0242402 A1 issued on November 3, 2005 under the name "SEMICONDUCTOR DEVICE AND IT'S MANUFACTURE MEHTOD". In the process of forming the multilayer wiring structure, forming a lower wiring (first metal) using aluminum, forming a via hole through the intermetallic insulating layer to expose the upper surface of the lower wiring, and then forming the inside of the via hole. The multi-layered wiring process, which comprises a step of forming a via contact electrically connected to the aluminum by filling tungsten, and forming an upper interconnection (second metal) on the via contact, is most commonly applied.

하기 도 1에는 다층 배선 공정이 적용된 디램의 단면 구조가 도시되어 있다.1 illustrates a cross-sectional structure of a DRAM to which a multilayer wiring process is applied.

도 1을 참조하면, 메모리 셀 영역(참조부호 A) 및 본딩 패드 영역(주변회로 영역)( 참조부호 A`)로 구분된 반도체 기판(100)이 도시되어 있다. 상기 메모리 셀 영역의 반도체 기판(100)은 소자분리막(102)에 의해 필드 영역과 액티브 영역이 정의되며, 상기 메모리 셀 영역의 액티브 영역 상부에는 게이트 산화막(104), 폴리실리콘등의 도전막(106) 및 측벽 스페이서(108)로 이루어진 게이트 영역이 형성되어 있다. 그리고 도면상으로 도시되지는 않았지만, 상기 게이트 영역 주변의 반도체 기판 하부로는 소오스 및 드레인으로서 기능하는 불순물 확산 영역이 형성되어 있다.Referring to FIG. 1, a semiconductor substrate 100 divided into a memory cell region (reference A) and a bonding pad region (peripheral circuit region) (reference A ′) is shown. In the semiconductor substrate 100 of the memory cell region, a field region and an active region are defined by an isolation layer 102, and a conductive film 106 such as a gate oxide film 104 or polysilicon is disposed on the active region of the memory cell region. ) And a sidewall spacer 108 are formed. Although not shown in the drawings, an impurity diffusion region is formed under the semiconductor substrate around the gate region and functions as a source and a drain.

한편, 인접한 셀 트랜지스터의 공통 드레인 영역에는 제1층간절연막(110)을 관통하는 다이렉트 콘택에 의해 상기 공통 드레인 영역과 전기적으로 연결되는 비트 라인(112)이 형성되어 있다. 그리고, 각각의 셀 트랜지스터의 소오스 영역에는 제2층간절연막(114)을 관통하는 버리드 콘택(116)에 의해 상기 소오스 영역과 전기적으로 연결되는, 하부전극(118), 유전체막(120) 및 상부전극(122)으로 이루어진 캐패시터가 형성되어 있다.Meanwhile, a bit line 112 electrically connected to the common drain region is formed in the common drain region of the adjacent cell transistor by a direct contact penetrating through the first interlayer insulating layer 110. In the source region of each cell transistor, the lower electrode 118, the dielectric layer 120, and the upper portion are electrically connected to the source region by a buried contact 116 penetrating through the second interlayer insulating layer 114. A capacitor consisting of an electrode 122 is formed.

그리고, 상기 캐패시터가 형성되어 있는 반도체 기판(100) 상부에는 제3층간절연막(124)이 형성되어 있으며, 상기 제3층간절연막(124) 상부에는 제1메탈(126)이 형성되어 있다. 그리고, 상기 제1메탈(126)은 메탈간 절연막(128)을 관통하여 형성된 비아 콘택(130)을 통해 제2메탈(132)과 전기적으로 연결되어 있으며, 상기 제2메탈(132) 상부에는 절연막(134)이 형성되어 있다. 이때, 참조부호 A`로 나타낸 본딩 패드 영역에는 상기 제2메탈(132)의 상부 표면이 노출되도록 상기 절연막(134)을 식각함으로써, 참조부호 B로 나타낸 것과 같이 와이어가 연결되어질 본딩 패드가 형성된다.A third interlayer insulating film 124 is formed on the semiconductor substrate 100 on which the capacitor is formed, and a first metal 126 is formed on the third interlayer insulating film 124. In addition, the first metal 126 is electrically connected to the second metal 132 through a via contact 130 formed through the intermetallic insulating layer 128, and an insulating film on the second metal 132. 134 is formed. In this case, by bonding the insulating layer 134 to expose the upper surface of the second metal 132 in the bonding pad region indicated by reference numeral A`, a bonding pad to which a wire is connected is formed, as indicated by reference numeral B. FIG. .

상기 도 1에 도시된 것과 같은 디램 소자를 구현함에 있어서, 통상적으로 상기 제1메탈(126) 및 제2메탈(132)는 알루미늄으로 형성하고, 상기 제1메탈(126) 및 제2메탈(132)을 전기적으로 연결하는 비아 콘택(130)은 텅스텐으로 형성한다.In implementing a DRAM device as illustrated in FIG. 1, the first metal 126 and the second metal 132 are typically made of aluminum, and the first metal 126 and the second metal 132 are formed of aluminum. The via contact 130 that electrically connects) is formed of tungsten.

그러나, 반도체 소자의 고집적화 및 대용량화 추세로 인해 반도체 장치의 배선 구조가 다층화됨에 따라 상기 비아 콘택을 형성하기 위한 비아 콘택홀의 종횡비(aspect ratio)가 증가하여 비평탄화, 불량한 단차도포성, 금속단락, 낮은 수율 및 신뢰성의 열화등과 같은 비아 콘택에 관련된 문제들이 빈번히 발생하고 있다. 예컨대 비아 콘택의 사이즈가 0.3㎛ 이하의 나노급 제품에 있어서 알루미늄으로 이루어진 하부 배선과 텅스텐으로 이루어진 비아 콘택간의 계면 불량에 의해 텅스텐 뜯김 현상이 발생하고, 하부 배선 및 비아 콘택이 모두 알루미늄으로 이루어진 제품에 있어서도 알루미늄막에 보이드가 발생하는 불량이 발생하고 있다.However, due to the trend toward higher integration and higher capacity of semiconductor devices, the aspect ratio of via contact holes for forming the via contact increases as the wiring structure of the semiconductor device is multilayered, resulting in unevenness, poor step coverage, metal shortage, and low Problems with via contacts such as deterioration in yield and reliability are frequently encountered. For example, in a nano-class product having a via contact size of 0.3 μm or less, tungsten tearing occurs due to an interface failure between a lower wiring made of aluminum and a via contact made of tungsten, and both the lower wiring and the via contact are made of aluminum. Even if the defect which a void generate | occur | produces in an aluminum film | membrane generate | occur | produces.

따라서, 본 분야에서는 이러한 문제점들을 해결하기 위한 개선된 비아 콘택 구조를 제안하였는데, 이러한 비아 콘택 구조는 하부 스토핑층의 종류에 따라 VESA(Via Etch Stopping Aluminum) 또는 VEST(Via Etch Stopping TiN)으로 구분할 수 있다.Therefore, the present invention has proposed an improved via contact structure to solve these problems, which can be divided into VESA (Via Etch Stopping Aluminum) or VEST (Via Etch Stopping TiN) depending on the type of the bottom stopping layer. Can be.

따라서, 본 분야에서는 이러한 문제점들을 해결하기 위한 개선된 비아 콘택 구조를 제안하였는데, 이러한 비아 콘택 구조는 하부 스토핑층의 종류에 따라 VESA(Via Etch Stopping Aluminum) 또는 VEST(Via Etch Stopping TiN)으로 구분할 수 있다. 상기 VESA 구조는 제1메탈로서 기능하는 알루미늄막의 소정 깊이에 이르도록 비아 콘택이 형성되어 있는 구조이며, VEST 구조는 제1메탈로서 기능하는 알루미늄막 상부에 비아 콘택이 형성되어 있는 구조이다.Therefore, the present invention has proposed an improved via contact structure to solve these problems, which can be divided into VESA (Via Etch Stopping Aluminum) or VEST (Via Etch Stopping TiN) depending on the type of the bottom stopping layer. Can be. The VESA structure is a structure in which via contacts are formed to reach a predetermined depth of the aluminum film serving as the first metal, and the VEST structure is a structure in which via contacts are formed on the aluminum film serving as the first metal.

먼저, 도 2a 및 도 2b에는 상기 VESA 구조의 비아 콘택이 적용되는 배선 제조과정이 도시되어 있다. First, FIGS. 2A and 2B illustrate a wire manufacturing process to which the via contact of the VESA structure is applied.

도 2a를 참조하면, 소정의 회로패턴들이 형성되어 있는 반도체 기판(도시되지 않음) 상부에 절연막(200)을 형성한다. 그리고 나서, 상기 절연막(200) 상부에 스퍼터링등의 방법으로 메탈(배선) 형성을 위한 알루미늄막(202)을 증착한다. 그리고, 상기 알루미늄막(202) 상부에 상기 알루미늄(202)을 보호함과 동시에 포토리소그라피 공정시 노광원의 반사를 방지하기 위한 반사방지막(ARC:Anti Reflection CAP: 208)으로서, 티타늄막(204)과 티타늄나이트라이드막(206)을 순차적으로 형성 한다. Referring to FIG. 2A, an insulating layer 200 is formed on a semiconductor substrate (not shown) in which predetermined circuit patterns are formed. Then, an aluminum film 202 for forming a metal (wiring) is deposited on the insulating film 200 by sputtering or the like. The titanium film 204 is an anti-reflection film (ARC: Anti Reflection CAP: 208) for protecting the aluminum 202 on the aluminum film 202 and preventing reflection of an exposure source during a photolithography process. And the titanium nitride film 206 are sequentially formed.

도 2b를 참조하면, 상기 반사방지막(208) 및 알루미늄막(202)에 대하여 통상의 포토리소그라피 공정을 실시하여 하부 배선으로서 기능하는 제1메탈(210)을 형성한다. 이어서, 상기 제1메탈(210)이 형성되어 있는 결과물의 상부에 CVD등의 방법으로 메탈간 절연막(212)을 형성한 뒤, 통상의 포토리소그라피 공정을 실시하여 상기 메탈간 절연막(212)을 관통하고, 상기 제1메탈(210)의 소정 깊이에 이르는 비아 콘택홀(214)을 형성한다. 그리고 나서, 상기 비아 콘택홀(214) 내부에 존재하는 이물질 또는 자연산화막을 제거한 뒤, 진공 상태에서 인 시튜(in situ)로 티타늄막 및 티타늄나이트라이드막으로 구성된 베리어막(216)을 형성한다. 이어서, 상기 베리어막(216)이 형성되어 있는 비아 콘택홀(214) 내부에 텅스텐(W)을 필링하여 비아 콘택(218)을 완성한다. 이어서, 도면상에 도시되지는 않았지만, 상기 비아 콘택(218) 상부에 상기 제1메탈(210)과 전기적으로 연결되는 제2메탈을 형성한다. Referring to FIG. 2B, a conventional photolithography process is performed on the anti-reflection film 208 and the aluminum film 202 to form a first metal 210 serving as a lower wiring. Subsequently, an intermetallic insulating film 212 is formed on the resultant on which the first metal 210 is formed by CVD or the like, and then a normal photolithography process is performed to penetrate the intermetallic insulating film 212. A via contact hole 214 reaching a predetermined depth of the first metal 210 is formed. Thereafter, the foreign material or the natural oxide film existing in the via contact hole 214 is removed, and a barrier film 216 including a titanium film and a titanium nitride film is formed in situ in a vacuum state. Subsequently, the via contact 218 is completed by filling tungsten (W) in the via contact hole 214 in which the barrier layer 216 is formed. Subsequently, although not shown in the drawing, a second metal is formed on the via contact 218 to be electrically connected to the first metal 210.

한편, 도 3a 및 도 3b에는 상기 VEST 구조의 비아 콘택이 적용되는 배선 제조과정이 도시되어 있다. 3A and 3B illustrate a wire manufacturing process to which the via contact of the VEST structure is applied.

도 3a를 참조하면, 소정의 회로패턴들이 형성되어 있는 반도체 기판(도시되지 않음) 상부에 절연막(300)을 형성한다. 그리고 나서, 상기 절연막(300) 상부에 스퍼터링등의 방법으로 메탈(배선) 형성을 위한 알루미늄막(302)을 증착한다. 그리고, 상기 알루미늄막(302) 상부에 상기 알루미늄(302)을 보호함과 동시에 포토리소그라피 공정시 노광원의 반사를 방지하기 위한 반사방지막(ARC:Anti Reflection CAP: 308)으로서, 티타늄막(304)과 티타늄나이트라이드막(306)을 순차적으로 형성 한다. Referring to FIG. 3A, an insulating film 300 is formed on a semiconductor substrate (not shown) in which predetermined circuit patterns are formed. Then, an aluminum film 302 for forming a metal (wiring) is deposited on the insulating film 300 by sputtering or the like. The titanium film 304 is provided as an anti-reflection film (ARC: 308) to protect the aluminum 302 on the aluminum film 302 and to prevent reflection of an exposure source during a photolithography process. And titanium nitride film 306 are sequentially formed.

도 2b를 참조하면, 상기 반사방지막(308) 및 알루미늄막(302)에 대하여 통상의 포토리소그라피 공정을 실시하여 하부 배선으로서 기능하는 제1메탈(310)을 형성한다. 이어서, 상기 제1메탈(310)이 형성되어 있는 결과물의 상부에 CVD등의 방법으로 메탈간 절연막(312)을 형성한 뒤, 통상의 포토리소그라피 공정을 실시하여 상기 메탈간 절연막(212)을 관통하여 상기 제1메탈(210) 상부에 이르는 비아 콘택홀(314)을 형성한다. 그리고 나서, 상기 비아 콘택홀(314) 내부에 존재하는 이물질 또는 자연산화막을 제거한 뒤, 진공 상태에서 인 시튜(in situ)로 티타늄막 및 티타늄나이트라이드막으로 구성된 베리어막(316)을 형성한다. 이어서, 상기 베리어막(316)이 형성되어 있는 비아 콘택홀(314) 내부에 텅스텐(W)을 필링하여 비아 콘택(318)을 완성한다. 이어서, 도면상에 도시되지는 않았지만, 상기 비아 콘택(318) 상부에 상기 제1메탈(310)과 전기적으로 연결되는 제2메탈을 형성한다. Referring to FIG. 2B, a conventional photolithography process is performed on the anti-reflection film 308 and the aluminum film 302 to form a first metal 310 serving as a lower wiring. Subsequently, an intermetallic insulating film 312 is formed on the resultant on which the first metal 310 is formed by CVD or the like, and then a normal photolithography process is performed to penetrate the intermetallic insulating film 212. As a result, a via contact hole 314 reaching the upper portion of the first metal 210 is formed. Then, after removing the foreign matter or natural oxide film existing in the via contact hole 314, a barrier film 316 composed of a titanium film and a titanium nitride film is formed in situ in a vacuum state. Subsequently, the via contact 318 is completed by filling tungsten (W) in the via contact hole 314 in which the barrier layer 316 is formed. Subsequently, although not shown in the drawing, a second metal is formed on the via contact 318 and is electrically connected to the first metal 310.

상기와 같은 VESA 또는 VEST 구조에 따라 비아 콘택을 형성할 경우, 비아 콘택의 퀄리티가 향상되고, 그로 인해 비아 콘택의 저항 산포가 감소함으로써 반도체 메모리 디바이스의 신뢰성이 향상되는 이점이 있다. When the via contact is formed according to the VESA or VEST structure as described above, the quality of the via contact is improved, thereby reducing the resistance distribution of the via contact, thereby improving the reliability of the semiconductor memory device.

그러나, 상기 제1메탈용 알루미늄 상부에 반사방지막을 형성하는 과정에서 상기 알루미늄막과 반사방지막 사이에 자연산화막이 형성된다. 즉, 알루미늄 상부에 반사방지막을 형성하기 위해서는, 1차적으로 고진공 분위기에서 알루미늄을 형성한 후, 고진공 분위기가 단절된 저진공 분위기에서 2차적으로 반사방지막을 형성하게 된다. 이때, 상기 알루미늄을 형성하기 위해 유지되었던 고진공 분위기가 단 절되어 저진공 분위기가 형성될 경우, 프로세스 챔버 내부에 산소량이 증가하게 되고, 이러한 산소가 알루미늄 표면과 접촉하여 얇은 자연산화막이 형성되는 것이다.However, a natural oxide film is formed between the aluminum film and the anti-reflection film in the process of forming an anti-reflection film on the first metal aluminum. That is, in order to form the antireflection film on the aluminum, the aluminum is first formed in the high vacuum atmosphere, and then the antireflection film is secondarily formed in the low vacuum atmosphere in which the high vacuum atmosphere is cut off. At this time, when the high vacuum atmosphere maintained to form the aluminum is cut off to form a low vacuum atmosphere, the amount of oxygen increases in the process chamber, and the oxygen is in contact with the aluminum surface to form a thin natural oxide film.

이처럼, 알루미늄 상부에 자연산화막이 형성될 경우, 비아 콘택의 저항이 높아져 제1메탈과 비아 콘택이 서로 절연되며, 비아 콘택의 저항 산포가 증가되어 결과적으로 반도체 메모리 디바이스의 전기적 특성이 크게 저하되는 문제점이 있다.As such, when a natural oxide film is formed on the aluminum, the resistance of the via contact is increased to insulate the first metal and the via contact from each other, and the resistance distribution of the via contact is increased, resulting in a significant decrease in the electrical characteristics of the semiconductor memory device. There is this.

상기와 같은 종래의 문제점을 해결하기 위한 본 발명의 목적은, 배선용 알루미늄 상부에 자연산화막이 형성되는 문제점을 해소할 수 있는 반도체 메모리 디바이스의 배선 제조방법을 제공함에 있다. SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing a wiring of a semiconductor memory device that can solve the problem of forming a natural oxide film on the wiring aluminum.

본 발명의 다른 목적은, 비아 콘택의 저항을 낮출 수 있는 반도체 메모리 디바이스의 배선 제조방법을 제공함에 있다. Another object of the present invention is to provide a wiring manufacturing method of a semiconductor memory device which can lower the resistance of the via contact.

본 발명의 다른 목적은, 비아 콘택의 저항 산포를 낮출 수 있는 반도체 메모리 디바이스의 배선 제조방법을 제공함에 있다.Another object of the present invention is to provide a method for manufacturing a wiring of a semiconductor memory device which can lower the resistance distribution of the via contact.

본 발명의 다른 목적은, 반도체 메모리 디바이스의 전기적 특성을 향상시킬 수 있는 반도체 메모리 디바이스의 배선 제조방법을 제공함에 있다.Another object of the present invention is to provide a wiring manufacturing method of a semiconductor memory device that can improve electrical characteristics of the semiconductor memory device.

상기한 목적들을 달성하기 위한 본 발명에 따른 반도체 메모리 디바이스의 배선 제조방법은, 셀 트랜지스터가 형성되어 있는 반도체 기판 상부에 배선 형성을 위한 도전막을 고진공 분위기하에서 증착하는 단계와; 상기 도전막 증착에 이용된 고진공 분위기를 그대로 유지한 상태에서, 상기 도전막 상부에 반사방지막을 증착하는 단계와; 상기 반사방지막 및 도전막을 이방성 식각하여 배선을 형성하는 단계를 포함함을 특징으로 한다. A method for manufacturing a wiring of a semiconductor memory device according to the present invention for achieving the above objects comprises the steps of: depositing a conductive film for forming wiring on a semiconductor substrate on which a cell transistor is formed under a high vacuum atmosphere; Depositing an antireflection film on the conductive film while maintaining the high vacuum atmosphere used for the conductive film deposition; And forming an interconnection by anisotropically etching the anti-reflection film and the conductive film.

또한, 상기한 목적들을 달성하기 위한 본 발명에 따른 반도체 메모리 디바이스의 배선 제조방법은, 셀 트랜지스터가 형성되어 있는 반도체 기판 상부에 배선 형성을 위한 제1도전막을 고진공 분위기하에서 증착하는 단계와; 상기 제1도전막 증착에 이용된 고진공 분위기를 그대로 유지한 상태에서, 상기 제1도전막 상부에 제1반사방지막을 증착하는 단계와; 상기 제1반사방지막 및 제1도전막을 이방성 식각하여 하부 배선을 형성하는 단계와; 상기 하부 배선이 형성되어 있는 반도체 기판에 층간절연막을 증착한 뒤, 상기 층간절연막을 관통하여 상기 하부 배선에 접촉하는 비아 콘택을 형성하는 단계와; 상기 비아 콘택이 형성되어 있는 반도체 기판 상부에 배선 형성을 위한 제2도전막을 고진공 분위기하에서 증착하는 단계와; 상기 제2도전막 증착에 이용된 고진공 분위기를 그대로 유지한 상태에서, 상기 제2도전막 상부에 제2반사방지막을 증착하는 단계와; 상기 제2반사방지막 및 제2도전막을 이방성 식각하여 상기 비아 콘택을 통해 상기 하부 배선과 전기적으로 도통하는 상부 배선을 형성하는 단계를 포함함을 특징으로 한다. In addition, a method for manufacturing a wiring of a semiconductor memory device according to the present invention for achieving the above objects comprises the steps of: depositing a first conductive film for forming wiring on a semiconductor substrate on which a cell transistor is formed under a high vacuum atmosphere; Depositing a first antireflection film on the first conductive film while maintaining the high vacuum atmosphere used for depositing the first conductive film; Anisotropically etching the first anti-reflection film and the first conductive film to form a lower wiring; Depositing an interlayer insulating film on the semiconductor substrate on which the lower wiring is formed, and forming a via contact penetrating the interlayer insulating film to contact the lower wiring; Depositing a second conductive film for forming a wiring on the semiconductor substrate having the via contact formed under a high vacuum atmosphere; Depositing a second anti-reflective film on the second conductive film while maintaining the high vacuum atmosphere used for the second conductive film deposition; And anisotropically etching the second anti-reflection film and the second conductive film to form an upper wiring electrically connected to the lower wiring through the via contact.

이하, 첨부된 도면들을 참조하여 본 발명을 보다 상세히 설명하기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 본 발명의 카테고리를 벗어나지 않는 범위내에서 다른 형태로 다양하게 구현될 수 있으며, 단지 본 실 시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings. The present invention is not limited to the embodiments disclosed below, but can be embodied in various forms within the scope of the present invention without departing from the scope of the present invention, only the present embodiment to complete the disclosure of the present invention, It is provided to fully inform the knowledge of the scope of the invention.

반도체 메모리 디바이스의 배선을 형성함에 있어서, 통상적으로 알루미늄 상부에 티타늄 및 티타늄나이트라이드막으로 반사방지막을 증착하게 된다. 이때, 상기 알루미늄은 고진공 분위기하에서 증착하는데 비하여, 상기 반사방지막은 저진공 분위기하에서 증착하게 되는데, 상기 저진공 분위기에 존재하는 산소가 알루미늄 표면과 접촉하여 얇은 자연산화막이 형성된다. 이처럼 알루미늄 상부에 자연산화막이 형성될 경우, 비아 콘택의 저항이 높아져 배선과 비아 콘택이 서로 절연되고, 비아 콘택의 저항 산포가 증가되어 반도체 메모리 디바이스의 전기적 특성이 저하되는 문제점이 있다. In forming the wiring of the semiconductor memory device, an antireflection film is usually deposited on the aluminum with titanium and titanium nitride films. At this time, the aluminum is deposited in a high vacuum atmosphere, the anti-reflection film is deposited in a low vacuum atmosphere, the oxygen present in the low vacuum atmosphere is in contact with the aluminum surface to form a thin natural oxide film. As such, when the natural oxide layer is formed on the aluminum, the resistance of the via contact is increased to insulate the wiring and the via contact from each other, and the resistance distribution of the via contact is increased to decrease the electrical characteristics of the semiconductor memory device.

따라서, 본 발명에서는 알루미늄 상부에 자연산화막이 형성되는 것을 방지할 수 있는 반도체 메모리 디바이스의 개선된 배선 제조방법을 제시하고자 한다.Accordingly, the present invention proposes an improved wiring fabrication method of a semiconductor memory device capable of preventing the formation of a natural oxide film on aluminum.

그러면, 하기의 도면들을 참조하여 본 발명의 바람직한 실시예에 따른 반도체 메모리 디바이스의 배선 제조방법을 구체적으로 살펴보기로 하자.Next, a wiring manufacturing method of a semiconductor memory device according to an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 4는 본 발명의 바람직한 실시예에 따른 반도체 메모리 디바이스의 배선 제조방법을 나타내는 공정 플로우이다. 그리고, 도 5a 내지 도 5d는 상기 도 4에 도시된 공정 플로우에 따른 반도체 메모리 디바이스의 배선 제조 과정을 순차적으로 도시한 단면도들이다.4 is a process flow diagram illustrating a wiring manufacturing method of a semiconductor memory device according to a preferred embodiment of the present invention. 5A through 5D are cross-sectional views sequentially illustrating a wire fabrication process of the semiconductor memory device according to the process flow shown in FIG. 4.

먼저, 도 4 및 5a를 참조하면, 소정의 회로패턴(트랜지스터, 비트라인 및 캐패시터등)들이 형성되어 있는 반도체 기판(도시되지 않음) 상부에 절연막(500)을 형성한다. 이때, 상기 절연막(500)으로서는, 예컨대 O3-TEOS(Tetra Ethyl Ortho Silicate), BPSG(Boron Phosphorus Silicate Glass), SOG등이 적용될 수 있다. 그리고 나서, 상기 절연막(500)이 형성되어 있는 반도체 기판을 고진공 분위기의 프로세스 챔버로 이송하여 상기 절연막(500) 상부에 알루미늄(502)을 약 1700~6000Å 두께로 증착한다(s400). 이때, 상기 알루미늄막은 예컨대 스퍼터링법으로 증착할 수 있는데, 이때 상기 스퍼터링 공정이 진행되는 프로세스 챔버 내부의 압력은 2~4mtorr, 보다 구체적으로는 3mtorr의 고진공 분위기로 유지하는 것이 바람직하다. First, referring to FIGS. 4 and 5A, an insulating film 500 is formed on a semiconductor substrate (not shown) on which predetermined circuit patterns (transistors, bit lines, capacitors, etc.) are formed. In this case, as the insulating film 500, for example, O 3 -TEE (Tetra Ethyl Ortho Silicate), BPSG (Boron Phosphorus Silicate Glass), SOG, or the like may be applied. Then, the semiconductor substrate on which the insulating film 500 is formed is transferred to a process chamber in a high vacuum atmosphere, and aluminum 502 is deposited on the insulating film 500 to a thickness of about 1700 to 6000 Å (S400). In this case, the aluminum film may be deposited by, for example, a sputtering method. In this case, the pressure inside the process chamber in which the sputtering process is performed is preferably maintained in a high vacuum atmosphere of 2-4 mtorr, more specifically, 3 mtorr.

도 4 및 도 5b를 참조하면, 상기 알루미늄(502) 증착공정을 완료한 후, 상기 알루미늄(502)을 증착시킨 고진공 분위기하에서 인시튜로 상기 알루미늄(502) 상부에 티타늄(504) 및 티타늄나이트라이드(506)으로 이루어진 반사방지막(508)을 증착한다(s402). 4 and 5B, after the aluminum 502 deposition process is completed, titanium 504 and titanium nitride are deposited on the aluminum 502 in situ under a high vacuum atmosphere in which the aluminum 502 is deposited. An anti-reflection film 508 consisting of 506 is deposited (s402).

반도체 메모리 디바이스의 배선용 도전막으로 사용되는 알루미늄 상부에 반사방지막을 증착함에 있어서, 종래에는 고진공 분위기의 프로세스 챔버내에서 1차적으로 알루미늄을 증착한 뒤, 상기 알루미늄을 형성하였던 고진공 분위기를 그대로 유지하지 않고 저진공 분위기로 전환한 후 2차적으로 반사방지막을 증착하였다. 이처럼, 고진공 분위기가 단절되어 저진공 분위기로 전환되면 프로세스 챔버 내부에는 산소량이 증가하게 되고, 이러한 산소가 알루미늄 표면과 접촉하여 얇은 자연산화막이 형성되는 문제점이 있었다.In depositing an anti-reflective film on aluminum used as a conductive film for wiring of a semiconductor memory device, conventionally, after depositing aluminum primarily in a high vacuum atmosphere process chamber, the high vacuum atmosphere in which the aluminum is formed is not maintained as it is. After switching to a low vacuum atmosphere, a second anti-reflection film was deposited. As such, when the high vacuum atmosphere is disconnected and switched to the low vacuum atmosphere, the amount of oxygen increases in the process chamber, and the oxygen is in contact with the aluminum surface to form a thin natural oxide film.

따라서, 본 발명에서는 상기와 같은 문제점을 해소하고자, 알루미늄(502)과 반사방지막(508)을 모두 고진공 분위기하에서 증착하도록 한 것이다. 즉, 고진공 분위기의 프로세스 챔버내에서 1차적으로 알루미늄(502)을 증착한 뒤, 상기 알루미늄(502)을 증착하였던 고진공 분위기를 그대로 유지한 상태에서 2차적으로 알루미늄(502) 상부에 반사방지막(508)으로서 기능하는 티타늄(504) 및 티타늄나이트라이드(506)를 증착한다. 이처럼, 상기 알루미늄을 증착한 후에 그대로 고진공 분위기를 유지할 경우, 프로세스 챔버 내부에 산소량이 증가하는 것을 방지할 수 있다. 따라서, 고진공 분위기가 유지된 프로세스 챔버내에서 알루미늄(502) 및 반사방지막(508)을 연속적으로 증착할 경우, 상기 알루미늄(502) 상부에 산소와의 화학 반응에 의한 자연산화막이 형성되는 것을 방지할 수 있게 된다. Therefore, in the present invention, to solve the above problems, both the aluminum 502 and the anti-reflection film 508 are to be deposited in a high vacuum atmosphere. That is, after depositing aluminum 502 primarily in a high vacuum atmosphere process chamber, the anti-reflection film 508 is formed on the aluminum 502 secondly while maintaining the high vacuum atmosphere in which the aluminum 502 is deposited. Titanium 504 and Titanium Nitride 506 functioning as &lt; RTI ID = 0.0 &gt; As such, when the high vacuum atmosphere is maintained after the aluminum is deposited, the amount of oxygen in the process chamber may be prevented from increasing. Therefore, when the aluminum 502 and the anti-reflection film 508 are continuously deposited in the process chamber maintained in a high vacuum atmosphere, a natural oxide film may be prevented from being formed on the aluminum 502 by a chemical reaction with oxygen. It becomes possible.

도 4 및 도 5c를 참조하면, 상기 알루미늄(502) 및 반사방지막(508)을 이방성 식각하여 하부 배선(제1메탈:510)을 형성한다(s404). 이때, 상기 하부 배선(510)은 통상의 플라즈마 식각 공정으로 형성할 수 있다. 상기 하부 배선(510) 형성을 위한 플라즈마 식각 공정을 간략히 살펴보면, 상기 반사방지막(508) 및 알루미늄(502)이 증착되어 있는 반도체 기판을 통상의 DPS 플라즈마 식각 설비의 프로세스 챔버 내부로 주입한다. 그리고, 상기 프로세스 공정 가스 라인을 통해 프로세스 챔버 내부로 플라즈마 식각을 위한 공정 가스를 주입한다. 이때, 상기 프로세스 챔버 내부로 주입되는 공정 가스는 예컨대, BCl3(120SCCM), Cl2(60SCCM), CHF3(10SCCM), N2(10SCCM) 및 Ar(100SCCM)가스일 수 있다. 그리고, 상기 프로세스 챔버 내부로 주입된 공정 가스를 플라즈마화시키기 위한 분위기를 조성하게 되는데, 예컨대, RF 파워는 1000 Watt, 압력은 8~20mT, 온도는 0~150℃로 유지시킨다. 그리고, 상기와 같은 프로세스 챔버 분위기하에서 플라즈마가 생성되면, 약 100~150sec 동안 플라즈마 식각 공정을 실시한다. 그러면, 마스크 패턴(도시되지 않음)에 의해 커버링되지 않은 부분에서의 알루미늄과 플라즈마 입자간에 화학 반응이 발생된다. 그 결과, 도 5c에 도시된 것과 같이 반도체 기판 상부에 하부 배선(510)이 형성된다.4 and 5C, the aluminum 502 and the anti-reflection film 508 are anisotropically etched to form a lower wiring (first metal 510) (S404). In this case, the lower wiring 510 may be formed by a conventional plasma etching process. Referring to the plasma etching process for forming the lower wiring 510, a semiconductor substrate on which the anti-reflection film 508 and aluminum 502 are deposited is injected into a process chamber of a conventional DPS plasma etching facility. Then, a process gas for plasma etching is injected into the process chamber through the process process gas line. In this case, the process gas injected into the process chamber may be, for example, BCl 3 (120SCCM), Cl 2 (60SCCM), CHF 3 (10SCCM), N 2 (10SCCM), and Ar (100SCCM) gas. In addition, an atmosphere for plasmalizing the process gas injected into the process chamber is formed, for example, RF power is 1000 Watt, pressure is 8-20mT, and temperature is maintained at 0-150 ° C. When plasma is generated in the process chamber atmosphere as described above, the plasma etching process is performed for about 100 to 150 sec. Then, a chemical reaction is generated between the aluminum and the plasma particles in the portion not covered by the mask pattern (not shown). As a result, the lower wiring 510 is formed on the semiconductor substrate as shown in FIG. 5C.

이어서, 상기 하부 배선(410)이 형성되어 있는 반도체 기판 상부에 메탈간 절연막(512)을 형성한다(s404). 이때, 상기 메탈간 절연막(512)으로서는, 예컨대 O3-TEOS(Tetra Ethyl Ortho Silicate), BPSG(Boron Phosphorus Silicate Glass), SOG등이 적용될 수 있다. Next, an intermetallic insulating layer 512 is formed on the semiconductor substrate on which the lower wiring 410 is formed (S404). In this case, as the intermetallic insulating layer 512, for example, O 3 -TEE (Tetra Ethyl Ortho Silicate), BPSG (Boron Phosphorus Silicate Glass), SOG, or the like may be applied.

도 4 및 도 5d를 참조하면, 상기 메탈간 절연막(512)에 대하여 통상의 포토리소그라피 공정을 실시하여 상기 메탈간 절연막(504)을 관통하여 상기 반사방지막(508)에 이르는 비아 콘택홀을 형성한다. 그리고 나서, 상기 비아 콘택홀 내부에 도전물, 예컨대 텅스텐을 필링하여 비아 콘택(514)을 형성한다. 4 and 5D, via photolithography is performed on the intermetallic insulating film 512 to form a via contact hole penetrating through the intermetallic insulating film 504 to the antireflection film 508. . Then, a conductive material, such as tungsten, is filled in the via contact hole to form a via contact 514.

이어서, 상기 비아 콘택(516) 상부에 상부 배선(제2메탈:516)을 형성한다(s406). 이때, 상기 상부 배선(516)은 하부 배선(510)과 유사한 공정을 거쳐 형성하는 것이 바람직하다. 즉, 상기 비아 콘택(514)이 형성되어 있는 반도체 기판을 고진공 분위기의 프로세스 챔버로 이송하여 알루미늄을 약 1700~6000Å 두께로 증 착한다. 이때, 상기 알루미늄막은 예컨대 스퍼터링법으로 증착할 수 있는데, 스퍼터링 공정이 진행되는 상기 프로세스 챔버 내부의 압력은 2~4mtorr, 보다 구체적으로는 3mtorr의 고진공 분위기로 유지하는 것이 바람직하다.Next, an upper wiring (second metal: 516) is formed on the via contact 516 (S406). In this case, the upper wiring 516 may be formed through a process similar to that of the lower wiring 510. That is, the semiconductor substrate on which the via contact 514 is formed is transferred to a process chamber in a high vacuum atmosphere, and aluminum is deposited to a thickness of about 1700 to 6000 kPa. In this case, the aluminum film may be deposited by, for example, a sputtering method, and the pressure inside the process chamber during which the sputtering process is performed is preferably maintained in a high vacuum atmosphere of 2-4 mtorr, more specifically, 3 mtorr.

이어서, 상기 알루미늄 증착공정을 완료한 후, 상기 알루미늄을 증착시킨 고진공 분위기하에서 인시튜로 상기 알루미늄 상부에 티타늄 및 티타늄나이트라이드으로 이루어진 반사방지막을 증착한다. 그리고 나서, 상기 알루미늄 및 반사방지막에 대하여 통상의 플라즈마 식각 공정을 실시하여 상부 배선(516)을 형성한다.Subsequently, after the aluminum deposition process is completed, an antireflection film made of titanium and titanium nitride is deposited on the aluminum in situ under a high vacuum atmosphere in which the aluminum is deposited. Then, the upper wiring 516 is formed by performing a conventional plasma etching process on the aluminum and the anti-reflection film.

상기한 바와 같이, 본 발명에서는 고진공 분위기의 프로세스 챔버내에서 1차적으로 알루미늄(502)을 증착한 뒤, 상기 알루미늄(502)을 증착하였던 고진공 분위기를 그대로 유지한 상태에서 2차적으로 알루미늄(502) 상부에 반사방지막(508)으로서 기능하는 티타늄(504) 및 티타늄나이트라이드(506)를 연속적으로 증착한다. 그 결과, 상기 알루미늄(502) 상부에 산소와의 화학 반응에 의한 자연산화막이 형성되는 종래의 문제점을 최소화 또는 방지할 수 있게 되어 상기 비아 콘택의 저항을 낮춤은 물론 비아 콘택의 저항 산포를 낮춤으로서, 반도체 메모리 디바이스의 전기적 특성을 향상시킬 수 있게 된다.As described above, in the present invention, the aluminum 502 is first deposited in the process chamber of a high vacuum atmosphere, and the aluminum 502 is secondarily maintained in the state of maintaining the high vacuum atmosphere in which the aluminum 502 was deposited. Titanium 504 and titanium nitride 506 serving as anti-reflection film 508 are successively deposited on top. As a result, it is possible to minimize or prevent the conventional problem that a natural oxide film is formed by a chemical reaction with oxygen on the aluminum 502, thereby lowering the resistance of the via contact and lowering the resistance distribution of the via contact. Therefore, the electrical characteristics of the semiconductor memory device can be improved.

상기한 바와 같이, 본 발명에서는 배선으로서 패터닝되어질 알루미늄 및 반사방지막을 증착함에 있어서, 고진공 분위기하에서 알루미늄을 증착한 뒤, 상기 알루미늄을 증착하였던 고진공 분위기를 그대로 유지한 상태에서 상기 알루미늄 상부 에 반사방지막을 연속적으로 증착한다. 그 결과, 상기 알루미늄 상부에 산소와의 화학 반응에 의한 자연산화막이 형성되는 문제점을 최소화 또는 방지할 수 있게 되어 상기 비아 콘택의 저항을 낮춤은 물론 비아 콘택의 저항 산포를 낮춤으로서, 반도체 메모리 디바이스의 전기적 특성을 향상시킬 수 있게 된다.As described above, in the present invention, in depositing aluminum to be patterned as a wiring and an antireflection film, the aluminum is deposited under a high vacuum atmosphere, and then the antireflection film is deposited on the aluminum while maintaining the high vacuum atmosphere in which the aluminum is deposited. Deposit continuously. As a result, it is possible to minimize or prevent a problem that a natural oxide film is formed on the aluminum by a chemical reaction with oxygen, thereby lowering the resistance of the via contact and lowering the resistance distribution of the via contact. It is possible to improve the electrical characteristics.

Claims (12)

반도체 메모리 디바이스의 배선 제조방법에 있어서:In the wiring manufacturing method of a semiconductor memory device: 셀 트랜지스터가 형성되어 있는 반도체 기판 상부에 배선 형성을 위한 도전막을 고진공 분위기하에서 증착하는 단계와;Depositing a conductive film for wiring formation under a high vacuum atmosphere on the semiconductor substrate on which the cell transistor is formed; 상기 도전막 증착에 이용된 고진공 분위기를 그대로 유지한 상태에서, 상기 도전막 상부에 반사방지막을 증착하는 단계와;Depositing an antireflection film on the conductive film while maintaining the high vacuum atmosphere used for the conductive film deposition; 상기 반사방지막 및 도전막을 이방성 식각하여 배선을 형성하는 단계를 포함함을 특징으로 하는 반도체 메모리 디바이스의 배선 제조방법. And anisotropically etching the anti-reflection film and the conductive film to form a wiring. 제 1항에 있어서, 상기 도전막은 알루미늄임을 특징으로 하는 반도체 메모리 디바이스의 배선 제조방법.The method of manufacturing a wiring of a semiconductor memory device according to claim 1, wherein the conductive film is aluminum. 제 2항에 있어서, 상기 반사방지막은 티타늄 및 티타늄나이트라이드임을 특징으로 하는 반도체 메모리 디바이스의 배선 제조방법. 3. The method of claim 2, wherein the antireflection film is titanium and titanium nitride. 제 3항에 있어서, 상기 도전막 및 반사방지막을 위해 적용되는 고진공 분위 기는 2~4mtorr 임을 특징으로 하는 반도체 메모리 디바이스의 배선 제조방법. 4. The method of claim 3, wherein the high vacuum atmosphere applied for the conductive film and the anti-reflection film is 2 to 4 mtorr. 제 4항에 있어서, 상기 도전막 및 반사방지막을 위해 적용되는 고진공 분위기는 3mtorr 임을 특징으로 하는 반도체 메모리 디바이스의 배선 제조방법. 5. The method of claim 4, wherein the high vacuum atmosphere applied for the conductive film and the anti-reflection film is 3 mtorr. 제 5항에 있어서, 상기 알루미늄은 1700~6000Å 두께로 증착함을 특징으로 하는 반도체 메모리 디바이스의 배선 제조방법.The method of claim 5, wherein the aluminum is deposited to a thickness of 1700 to 6000 GHz. 반도체 메모리 디바이스의 배선 제조방법에 있어서:In the wiring manufacturing method of a semiconductor memory device: 셀 트랜지스터가 형성되어 있는 반도체 기판 상부에 배선 형성을 위한 제1도전막을 고진공 분위기하에서 증착하는 단계와;Depositing a first conductive film for wiring formation under a high vacuum atmosphere on the semiconductor substrate where the cell transistor is formed; 상기 제1도전막 증착에 이용된 고진공 분위기를 그대로 유지한 상태에서, 상기 제1도전막 상부에 제1반사방지막을 증착하는 단계와;Depositing a first antireflection film on the first conductive film while maintaining the high vacuum atmosphere used for depositing the first conductive film; 상기 제1반사방지막 및 제1도전막을 이방성 식각하여 하부 배선을 형성하는 단계와;Anisotropically etching the first anti-reflection film and the first conductive film to form a lower wiring; 상기 하부 배선이 형성되어 있는 반도체 기판에 층간절연막을 증착한 뒤, 상기 층간절연막을 관통하여 상기 하부 배선에 접촉하는 비아 콘택을 형성하는 단계 와;Depositing an interlayer insulating film on the semiconductor substrate on which the lower wiring is formed, and forming a via contact penetrating the interlayer insulating film to contact the lower wiring; 상기 비아 콘택이 형성되어 있는 반도체 기판 상부에 배선 형성을 위한 제2도전막을 고진공 분위기하에서 증착하는 단계와;Depositing a second conductive film for forming a wiring on the semiconductor substrate having the via contact formed under a high vacuum atmosphere; 상기 제2도전막 증착에 이용된 고진공 분위기를 그대로 유지한 상태에서, 상기 제2도전막 상부에 제2반사방지막을 증착하는 단계와;Depositing a second anti-reflective film on the second conductive film while maintaining the high vacuum atmosphere used for the second conductive film deposition; 상기 제2반사방지막 및 제2도전막을 이방성 식각하여 상기 비아 콘택을 통해 상기 하부 배선과 전기적으로 도통하는 상부 배선을 형성하는 단계를 포함함을 특징으로 하는 반도체 메모리 디바이스의 배선 제조방법. And anisotropically etching the second anti-reflection film and the second conductive film to form an upper wiring electrically connected to the lower wiring through the via contact. 제 7항에 있어서, 상기 제1도전막 및 제2도전막은 알루미늄임을 특징으로 하는 반도체 메모리 디바이스의 배선 제조방법.8. The method of claim 7, wherein the first conductive film and the second conductive film are aluminum. 제 8항에 있어서, 상기 제1반사방지막 및 제2반사방지막은 티타늄 및 티타늄나이트라이드임을 특징으로 하는 반도체 메모리 디바이스의 배선 제조방법. 9. The method of claim 8, wherein the first antireflection film and the second antireflection film are titanium and titanium nitride. 제 9항에 있어서, 상기 제1/제2도전막 및 제1/제2반사방지막을 위해 적용되는 고진공 분위기는 2~4mtorr 임을 특징으로 하는 반도체 메모리 디바이스의 배선 제조방법. 10. The method of claim 9, wherein the high vacuum atmosphere applied for the first / second conductive film and the first / second anti-reflection film is 2-4 mtorr. 제 10항에 있어서, 상기 도전막 및 반사방지막을 위해 적용되는 고진공 분위기는 3mtorr 임을 특징으로 하는 반도체 메모리 디바이스의 배선 제조방법. The method of claim 10, wherein the high vacuum atmosphere applied for the conductive film and the anti-reflection film is 3 mtorr. 제 11항에 있어서, 상기 알루미늄은 1700~6000Å 두께로 증착함을 특징으로 하는 반도체 메모리 디바이스의 배선 제조방법. 12. The method of claim 11, wherein the aluminum is deposited to a thickness of 1700 to 6000 microns.
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