KR20080001062A - Ｇｉｐ 구조의 액정표시장치 - Google Patents

Abstract

본 발명은 타이밍 콘트롤러에서 GIP 게이트 드라이버에 각종 신호를 인가하는 신호 라인들의 정전기 방지회로부를 GIP 더미 게이트 드라이버쪽에 형성하여 시일 마진(Seal margin)을 확보할 수 있는 GIP 구조의 액정표시장치에 관한 것으로 ,액티브 영역과 더미 영역을 구비하여 서로 마주보는 제 1, 제 2 기판; 상기 제 1 기판의 하측 더미 영역에 형성되는 공통 배선; 상기 제 1 기판의 일측 더미 영역에 형성되는 GIP 게이트 드라이버; 상기 GIP 게이트 드라이버와 상기 공통 배선 사이의 더미 영역에 형성되는 GIP 더미 게이트 드라이버; 타이밍 콘트롤러에서 출력되는 신호들을 상기 GIP 게이트 드라이버 및 GIP 더미 게이트 드라이버에 인가하기 위해 상기 제 1 기판의 일측 더미 영역에 형성되는 신호 라인들; 그리고 상기 신호 라인들과 상기 공통 배선 사이의 상기 제 1 기판의 더미 영역에 배치되는 정전기 방지회로부를 구비하여 구성된 것이다.

GIP. 정전기 방지 회로, 액정표시장치.

Description

ＧＩＰ 구조의 액정표시장치{Gatg in panel (GIP) type liquid crystal display device}

도 1은 종래의 GIP 구조의 액정표시장치의 평면도

2는 도 1의 정전기 방지 회로부의 확대 평면도

도 3은 본 발명의 실시예에 따른 액정표시장치의 평면도

도 4는 도 3의 본 발명의 실시예에 따른 정전기 방지 회로부의 확대 평면도

*도면의 주요 부분에 대한 부호의 설명*

10, 20 : 기판 30 : GIP 게이트 드라이버

40 : GIP 더미 게이트 드라이버 50 : 신호 라인들

60 : 정전기 방지 회로부 60a: 정전기 방지 소자

70 : TCP 80 : 라인

100 : 시일재 110 : 공통 배선

본 발명은 내장 게이트 패널(GIP; Gate In Panel) 액정표시장치에 관한 것으로, 특히 타이밍 콘트롤러에서 GIP 게이트 드라이버에 각종 신호를 인가하는 신호 라인들의 정전기 방지회로부를 GIP 더미 게이트 드라이버쪽에 형성하여 시일 마진(Seal margin)을 확보할 수 있는 액정표시장치에 관한 것이다.

통상의 액정 표시장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시한다. 이를 위하여 액정 표시장치는 화소영역들이 매트릭스 형태로 배열된 액정표시 패널과 액정표시 패널을 구동하기 위한 구동회로를 구비한다.

상기 액정표시 패널은 두개의 제 1, 제 2 기판이 일정 공간을 갖고 합착되고, 상기 두 기판 사이에 액정층이 형성된다. 따라서, 상기 액정층을 각 화소 별로 구동하기 위해서, 상기 제 1 기판에는 다수개의 게이트 라인과 다수개의 데이터 라인이 서로 수직하게 교차 배열되어 화소 영역을 정의하고, 각 화소 영역에는 화소 전극이 형성되며, 상기 각 게이트 라인과 데이타 라인이 교차하는 부분에는 박막트랜지스터가 형성되어 상기 각 게이트 라인의 스캔신호에 따라 상기 박막트랜지스터가 턴온되어 상기 데이타 라인의 데이타 신호를 각 화소 전극에 인가하도록 구성된다.

또한, 상기 제 2 기판에는 상기 화소 영역을 제외한 부분에서 빛을 차단하기 위한 블랙매트릭스층과 색상을 구현하기 위해 상기 각 화소 영역에 형성되는 칼라 필터층과 상기 화소 전극에 대응되어 액정층을 구동하기 위한 전계를 형성하는 공통전극이 구비된다.

상기 구동회로는 상기 게이트 라인들을 구동하기 위한 게이트 드라이버와, 상기 데이터 라인들을 구동하기 위한 데이터 드라이버와, 상기 게이트 드라이버와 데이터 드라이버를 제어하기 위한 제어신호 및 데이타 신호 등을 공급하는 타이밍 컨트롤러를 포함한다.

상기 게이트 드라이버는 각 게이트 라인에 순차적으로 스캔 펄스를 출력하기 위해 쉬프트 레지스터를 구비한다. 상기 쉬프트 레지스터는 서로 종속적으로 연결된 다수의 스테이지들로 구성된다. 상기 다수의 스테이지들은 상기 스캔 펄스를 순차적으로 출력하여 액정 패널의 게이트 라인들을 순차적으로 스캐닝한다.

구체적으로, 상기 다수의 스테이지 중 첫 번째 스테이지는 타이밍 컨트롤러로부터의 스타트 신호를 트리거 신호로 입력받고 첫 번째 스테이지를 제외한 나머지 스테이지들은 이 전단의 스테이지로부터의 출력신호를 트리거 신호로 입력받는다. 아울러 다수의 스테이지 각각은 서로 순차적인 위상차를 갖는 다수의 클럭 펄스 중 적어도 한 개의 클럭 펄스를 인가받는다. 이에 따라, 첫 번째 스테이지부터 마지막 스테이지까지 스캔 펄스를 순차적으로 출력하게 된다.

이와 같은 종래의 게이트 드라이버는 상기 게이트 구동부의 쉬프트 레지스터가 내장되는 별도의 게이트 드라이버 집적회로(Gate Driver IC)를 만들고 이를 TCP 공정 등을 이용하여 액정표시패널의 게이트 라인 패드에 연결하여 사용하였다.

그러나, 최근에는 상기 데이타 드라이버는 데이타 드라이버 집적회로를 이용하였으나, 상기 게이트 드라이버는 재료비 절감, 공정수의 감소 및 공정 시간의 단축을 위해 액정표시 패널 상에 쉬프트 레지스트를 형성하는 게이트 인 패널(Gate In Panel, GIP)기술이 사용되고 있다.

이와 같은 종래의 GIP 구조의 액정표시장치를 설명하면 다음과 같다.

도 1은 종래의 GIP 구조의 액정표시장치의 평면도이고 도 2는 도 1의 정전기 방지 회로부의 확대 평면도이다.

종래의 GIP 구조의 액정표시장치는, 도 1에 도시한 바와 같이, 일정 공간을 갖고 시일재(sealant)(10)에 의해 하부 기판(1)과 상부기판(2)이 합착된다. 이 때, 상기 하부 기판(1)은 상부 기판(2)보다 더 크게 형성되어 데이타 드라이버 등이 실장되는 비 표시 영역을 갖고, 상기 시일재(10) 안쪽의 상기 합착된 상하부 기판(1, 2)에 표시 영역을 갖는다. 도 1에서는 상기 하부 기판(1)의 비표시 영역에 TCP(7)가 실장됨을 도시하였고, 최근에는 하부 기판의 공통 배선과 상기 기판의 공통 전극을 연결하기 위한 Ag도트를 사용하지 않고 상기 시일재로 전도성 시일재를 사용하여 상기 공통 배선과 공통 전극을 전기적으로 연결한다.

또한, 상기와 같이 상기 합착된 상하부 기판(1, 2)의 표시 영역은 액티브 영역(A/A)과 더미 영역(D)으로 구분된다.

상술한 바와 같이, 상기 하부기판(1)의 표시영역 중 액티브 영역(A/A)에는 게이트 라인, 데이터 라인, 화소전극 및 박막트랜지스터가 형성되고, 상기 상부 기판(2)의 표시 영역 중 액티브 영역(A/A)에는 블랙매트륵스층, 칼라 필터층 및 공통 전극 등이 형성된다.

상기 하부기판(1)의 표시 영역중 더미 영역(D)에는, 공통 배선(도면에는 도시되지 않음), GIP 게이트 드라이버(3), GIP 더미 게이트 드라이버(4), 상기 타이밍 콘트롤러에서 출력되는 각종 신호(클럭신호, 인에이블 신호, 스타트 신호, 공통 전압 등)를 상기 GIP 게이트 드라이버(3) 및 GIP 더미 게이트 드라이버(4)에 인가 하기 위한 신호 라인들(5)이 형성되고, 상기 상부 기판(2)의 표시 영역 중 더미 영역(D)에는 블랙매트릭스층이 형성된다.

물론, 상기 표시 영역의 상기 상하부 기판(1, 2) 사이에는 액정층이 형성된다.

이 때, 공정 중 상기 신호 라인들(5)에 정전기가 인가되면 내부 회로의 소자들이 파괴되므로 이를 방지하기 위해 상기 신호 라인들(5)에 정전기 방지회로(6)가 설치된다.

이와 같은 정전기 방지회로부(6)를 도 2를 참조하여 보다 더 구체적으로 설명하면 다음과 같다.

상기 정전기 방지 회로부(6)는 액정표시 패널의 좌측 상단의 더미 영역에 형성된 것으로, 첫번째 게이트 라인(더미 게이트 라인)를 이용하여 정전기 방지 회로부를 구성한다.

즉, 각 신호 라인들(5)과 액티브 영역의 첫번째 게이트 라인(1st gate line) 사이에 상기 각 신호 라인에 상응하는 별도의 라인(8)을 상기 더미 영역에 구성하고, 상기 신호 라인들의 수에 상응하는 정전기 방지 소자(6a)들을 상기 각 라인(8)에 배치하였다.

그러나 이와 같은 종래의 GIP 구조의 액정표시장치에 있어서는 다음과 같은 문제점이 있었다.

즉, 상기 시일재를 정전기 방지회로부와 중첩시킬 수 없고, 상기 신호 라인들의 정전기 방지회로부를 상기 첫번째 게이트 라인이 형성되는 액정표시 패널의 좌측 상단의 더미 영역에 형성하므로, 상기 정전기 방지 회로부가 상기 상하부 기판을 합착하는 시일재와 가까워짐에 따라 시일재 형성 마진이 적게되어 공정에 어려움이 있다.

또한, 상기 정전기 방지 회로부가 상기 상하부 기판을 합착하는 시일재에 가깝게 형성되고, 상기 시일재가 전도성 시일재일 경우 상부 기판의 공통 전극과 상기 신호 라인들이 쇼트(short)되어 불량이 발생될 가능성이 높다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 상기 정전기 방지회로부를 보다 공간이 넓은 GIP 더미 게이트 드라이버에 인접한 액정표시 패널의 좌측 하부에 배치하여 시일재의 마진을 향상시키고 더불어 수율을 향상시킬 수 있는 GIP 구조의 액정표시장치를 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 액정표시장치는, 액티브 영역과 더미 영역을 구비하여 서로 마주보는 제 1, 제 2 기판; 상기 제 1 기판의 하측 더미 영역에 형성되는 공통 배선; 상기 제 1 기판의 일측 더미 영역에 형성되는 GIP 게이트 드라이버; 상기 GIP 게이트 드라이버와 상기 공통 배선 사이의 더미 영역에 형성되는 GIP 더미 게이트 드라이버; 타이밍 콘트롤러에서 출력되는 신호들을 상기 GIP 게이트 드라이버 및 GIP 더미 게이트 드라이버에 인가하기 위해 상기 제 1 기판의 일측 더미 영역에 형성되는 신호 라인들; 그리고 상기 신호 라인들과 상기 공통 배선 사이의 상기 제 1 기판의 더미 영역에 배치되는 정전기 방지회로부 를 구비하여 구성됨에 그 특징이 있다.

상기와 같은 특징을 갖는 본 발명의 실시예에 따른 액정표시장치를 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.

도 3은 본 발명의 실시예에 따른 액정표시장치의 평면도이고, 도 4는 본 발명의 실시예에 따른 정전기 방지 회로부의 확대 평면도이다.

본 발명에 따른 GIP 구조의 액정표시장치는, 도 3에 도시한 바와 같이, 일정 공간을 갖고 시일재(sealant)(110)에 의해 하부 기판(10)과 상부기판(20)이 합착된다. 이 때, 상기 하부 기판(10)은 상부 기판(20)보다 더 크게 형성되어 데이타 드라이버 등이 실장되는 비 표시 영역을 갖고, 상기 시일재(100) 안쪽의 상기 합착된 상하부 기판(10, 20)에 표시 영역을 갖는다. 도 3에서는 상기 하부 기판(10)의 비표시 영역에 TCP(70)가 실장됨을 도시하였다.

또한, 상기와 같이 상기 합착된 상하부 기판(10, 20)의 표시 영역은 액티브 영역(A/A)과 더미 영역(D)으로 구분된다.

상술한 바와 같이, 상기 하부기판(10)의 표시영역 중 액티브 영역(A/A)에는 게이트 라인, 데이터 라인, 화소전극 및 박막트랜지스터가 형성되고, 상기 상부 기판(20)의 표시 영역 중 액티브 영역(A/A)에는 블랙매트륵스층, 칼라 필터층 및 공통 전극 등이 형성된다.

상기 하부기판(10)의 표시 영역중 더미 영역(D)에는, 공통 배선(110), GIP 게이트 드라이버(30), GIP 더미 게이트 드라이버(40), 상기 타이밍 콘트롤러에서 출력되는 각종 신호(클럭신호, 인에이블 신호, 스타트 신호, 공통 전압 등)를 상기 GIP 게이트 드라이버(30) 및 GIP 더미 게이트 드라이버(40)에 인가하기 위한 신호 라인들(50)이 형성되고, 상기 상부 기판(20)의 표시 영역 중 더미 영역(D)에는 블랙매트릭스층이 형성된다.

여기서, 상기 공통 배선(110)은 상기 액정표시 패널의 하측 더미 영역에 형성되고, 일체로 형성되는 것이 아니라, 상기 공통 배선(110)위에 시일재(100)가 중첩되므로 상기 시일재(100)에 광을 조사하여 상기 시일재(100)를 경화시키기 위하여 복수개의 라인으로 공통 배선(110)을 형성한다. 또한, 상기 GIP 더미 게이트 드라이버(40)는 상기 GIP 게이트 드라이버(30)보다 차지하는 면적이 작기 때문에 상기 GIP 더미 게이트 드라이버(40) 부분의 더미 영역의 공간이 액정표시패널의 좌측 상단보다 더 넓다.

물론, 상기 표시 영역의 상기 상하부 기판(10, 20) 사이에는 액정층이 형성된다.

이 때, 공정 중 상기 신호 라인들(50)에 정전기가 인가되면 내부 회로의 소자들이 파괴되므로 이를 방지하기 위해 상기 신호 라인들(50)에 정전기 방지회로부(60)가 설치된다.

이와 같은 정전기 방지회로부(60)를 도 4를 참조하여 보다 더 구체적으로 설명하면 다음과 같다.

상기 정전기 방지 회로부(60)는 액정표시 패널의 좌측 하단의 더미 영역에 형성된 것으로, 상기 공통 배선(110)를 이용하여 정전기 방지 회로부(60)를 구성한다.

즉, 각 신호 라인들(50)과 상기 공통 배선(110) 사이에 상기 각 신호 라인에 상응하는 별도의 라인(80)을 상기 더미 영역에 구성하고, 상기 신호 라인들(50)의 수에 상응하는 정전기 방지 소자(60a)들을 상기 각 라인(80)에 배치하였다.

상기에서, 상기 GIP 게이트 드라이버(30) 하측에 GIP 더미 게이트 드라이버(40)가 형성되고, 상기 GIP 더미 게이트 드라이버(40) 일측의 신호 라인들(50)과 상기 공통 배선(110) 사이의 더미 영역에 상기 정전기 방지회로부(60)가 배치된다.

이상에서 설명한 바와 같은 본 발명에 따른 GIP 구조의 액정표시장치에 있어서는 다음과 같은 효과가 있다.

즉, 상기 신호 라인들의 정전기 방지회로부를 상기 액정표시 패널의 좌측 상단의 더미 영역보다 더미 공간이 더 넓은 좌측 하단에 형성하므로, 상기 정전기 방지 회로부를 상기 상하부 기판을 합착하는 시일재와 사이를 넓게 할 수 있기 때문에 상기 시일재 형성 마진을 충분히 확보할 수 있다.

또한, 상기 정전기 방지 회로부가 상기 상하부 기판을 합착하는 시일재와 일정 거리를 유지할 수 있으므로 상기 시일재가 전도성 시일재일지라도 상부 기판의 공통 전극과 상기 신호 라인들이 쇼트(short)되는 것을 방지하여 수율을 향상시킬 수 있다.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자 에게 있어 명백할 것이다.

Claims (3)

1. 액티브 영역과 더미 영역을 구비하여 서로 마주보는 제 1, 제 2 기판;

   상기 제 1 기판의 하측 더미 영역에 형성되는 공통 배선;

   상기 제 1 기판의 일측 더미 영역에 형성되는 GIP 게이트 드라이버;

   상기 GIP 게이트 드라이버와 상기 공통 배선 사이의 더미 영역에 형성되는 GIP 더미 게이트 드라이버;

   타이밍 콘트롤러에서 출력되는 신호들을 상기 GIP 게이트 드라이버 및 GIP 더미 게이트 드라이버에 인가하기 위해 상기 제 1 기판의 일측 더미 영역에 형성되는 신호 라인들; 그리고

   상기 신호 라인들과 상기 공통 배선 사이의 상기 제 1 기판의 더미 영역에 배치되는 정전기 방지회로부를 구비하여 구성됨을 특징으로 하는 GIP 구조의 액정표시장치.
2. 제 1 항에 있어서,

   상기 정전기 방지회로부는 좌측 하단의 더미 영역에 배치됨을 특징으로 하는 GIP 구조의 액정표시장치.
3. 제 1 항에 있어서,

   상기 정전기 방지 회로부는 상기 신호 라인들에 상응하는 정전기 방지 소자 와,

   상기 각 정전기 방지 소자를 상기 각 신호 라인과 상기 공통 배선에 연결하는 복수개의 라인을 구비하여 구성됨을 특징으로 하는 GIP 구조의 액정표시장치.

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