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KR20070070091A - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

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KR20070070091A
KR20070070091A KR1020060134661A KR20060134661A KR20070070091A KR 20070070091 A KR20070070091 A KR 20070070091A KR 1020060134661 A KR1020060134661 A KR 1020060134661A KR 20060134661 A KR20060134661 A KR 20060134661A KR 20070070091 A KR20070070091 A KR 20070070091A
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South Korea
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semiconductor substrate
adhesive layer
layer
support
semiconductor device
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고우지로 가메야마
아끼라 스즈끼
다까히로 오이까와
Original Assignee
산요덴키가부시키가이샤
산요 한도타이 세이조우 가부시키가이샤
산요 세미컨덕터 컴퍼니 리미티드
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Abstract

지지체를 이용한 반도체 장치의 제조 방법에 있어서, 제조 공정을 복잡화시키지 않고, 신뢰성 및 수율의 향상을 도모한다. 레지스트층이나 보호층(20)을 마스크로 하여 제2 절연막(9), 반도체 기판(1), 제1 절연막(2), 및 패시베이션막(4)을 순서대로 에칭하여 제거한다. 이 에칭에 의해, 접착층(5)이 해당 개구부(21) 내에서 일부 노출된다. 이 시점에서 다수의 반도체 장치는 개개의 반도체 칩으로 분할된다. 다음으로, 도 10에 도시한 바와 같이, 개구부(21)를 통해 용해제(25)(예를 들면, 알코올이나 아세톤)를 해당 노출된 접착층(5)에 대하여 공급하여, 접착력을 서서히 저하시킴으로써 반도체 기판(1)으로부터 지지체(6)를 박리 제거한다.
지지체, 패시베이션막, 백 그라인드, 레지스트층, 에칭, 접착층, 개구부, 비어 홀, 보호막, 용해제

Description

반도체 장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 4는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 5는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 6은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 7은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 8은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 9는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 10은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 11은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 12는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 13은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 14는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 15는 종래의 반도체 장치의 제조 방법을 설명하는 단면도.
도 16은 종래의 반도체 장치의 제조 방법을 설명하는 단면도.
도 17은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 18은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 19는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하는 평면도.
도 20은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 21은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 22는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 23은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 24는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 25는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 26은 본 발명의 실시예에 따른 반도체 장치의 변경예를 설명하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 100 : 반도체 기판
2, 102 : 제1 절연막
3, 101 : 패드 전극
4, 103 : 패시베이션막
5, 105 : 접착층
6 : 지지체
7, 10, 18, 23 : 레지스트층
8, 107 : 비어 홀
9, 108 : 제2 절연막
15, 109 : 배리어층
16, 110 : 관통 전극
17, 111 : 배선층
20, 112 : 보호층
21 : 개구부
22, 113 : 도전 단자
25 : 용해제
30 : 전극 접속층
31 : 니켈층
32 : 금층
40, 40a, 40b, 50 : 홈부
41 : (반도체 기판의)외주부
41 : 개구부
60 : 절연막
104 : 글래스 기판
106 : 관통 구멍
115 : 다이싱 테이프
DL : 다이싱 라인
[특허 문헌 1] 일본 특개2005-191550호 공보
[특허 문헌 2] 일본 특개2002-270676호 공보
[특허 문헌 3] 일본 특개2001-185519호 공보
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 지지체를 이용한 반도체 장치의 제조 방법에 관한 것이다.
최근, 실장 밀도를 높이기 위해서 반도체 칩의 박형화, 소형화가 요구되고 있으며, 이 요구를 만족시키기 위해서도 실리콘 등의 반도체 기판을 얇게 할 필요가 있다. 그러나, 반도체 기판이 얇아지면, 제조 공정에서 강도 저하에 의한 휘어짐이나 파손이 발생하므로 반송이 불가능하게 된다. 따라서, 글래스 기판이나 보호 테이프 등의 지지체를 반도체 기판의 한쪽 면에 접착하고, 지지체가 접착되어 있지 않은 면을 그라인더 등으로 연삭함으로써 박형화하는 것이 일반적으로 행해지고 있다.
도 15, 도 16은 종래의 반도체 장치의 제조 방법에 있어서의 지지체의 박리 제거의 공정의 개략을 도시하는 단면도이다. 도 15에 도시한 바와 같이, 실리콘 등으로 이루어지는 반도체 기판(100)의 표면에는 알루미늄 등으로 이루어지는 패드 전극(101)이 실리콘 산화막 등의 제1 절연막(102)을 개재하여 형성되어 있다. 또한, 패드 전극(101)의 일부 상에는 실리콘 질화막 등의 패시베이션막(103)으로 피복되어 있다. 또한, 반도체 기판(100)의 표면에는, 지지체로서의 글래스 기판(104)이 접착층(105)을 개재하여 접착되어 있다. 여기서, 글래스 기판(104)에는 접착층(105)의 용해제를 공급하기 위한 관통 구멍(106)이 복수 형성되어 있는 것으로 한다. 또한, 글래스 기판(104)이나 금속이나 수지 등으로 이루어지는 강성의 기판 대신에 필름 형상의 보호 테이프를 지지체로서 이용할 수도 있다.
또한, 반도체 기판(100)을 관통하고, 그 이면부터 패드 전극(101)에 도달하는 비어 홀(107)이 형성되어 있다. 이 비어 홀(107)의 측벽 및 반도체 기판(100)의 이면에는 실리콘 산화막 등의 제2 절연막(108)이 형성되어 있다.
또한, 비어 홀(107) 내에는 패드 전극(101)과 전기적으로 접속된 배리어층(109) 및 관통 전극(110)이 형성되고, 반도체 기판(100)의 이면에는 해당 관통 전극(110)과 연결된 배선층(111)이 연장되어 있다. 그리고, 제2 절연막(108), 배선층(111), 관통 전극(110)을 피복하여 솔더 레지스트 등으로 이루어지는 보호층(112)이 형성되고, 보호층(112)의 소정 영역은 개구되고 해당 개구부에 볼 형상의 도전 단자(113)가 형성되어 있다.
그리고, 도 16에 도시한 바와 같이, 반도체 기판(100)의 이면에 다이싱 테이프(115)를 접착하고, 관통 구멍(106)으로부터 접착층(105)의 용해제(예를 들면, 알코올이나 아세톤)를 공급하여, 글래스 기판(104)을 박리 제거한다. 그 후, 다이싱 블레이드나 레이저를 이용하여 다이싱 라인 DL을 따라 커트함으로써 개개의 반도체 칩으로 분할한다.
또한, 글래스 기판(104) 대신에 필름 형상의 보호 테이프를 이용한 경우에는, 다이싱 후, 예를 들면 점착 테이프를 이용하여 떼어내도록 하여 보호 테이프(지지체)를 박리시켰다(특허 문헌 2의 도 7 등 참조).
상술한 기술은 상기한 특허 문헌에 기재되어 있다.
그러나, 상술한 종래의 반도체 장치의 제조 방법에서는, 지지체로서의 글래스 기판(104)에, 접착층(105)의 용해제를 공급할 수 있는 경로로서의 미세한 관통 구멍(106)이나 홈 등을 형성시켰기 때문에, 제조 공정이 복잡해져 고비용으로 되는 등의 문제가 있었다. 또한, 이와 같이 용해제 공급 경로가 형성된 지지체를 이용하면, 해당 경로가 형성된 개소로부터 아웃 가스(Out-Gas)의 발생이나 부식 물질의 침입 등, 반도체 장치의 제조 프로세스에 악영향을 미치는 경우가 있다. 또한, 용해제 공급 경로를 실시하는 가공에 의해 지지체의 강도가 저하되어, 지지체에 기계적 손상이 발생하는 경우가 있다. 또한, 지지체를 리사이클할 때에 관통 구멍(106)이나 홈 등의 용해제 공급 경로의 금속 오염 상황의 검증이 곤란했다.
또한, 관통 구멍(106)이나 홈 등의 용해제 공급 경로가 형성된 글래스나 석영이나 세라믹, 금속, 수지 등의 강성의 지지체 대신에 필름 형상의 보호 테이프를 지지체로서 이용할 수도 있지만, 종래의 보호 테이프를 떼어내는 방법에서는, 보호 테이프를 박리시킬 때에 박형화된 반도체 장치에 기계적 결함이 발생한다고 하는 문제가 있었다. 또한, 보호 테이프를 지지체로서 이용한 경우에는 제조 프로세스 에서 보호 테이프의 내열성을 고려해야만 하는 문제도 있었다.
따라서, 본 발명은 지지체를 이용한 반도체 장치의 제조 공정을 간소화하여, 제조 코스트의 저감, 신뢰성 및 수율을 향상시키는 것을 목적으로 한다. 또한, 반도체 장치의 박형화·소형화에 적합한 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 중심이 된 특징은 이하와 같다. 즉, 본 발명의 반도체 장치의 제조 방법은, 그 표면 상에 패드 전극이 형성된 반도체 기판을 준비하고, 상기 반도체 기판의 표면 상에 접착층을 개재하여 지지체를 접착하는 공정과, 상기 반도체 기판에 비어 홀을 형성하는 공정과, 상기 비어 홀 내에 상기 패드 전극과 전기적으로 접속된 관통 전극을 형성하는 공정과, 상기 관통 전극을 포함한 상기 반도체 기판의 이면 상을 피복하는 보호층을 형성하는 공정과, 상기 반도체 기판을 일부 제거하여, 상기 접착층을 일부 노출시키는 공정과, 상기 접착층이 노출된 개소로부터 상기 접착층을 용해시키는 용해제를 공급함으로써, 상기 반도체 기판으로부터 상기 지지체를 분리하는 공정을 갖는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 상기 지지체를 접착하는 공정 전에, 상기 패드 전극 상에, 다른 반도체 장치의 전극과 접속하기 위한 전극 접속층을 형성하는 공정을 갖는 것을 특징으로 한다.
또한, 본 발명의 상기 지지체는 상기 용해제를 공급할 수 있는 경로가 형성되어 있지 않은 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 반도체 기판의 표면 상에 접착층을 개재하여 지지체를 접착하는 공정과, 상기 반도체 기판을 일부 제거하여, 상기 반도체 기판의 이면으로부터 상기 접착층을 노출시키는 개구부를 형성하는 공정과, 상기 접착층이 노출된 개소로부터 상기 접착층을 용해시키는 용해제를 공급함으로써, 상기 반도체 기판으로부터 상기 지지체를 분리하는 공정을 갖는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 절연막을 개재하여 패드 전극이 형성된 반도체 기판을 준비하고, 상기 반도체 기판의 표면 상에 접착층을 개재하여 지지체를 접착하는 공정과, 상기 반도체 기판 및 상기 절연막을 제거하여, 상기 패드 전극을 노출시키는 공정과, 상기 노출된 패드 전극과 전기적으로 접속된 배선층을 형성하는 공정과, 상기 배선층을 포함한 상기 반도체 기판의 이면을 피복하는 보호막을 형성하는 공정과, 상기 반도체 기판을 일부 제거하여, 상기 접착층을 일부 노출시키는 공정과, 상기 접착층이 노출된 개소로부터 상기 접착층을 용해시키는 용해제를 공급함으로써, 상기 반도체 기판으로부터 상기 지지체를 분리하는 공정을 갖는 것을 특징으로 한다.
<실시예>
다음으로, 본 발명의 제1 실시예에 대하여 도면을 참조하면서 설명한다. 도 1∼도 10은 각각 제조 공정순으로 도시한 단면도이다.
우선, 도 1에 도시한 바와 같이, 그 표면에 도시되지 않은 전자 디바이스(예를 들면, CCD나 적외선 센서등의 수광 소자나 발광 소자)가 형성된 반도체 기판(1) 을 준비한다. 반도체 기판(1)은, 예를 들면 300㎛∼700㎛ 정도의 두께로 되어 있다. 그리고, 반도체 기판(1)의 표면에 제1 절연막(2)(예를 들면, 열산화법이나 CVD법에 의해 형성된 실리콘 산화막이나 BPSG막)을, 예를 들면 2㎛의 막 두께로 형성한다.
다음으로, 스퍼터링법이나 도금법, 그 밖의 성막 방법에 의해 알루미늄(Al)이나 구리(Cu) 등의 금속층을 형성하고, 그 후 도시되지 않은 레지스트층을 마스크로 하여 해당 금속층을 에칭하여, 제1 절연막(2) 상에 패드 전극(3)을, 예를 들면 1㎛의 막 두께로 형성한다. 패드 전극(3)은, 반도체 기판(1) 상의 전자 디바이스나 그 주변 소자와 전기적으로 접속되어 있다.
다음으로, 반도체 기판(1)의 표면에 패드 전극(3)의 일부 상을 피복하는 패시베이션막(4)(예를 들면, CVD법에 의해 형성된 실리콘 질화막)을 형성한다. 또한, 제1 절연막(2) 및 패시베이션막(4)은, 개개의 반도체 칩의 경계 상에는 형성시키지 않아도 되지만, 후술하는 바와 같이 스토퍼층으로서 이용하는 관점에서 경계 상에 형성시켜도 된다.
다음으로, 패드 전극(3)을 포함하는 반도체 기판(1)의 표면 상에, 에폭시 수지, 레지스트, 아크릴 등의 접착층(5)을 개재하여 지지체(6)를 접합한다. 지지체(6)는, 예를 들면 필름 형상의 보호 테이프이어도 되지만, 글래스나 석영, 세라믹, 플라스틱, 금속, 수지 등의 강성이 있는 기판인 것이, 박형화되는 반도체 기판(1)을 강고하게 지지하여, 사람 손에 의하지 않는 반송의 자동화를 하는 데에 있어서 바람직하다. 또한, 지지체(6)에 접착층(5)의 용해제를 공급하기 위한 경로 (관통 구멍이나 홈 등)를 가공 형성할 필요는 없다. 지지체(6)는 반도체 기판(1)을 지지함과 함께 그 표면을 보호하는 기능을 갖는 것이다.
다음으로, 반도체 기판(1)의 이면에 대하여 이면 연삭 장치(그라인더)를 이용하여 백 그라인드를 행하여, 반도체 기판(1)의 두께를 소정의 두께(예를 들면, 50∼20㎛ 정도)로 연삭한다. 해당 연삭 공정은 에칭 처리이어도 되고, 그라인더와 에칭 처리의 병용이어도 된다. 또한, 최종 제품의 용도나 사양, 준비한 반도체 기판(1)의 당초 두께에 따라서는, 해당 연삭 공정을 행할 필요가 없는 경우도 있다.
다음으로, 도 2에 도시한 바와 같이, 반도체 기판(1)의 이면 상에 선택적으로 레지스트층(7)을 형성한다. 레지스트층(7)은 반도체 기판(1)의 이면 중 패드 전극(3)에 대응하는 위치에 개구부를 갖고 있다. 다음으로, 이 레지스트층(7)을 마스크로 하여 반도체 기판(1)을 에칭한다. 이 에칭에 의해, 패드 전극(3)에 대응하는 위치의 반도체 기판(1)을 해당 이면으로부터 표면에 이르러 관통하는 비어 홀(8)이 형성된다. 비어 홀(8)의 저부에서는 제1 절연막(2)이 노출된다. 또한, 레지스트층(7)을 마스크로 하여 에칭을 행하여, 해당 노출된 제1 절연막(2)을 제거한다. 또한, 이 제1 절연막(2)의 에칭 공정은 이 단계에서는 행하지 않고 다른 에칭 공정과 동시에 행해져도 된다.
또한, 도시하지는 않지만, 비어 홀(8)은 반도체 기판(1)을 해당 이면으로부터 표면에 이르러 관통하지 않아도 되고, 반도체 기판(1)의 도중에 그 저부가 있어도 된다.
다음으로, 레지스트층(7)을 제거한 후, 도 3에 도시한 바와 같이 비어 홀(8) 내를 포함하는 반도체 기판(1)의 이면의 전체면에 제2 절연막(9)(예를 들면, CVD법에 의해 형성된 실리콘 산화막이나 실리콘 질화막)을 형성한다.
다음으로, 도 4에 도시한 바와 같이 제2 절연막(9) 상에 레지스트층(10)을 형성한다. 다음으로, 도 5에 도시한 바와 같이 레지스트층(10)을 마스크로 하여 비어 홀(8)의 저부의 제2 절연막(9)을 에칭하여 제거한다. 또한, 제2 절연막(9)이 반도체 기판(1)의 이면이 가장 두껍고, 비어 홀(8) 내의 측벽, 저부를 향함에 따라 얇게 형성되는 경향을 이용하여, 마스크없이 해당 에칭을 행할 수도 있다. 마스크없이 에칭함으로써 제조 프로세스의 합리화를 도모할 수 있다.
다음으로, 도 6에 도시한 바와 같이 비어 홀(8)을 포함하는 반도체 기판(1)의 이면의 제2 절연막(9) 상에 배리어층(15)을 형성한다. 또한, 배리어층(15) 상에 도시되지 않은 시드층을 형성한다. 여기서, 상기 배리어층(15)은, 예를 들면 티탄(Ti)층, 티탄나이트라이드(TiN)층, 탄탈나이트라이드(TaN)층 등으로 이루어진다. 또한, 상기 시드층은, 후술하는 배선층(17)을 도금 형성하기 위한 전극이 되는 것으로, 예를 들면 구리(Cu) 등의 금속으로 이루어진다. 이들 층은 스퍼터법이나 도금법, 그 밖의 성막 방법에 의해 형성된다.
다음으로, 비어 홀(8) 내를 포함하는 배리어층(15) 및 도시되지 않은 시드층 상에, 예를 들면 전해 도금법에 의해 구리(Cu)로 이루어지는 관통 전극(16) 및 이것과 연속하여 접속된 배선층(17)을 형성한다. 관통 전극(16) 및 배선층(17)은 배리어층(15) 및 도시되지 않은 시드층을 개재하여 비어 홀(8)의 저부에서 노출되는 패드 전극(3)과 전기적으로 접속된다.
또한, 관통 전극(16)은 비어 홀(8) 내에 완전하게 충전되어 있지 않아도 되고, 도 14에 도시한 바와 같이 불완전하게 충전되어 있어도 된다. 이러한 구성에 의하면, 관통 전극(16) 및 배선층(17)의 형성에 필요한 도전 재료를 절약함과 함께, 완전히 충전된 경우에 비하여 관통 전극(16), 배선층(17)을 단시간에 형성할 수 있으므로 스루풋이 상승하는 이점이 있다.
다음으로, 도 7에 도시한 바와 같이 반도체 기판(1)의 이면의 배선층(17) 상에 배선 패턴 형성용의 레지스트층(18)을 선택적으로 형성한다. 다음으로, 레지스트층(18)을 마스크로 하여 불필요한 부분의 배선층(17) 및 시드층을 에칭하여 제거한다. 이 에칭에 의해, 배선층(17)이 소정의 배선 패턴으로 패터닝된다. 계속해서, 배선층(17)을 마스크로 하여 반도체 기판(1)의 이면에 형성된 배리어층(15)을 선택적으로 에칭하여 제거한다.
또한, 배리어층(15), 관통 전극(16), 배선층(17)의 형성은 상기 공정에 한정되지 않는다. 예를 들면, 반도체 기판(1)의 이면 상 중, 배리어층(15)이나 배선층(17)을 형성시키지 않은 영역에 레지스트층 등을 형성시키고, 그 후 이 레지스트층 등으로 피복되어 있지 않은 영역에 배리어층(15)이나 배선층(17) 등을 형성시킴으로써 그 패터닝을 해도 된다. 이러한 공정에서는 레지스트층(18)은 불필요하다.
다음으로, 도 8에 도시한 바와 같이, 반도체 기판(1)의 이면 상에, 예를 들면 솔더 레지스트와 같은 유기 재료나 실리콘 질화막 등의 무기 재료로 이루어지는 보호층(20)을 다이싱 라인에 대응하는 위치에 개구부(21)가 형성되도록 선택적으로 형성한다. 또한, 개구부(21)는 이 시점에서 형성하지 않고, 후술하는 레지스트층(23)을 마스크로 한 에칭 시에 형성해도 된다. 또한, 보호층(20) 중, 도전 단자 형성 영역을 개구시키고, 해당 개구에서 노출되는 배선층(17) 상에 니켈 및 금으로 이루어지는 전극 접속층(도시 생략)을 형성한 후에 땜납을 스크린 인쇄하고, 이 땜납을 열처리에서 리플로우시킴으로써 볼 형상의 도전 단자(22)를 형성한다. 또한, 도전 단자(22)의 형성 방법은, 디스펜서를 이용하여 땜납이나 볼 형상 단자등을 도포하는 소위 디스펜스법(도포법)이나 전해 도금법 등으로 형성할 수도 있다.
다음으로, 도 9에 도시한 바와 같이, 반도체 기판(1)을 일부 제거하여 접착층(5)을 일부 노출시킨다. 구체적으로는, 예를 들면, 반도체 기판(1)의 이면 상에 레지스트층(23)을 형성시키고, 이를 마스크로 하여 제2 절연막(9), 반도체 기판(1), 제1 절연막(2), 및 패시베이션막(4)을 순서대로 에칭하여 제거한다. 또한, 레지스트층(23)을 마스크로서 이용하지 않고, 보호층(20)에 개구부(21)를 형성하고, 이것을 마스크로 하여 해당 에칭을 할 수도 있다. 이 에칭에 의해, 접착층(5)이 해당 개구부(21) 내에서 일부 노출된다.
또한, 이 후 레지스트층(23)을 제거하지만, 접착층(5)이 노출되어 있었던 경우, 레지스트층(23)과 접착층(5)의 재료의 관계에 따라서는, 레지스트층(23)을 제거할 때에 접착층(5)도 동시에 제거되게 된다. 따라서, 레지스트층(23)을 제거할 때에 접착층(5)이 동시에 제거되는 것을 방지하는 관점에서 이하의 프로세스를 채용해도 된다. 우선, 레지스트층(23)을 마스크로 하여 제2 절연막(9)과 반도체 기판(1)을 에칭할 때에, 패시베이션막(4) 혹은 제1 절연막(2)을 에칭하지 않고 남긴 다. 다음으로, 제1 절연막(2) 혹은 패시베이션막(4)을, 접착층(5)을 보호하는 스토퍼층으로서 이용하여, 레지스트층(23)을 제거한다. 다음으로, 예를 들면 웨트 에칭 등의 방법으로 제1 절연막(2) 및 패시베이션막(4)을 제거함으로써, 접착층(5)을 일부 노출시킨다.
또한, 접착층(5)을 일부 노출시킨 시점에서 다수의 반도체 장치는 개개의 반도체 칩으로 분할된다. 그 때문에, 반도체 장치의 개편화나 분리를 하기 위한 다이싱 공정 시에 필요했던 다이싱 테이프나 다이싱 블레이드, 레이저 등의 설비가 불필요해져, 제조 공정이 간략화되며, 코스트를 저감할 수 있다.
또한, 본 실시예에서는 다이싱 블레이드를 이용하는 경우에 비해서 개구의 측벽(절단면)이 기계적 응력을 받지 않으므로, 데미지가 적고, 절단면을 매끄럽게 형성할 수 있다고 하는 이점이나, 크랙, 치핑을 방지할 수 있는 이점이 있다. 따라서, 다이싱 공정 시에 발생되었던 기계적 결함을 방지할 수 있어, 신뢰성 및 수율이 높은 반도체 장치를 제조할 수 있다. 또한, 다이싱 블레이드의 압력이나 커트 스피드 등에 대한 제어를 행할 필요가 없어져, 제조 공정이 간략화된다.
또한, 다이싱 블레이드나 레이저에 의해 개편화하는 경우에는, 레지스트층(23)을 형성하기 위한 포토리소그래피 공정은 불필요하다.
다음으로, 도 10에 도시한 바와 같이, 개구부(21)를 통해 용해제(25)(예를 들면 알코올이나 아세톤)를 해당 노출된 접착층(5)에 대하여 공급하여, 접착력을 서서히 저하시킴으로써 반도체 기판(1)으로부터 지지체(6)를 박리 제거한다. 또한, 지지체(6)는 회수하여 재이용할 수도 있다.
이와 같이 접착층(5)에 대하여 직접 용해제(25)를 공급하여 지지체(6)를 박리시킴으로써, 지지체(6)의 박리 시의 부하를 적게 하여, 반도체 장치에 기계적 결함이 발생한다고 하는 문제를 저감시킬 수 있다.
이상의 공정에 의해, 반도체 기판(1)의 표면에 형성된 패드 전극(3)으로부터 그 이면에 형성된 도전 단자(22)에 이르기까지의 배선이 이루어진 칩 사이즈 패키지형의 반도체 장치가 완성된다. 이 반도체 장치를 전자 기기에 내장할 때에는 도전 단자(22)를 회로 기판 상의 배선 패턴에 실장함으로써 외부 회로와 전기적으로 접속된다.
또한, 이상의 공정에 의해 제조된 반도체 장치를 다른 반도체 장치와 적층시키는 용도로 이용하는 경우에는, 그 후 반도체 기판(1)의 이면에 형성된 전자 디바이스 등의 소자를 보호 테이프 등으로 보호하면서, 패드 전극(3) 상에 니켈(Ni) 및 금(Au) 등으로 이루어지는 전극 접속층(30)을 형성시킨다. 그리고, 도 11에 도시한 바와 같이, 전극 접속층(30)을 개재하여 한쪽의 반도체 장치의 패드 전극(3)과 다른 반도체 장치의 도전 단자(22)를 접속시킨다. 전극 접속층(30)이 필요한 것은, 알루미늄 등으로 이루어지는 패드 전극(3)과 땜납 등으로 이루어지는 도전 단자(22)는 접합하기 어렵다고 하는 이유나, 적층 시에 도전 단자(22)의 재료가 패드 전극(3)측에 유입되는 것을 보호한다고 하는 이유에 의한다. 또한, 도 11에서는 반도체 기판(1)의 이면에 배선층(17)이 연장되어 있지 않은 구성을 도시하고 있다.
다음으로 본 발명의 제2 실시예에 대하여 도면을 참조하면서 설명한다. 제1 실시예에 따른 반도체 장치의 제조 방법에 있어서, 완성된 반도체 장치를 적층용으로서 이용하는 경우에는, 이미 상술한 바와 같이 완성 후에 적층에 필요한 전극 접속층(30)을 형성시키는 것이 일반적이다. 그러나, 반도체 기판(1)은 이미 박형화되어 있으므로, 핸들링등의 반송 시에 기계적 결함이 발생할 가능성이 높다고 하는 문제가 있다. 또한, 전극 접속층(30)의 형성은, 반도체 기판(1) 표면의 패드 전극(3) 상에 대해서만의 가공이므로, 해당 가공 시에 다른 표면을 보호할 필요가 있다. 그 때문에 제조 공정이 복잡화되어, 제조 코스트가 증대된다.
따라서, 본 발명의 제2 실시예에서는, 제1 실시예의 제조 공정 외에, 또한 적층용의 반도체 장치의 제조에 적합한 제조 공정을 채용하고 있다. 이하, 상세하게 설명한다. 또한, 제1 실시예와 마찬가지의 구성에 대해서는 동일 부호를 이용하고 있어, 그 설명을 간략하거나 생략한다.
우선, 도 12에 도시한 바와 같이, 그 표면에 도시되지 않은 전자 디바이스가 형성된 반도체 기판(1)을 준비한다. 그리고, 반도체 기판(1)의 표면에 제1 절연막(2)을 형성한다. 다음으로, 스퍼터링법이나 도금법, 그 밖의 성막 방법에 의해 알루미늄(Al)이나 구리(Cu) 등의 금속층을 형성하고, 그 후 도시되지 않은 레지스트층을 마스크로 하여 해당 금속층을 에칭하여, 제1 절연막(2) 상에 패드 전극(3)을 형성한다. 패드 전극(3)은 반도체 기판(1) 상의 전자 디바이스나 그 주변 소자와 전기적으로 접속되어 있다. 다음으로, 반도체 기판(1)의 표면에 패드 전극(3)의 일부 상을 피복하는 패시베이션막(4)을 형성한다. 또한, 패시베이션막(4) 상에, 부식 대책 등의 관점에서 또한 폴리이미드 등의 유기 수지로 이루어지는 절연 막을 보호막으로서 형성시켜도 된다.
다음으로, 도 13에 도시한 바와 같이, 패드 전극(3) 상에 전극 접속층(30)을 형성한다. 전극 접속층(30)은, 예를 들면 니켈(Ni)층(31)과 금(Au)층(32)을 이 순서로 하여 적층한 층으로서, 레지스트층을 마스크로 하여 이들 금속을 순차적으로 스퍼터링하고, 그 후 레지스트층을 제거한다고 하는 리프트 오프법이나, 도금법에 의해 형성할 수 있다. 또한, 전극 접속층(30)의 재질은 도전 단자(22)의 재질에 따라 적절하게 변경할 수 있다. 즉, 니켈층(31)과 금층(32) 이외에 티탄(Ti)층, 구리(Cu)층, 주석(Sn)층, 니켈 바나듐(NiV)층, 탄탈(Ta)층, 팔라듐(Pd)층 등으로 구성되어 있어도 되고, 패드 전극(3)과 도전 단자(22)의 전기적인 접속을 개재하고, 패드 전극(3)을 보호하는 기능을 갖는 것이라면 그 재질은 특별히 한정되지 않으며, 그들의 단층, 적층, 혹은 그들 금속의 합금으로 이루어지는 층이어도 된다. 적층 구조의 예로서는, 니켈층/금층, 티탄층/니켈층/구리층, 티탄층/니켈층/금층, 티탄층/니켈 바나듐층/구리층 등이다.
다음으로, 반도체 기판(1)의 표면 상에, 에폭시 수지 등의 접착층(5)을 개재하여 지지체(6)를 서로 접합시킨다. 이후의 공정은, 이미 상술한 제1 실시예와 마찬가지이므로, 설명을 생략한다.
본 발명의 제2 실시예에 따르면, 제1 실시예에서 얻어진 효과 외에 주로 이하의 효과를 갖는다. 즉, 지지체(6)를 접착하기 전으로서, 반도체 기판(1)을 박형화하기 전에 전극 접속층(30)을 형성하고 있다. 그 때문에, 전극 접속층(30)의 형성 공정에서 핸들링 등의 반송이 용이하여, 기계적 결함이 방지된다.
또한, 반도체 기판(1)의 이면에 배선층(17)이나 도전 단자(22)등이 형성되기 전에 전극 접속층(30)을 형성하고 있다. 그 때문에, 반도체 기판(1)의 이면의 특별한 보호가 불필요해져, 제조 공정이 간략화된다. 또한, 반도체 장치의 완성과 동시에 적층이 가능한 상태가 되므로 작업성, 효율이 좋다. 또한, 관통 전극(16)의 형성 시에, 전극 접속층(30)은 패드 전극(4)을 반도체 기판(1)의 표면측으로부터 보강하는 부재로서도 기능하고 있다. 그 때문에, 관통 전극(16)의 형성 시에 패드 전극(4)의 빠짐이나 파손, 휘어짐 등의 문제를 방지할 수 있다고 하는 이점도 있다.
다음으로, 본 발명의 제3 실시예에 대하여 도면을 참조하면서 설명한다. 또한, 제1 혹은 제2 실시예와 마찬가지의 구성 및 제조 프로세스에 대해서는 동일 부호를 이용하고 있어, 그 설명을 간략하거나 생략한다.
우선, 도 17에 도시한 바와 같이, 그 표면에 도시되지 않은 전자 디바이스가 형성된 반도체 기판(1)을 준비한다. 그리고, 반도체 기판(1)의 표면 상에 제1 절연막(2), 패드 전극(3), 패시베이션막(4)을 순서대로 형성한다.
다음으로, 도 18a에 도시한 바와 같이, 반도체 기판(1)의 표면의 일부를 제거하고, 홈부(40)를 형성한다. 홈부(40)는, 후술하는 바와 같이 용해제 공급 경로의 일부로 되는 부위로서, 그 깊이는 약 10㎛ 이상인 것이 바람직하다.
해당 홈부(40)는, 도 18a에 도시한 바와 같이, 다이싱 라인 DL에 대응하는 위치를 따라 형성하는 것이 바람직하다. 후술하는 바와 같이, 홈부(40)를 다이싱 라인 DL에 대응시킴으로써, 용해제 공급 경로의 형성 공정과, 반도체 칩의 개편화 의 공정(소위, 다이싱 공정)을 동시에 행할 수 있게 되기 때문이다. 도 19a, 도 19b는 홈부(40)가 형성된 반도체 기판(1)의 평면도이다.
홈부(40)의 형성은, 소위 하프 에치로 불리는 것이다. 구체적으로는, 예를 들면 도시되지 않은 레지스트층을 마스크로 한 에칭에 의해 반도체 기판(1)을 일부 제거함으로써, 도 18a에 도시한 바와 같은 홈부(40)를 형성한다.
또한, 다이싱 블레이드를 이용하여 기계적으로 반도체 기판(1)을 일부 제거함으로써, 도 18a에 도시한 바와 같은 홈부(40a)를 형성할 수도 있다. 또한, 다이싱 블레이드를 이용한 경우에 홈부(40a)의 단면은, 도 18b에 도시한 바와 같이 칼날의 형상에 대응한 형상(반도체 기판(1)의 표면측의 폭이 약간 넓어진 형상)을 하고 있다. 이와 같이, 반도체 기판(1)의 표면측의 홈부의 폭을 넓게 하는 것이, 지지체를 박리할 때에 용해제를 원활하게 공급하는 데에 바람직하다. 또한, 홈부(40)의 형성 시에 등방성 에칭 및 이방성 에칭을 조합한 경우에는, 홈부의 단면 형상을 도 18c에 도시한 바와 같이 반도체 기판(1)의 표면측이 넓어져, 이면측에 볼록부를 가진 듯한 형상(홈부(40b))으로 할 수도 있다.
단, 도 19a에 도시한 바와 같이, 홈부(40)가 반도체 기판(1)의 외주로부터 노출되어 있으면, 지지체를 접착한 후에 외부(반도체 기판(1)의 주변부 등)로부터 홈부(40)을 통해 부식성 물질(예를 들면, 웨트 프로세스에서의 약액)이 반도체 기판(1)의 내부에 침입하여, 악영향을 미칠 우려가 있다. 그 때문에, 도 19b에 도시한 바와 같이, 반도체 기판(1)의 외주부(41)의 소정의 간격(예를 들면 약 3㎜)을 제외한 영역에 홈부(40)를 형성하는 것, 즉 지지체(6)를 접착했을 때에 홈부(40)가 외부에 노출되지 않도록 가공하는 것이 바람직하다. 구체적으로는, 예를 들면, 외주부(41)가 제거되지 않도록 레지스트층을 형성하고, 해당 레지스트층을 마스크로 하여 외주부(41)를 제외한 영역에 원하는 홈부(40)를 형성하기 위한 에칭을 행한다. 이러한 제조 공정에 의하면, 지지체(6)를 접착한 후라도 반도체 기판(1)의 외주부(41)가 방호벽의 역할을 가지므로, 반도체 기판(1)의 표면은 부식 물질의 침입으로부터 보호된다.
다음으로, 도 20에 도시한 바와 같이, 반도체 기판(1)의 표면 상에, 접착층(5)을 개재하여 지지체(6)를 접합한다. 다음으로, 반도체 기판(1)의 이면에 대하여 이면 연삭 장치(그라인더)를 이용하여 백 그라인드를 행하여, 반도체 기판(1)의 두께를 소정의 두께로 얇게 한다. 다음으로, 반도체 기판(1)의 이면 상에 선택적으로 레지스트층(7)을 형성한다. 다음으로, 레지스트층(7)을 마스크로 하여 반도체 기판(1)을 에칭하여, 비어 홀(8)을 형성한다.
계속해서, 도 21에 도시한 바와 같이, 제2 절연막(9), 배리어층(15), 시드층, 관통 전극(16), 배선층(17), 보호층(20), 도전 단자(22)를 형성한다. 이들 제조 공정은 상기 제1 실시예와 마찬가지이다.
다음으로, 도 22에 도시한 바와 같이, 반도체 기판(1)을 소정의 다이싱 라인 DL을 따라 일부 제거하여, 접착층(5)을 일부 노출시키는 개구부(41)(용해제 공급 경로)를 형성한다. 개구부(41)는 그 저부에 있어서 홈부(40)와 연통된다. 구체적으로는, 예를 들면, 다이싱 블레이드를 이용하여 보호층(20), 제2 절연막(9), 반도체 기판(1)을 순서대로 홈부(40)에 도달할 때까지 제거한다. 본 실시예에서는, 홈 부(40)의 높이 X만큼 다이싱 블레이드를 반도체 기판(1)의 수직 방향에 대하여 깊게 들어가게 할 필요가 없으므로, 개구부(41)의 형성 시에 다이싱 블레이드가 지지체(6)에 접촉하여 손상시킬 우려는 없어진다.
또한, 개구부(41)의 형성법은 이것에 한정되지 않고, 예를 들면 반도체 기판(1)의 이면 상에 레지스트층(도시 생략)을 형성시키고, 이것을 마스크로 하여, 보호층(20), 제2 절연막(9), 반도체 기판(1)을 순서대로 에칭하여 제거함으로써 개구부(41)를 형성해도 된다. 또한, 보호층(20) 내 홈부(40)에 대응하는 위치에 개구를 형성하고, 보호층(20)을 마스크로 하여 해당 에칭을 할 수도 있다. 또한, 레이저에 의해 개구부(41)를 형성해도 된다.
또한, 에칭에 의해 개구부(41)를 형성한 경우에는, 다이싱 블레이드를 이용하는 경우에 비해서 개구의 측벽(절단면)이 기계적 응력을 받지 않으므로, 데미지가 적고, 절단면을 매끄럽게 형성할 수 있다고 하는 이점이나, 크랙, 치핑을 방지할 수 있는 이점이 있다.
또한, 개구부(41)를 형성하여 접착층(5)을 일부 노출시킨 후에, 다른 공정의 다이싱에 의해 반도체 칩의 개편화를 행할 수도 있지만, 2개의 공정을 동시에 행하는 것이 바람직하다. 즉, 홈부(40) 및 개구부(41)를 다이싱 라인 DL을 따라 형성시킴으로써, 양 공정을 동시에 행할 수 있어, 제조 공정이 간략화되어, 코스트를 저감할 수 있다.
다음으로, 도 23에 도시한 바와 같이 개구부(41)를 통해 용해제(25)를 해당 노출된 접착층(5)에 대하여 공급하여, 접착력을 서서히 저하시킴으로써 반도체 기 판(1)으로부터 지지체(6)를 박리 제거한다. 또한, 이미 상술한 바와 같이 본 실시예에서는 개구부(41)를 형성시킬 때에 지지체(6)를 손상시킬 우려가 없으므로, 지지체(6)를 회수하여 효율적으로 재이용할 수 있다.
또한, 이와 같이 접착층(5)에 대하여 직접 용해제(25)를 공급하여 지지체(6)를 박리 시킴으로써, 지지체(6)의 박리 시의 부하를 적게 하여, 반도체 장치에 기계적 결함이 발생한다고 하는 문제를 저감시킬 수 있다.
이상의 공정에 의해, 반도체 기판(1)의 표면에 형성된 패드 전극(3)으로부터 그 이면에 형성된 도전 단자(22)에 이르기까지의 배선이 이루어진 칩 사이즈 패키지형의 반도체 장치가 완성된다.
이와 같이 제3 실시예에 따르면, 상기 실시예와 마찬가지로, 관통 구멍이나 홈 등의 용해제 공급 경로를 형성한 지지체를 이용할 필요가 없으므로, 제조 공정이 간략화되며, 코스트를 삭감할 수 있다. 또한, 용해제 공급 경로의 존재에 기인하는 아웃 가스의 발생이나 부식 물질의 침입 등의 영향을 방지할 수 있다.
또한, 다이싱 블레이드를 이용하여 개개의 반도체 칩으로 분할한 경우에도, 지지체를 손상시킬 우려가 없다. 그 때문에, 지지체의 리사이클이 용이해져, 제조 코스트를 저감시킬 수 있다.
또한, 이하와 같이 지지체를 박리 제거함으로써 반도체 장치를 제조할 수도 있다. 도 24에 도시한 바와 같이, 반도체 기판(1)의 표면의 일부를 제거하고, 다이싱 라인 DL에 대응하는 위치를 따라 하프 에치하여, 홈부(50)를 형성한다. 홈부(50)의 깊이는 반도체 기판(1)의 원하는 두께, 즉 백 그라인드 시의 반도체 기 판(1)의 두께에 대응시키며, 예를 들면 50㎛ 정도이다.
다음으로, 도 25에 도시한 바와 같이, 반도체 기판(1)의 표면 상에 접착층(5)을 개재하여 지지체(6)를 접합한다. 그리고, 반도체 기판(1)의 이면에 대하여 이면 연삭 장치를 이용하여 백 그라인드를 행하여, 반도체 기판(1)의 두께를 소정의 두께(예를 들면, 50㎛ 정도)로 연삭한다. 여기서, 백 그라인드와 동시에 홈부(50)로부터 접착층(5)이 노출된다. 이후의 공정은 이미 설명한 것과 거의 마찬가지이며, 비어 홀이나 배선층 등을 형성한 후에 홈부(50)의 접착층(5)을 노출시키고, 해당 노출된 부위로부터 용해제를 공급하여, 지지체(6)를 박리 제거함으로써 개개의 반도체 장치가 완성된다.
이 공정에서는, 홈부(50)의 두께를 백 그라인드 시의 두께에 대응시키고, 백 그라인드와 동시에 접착층(5)을 일부 노출시키고 있는 것이 특징이다. 이러한 공정에 따르면, 용해제 공급 경로를 확보하기 위한 반도체 기판(1)의 제거가 백 그라인드와 동시에 이루어지므로, 이후의 다이싱 블레이드나 에칭등에 의한 반도체 기판(1)의 일부 제거가 불필요해져, 지지체(6)를 손상시킬 우려가 없어진다. 또한, 접착층(5)을 노출시키는 공정과, 반도체 칩의 개편화를 동시에 행할 수도 있어, 프로세스의 합리화를 도모할 수 있다.
또한, 제3 실시예에 의해 제조되는 반도체 장치를 다른 반도체 장치와 적층시키는 용도로 이용하는 경우에는, 제2 실시예에서 설명한 공정(전극 접속층(30)의 형성 공정)을 추가해도 된다.
또한, 이상의 실시예에서는, 볼 형상의 도전 단자(22)를 갖는 BGA(Ball Grid Array)형의 반도체 장치에 대하여 설명했지만, 본 발명은 볼 형상의 도전 단자를 갖지 않는 LGA(Land Grid Array)형, CSP형, 플립 칩형의 반도체 장치에 적용하는 것이어도 상관없다.
또한, 이상의 실시예에서는 소위 관통 전극형의 반도체 장치에 대하여 설명했지만, 본 발명은 상기 실시예에 한정되는 것이 아니라 그 요지를 일탈하지 않는 범위에서 변경 가능한 것은 물론이다.
예를 들면, 상기 실시예에서는, 반도체 기판(1)의 표면측(소자면측)에 지지체(6)가 접착되어 있었지만, 도 26에 도시한 바와 같이 다른 쪽의 면측(비소자면측)에 지지체(6)를 접착함으로써 원하는 반도체 장치를 제조할 수도 있다. 이 경우에는, 반도체 기판(1)의 표면측으로부터, 접착층(5)의 일부를 노출시키는 용해제 공급 경로(도시 생략)를 형성한다. 다음으로, 해당 용해제 공급 경로에 용해제를 공급하여, 접착력을 서서히 저하시킴으로써 반도체 기판(1)으로부터 지지체(6)를 박리 제거한다. 이 반도체 장치는, 반도체 기판(1)의 표면측(소자면측)에 패드 전극(3), 배선층(17), 도전 단자(22) 등이 형성되어 있다. 이 반도체 장치를 전자 기기에 내장할 때에는, 도전 단자(22)를 회로 기판 상의 배선 패턴에 실장함으로써 외부 회로와 전기적으로 접속된다.
또한, 도 26에서 도시한 반도체 장치의 지지체(6)를 박리 제거한 후에, 이하의 공정을 행할 수도 있다. 반도체 기판(1)의 이면 상으로서, 관통 전극(16)에 대응하는 위치의 절연막(60)(예를 들면, CVD법에 의해 형성된 실리콘 산화막)을 선택적으로 제거하여 개구시킨다. 다음으로, 해당 개구 내의 배리어층(15) 상에 전극 접속층(예를 들면, 니켈층과 금층의 적층)을 예를 들면 스퍼터법을 이용하여 형성한다. 다음으로, 해당 전극 접속층을 개재하여 관통 전극(16)과 다른 반도체 장치의 전극을 접속시켜, 반도체 장치의 적층을 도모할 수도 있다.
혹은 절연막(60)을 선택적으로 제거한 후에, 해당 개구 내의 배리어층(15)을 제거하여 관통 전극(16)을 반도체 기판(1)의 이면측으로부터 노출시킨다. 그리고, 도시되지 않은 전극 접속층(예를 들면, 니켈층과 금층의 적층)을 관통 전극(16)의 노출면 상에 예를 들면 도금법을 이용하여 형성하고, 해당 전극 접속층을 개재하여 관통 전극(16)과 다른 반도체 장치의 전극을 접속시켜, 반도체 장치의 적층을 도모할 수도 있다.
또한, 도 26에서는, 이미 설명한 구성과 마찬가지의 구성에 대해서는 동일 기호를 붙이고 있어, 그 설명에 대해서는 생략한다. 이와 같이, 지지체(6)를 반도체 기판의 어느 면에 접착해도 상관없다. 본 발명은 지지체를 이용한 반도체 장치의 제조 방법에 널리 적용할 수 있는 것이다.
본 발명에 따르면, 관통 구멍이나 홈 등의 용해제 공급 경로를 형성한 지지체를 이용할 필요가 없다. 그 때문에 제조 공정이 간략화되어, 코스트를 삭감할 수 있음과 함께, 해당 용해제 공급 경로의 존재에 기인하는 아웃 가스의 발생이나 부식 물질의 침입 등의 영향을 방지할 수 있다.
또한, 지지체를 접착하는 공정 전에, 패드 전극 상에 다른 반도체 장치의 전극과 접속하기 위한 전극 접속층을 형성하는 공정을 구비한 경우에는, 고성능이며 신뢰성 및 수율이 높은 적층용 반도체 장치를 제조할 수 있다. 또한, 개개의 반도체 칩으로 분리한 후에 반도체 칩을 적층시키는 것이 용이해져, 작업성이 향상된다.

Claims (20)

  1. 그 표면 상에 패드 전극이 형성된 반도체 기판을 준비하고,
    상기 반도체 기판의 표면 상에 접착층을 개재하여 지지체를 접착하는 공정과,
    상기 반도체 기판에 비어 홀을 형성하는 공정과,
    상기 비어 홀 내에 상기 패드 전극과 전기적으로 접속된 관통 전극을 형성하는 공정과,
    상기 관통 전극을 포함한 상기 반도체 기판의 이면 상을 피복하는 보호층을 형성하는 공정과,
    상기 반도체 기판을 일부 제거하여, 상기 접착층을 일부 노출시키는 공정과,
    상기 접착층이 노출된 개소로부터 상기 접착층을 용해시키는 용해제를 공급함으로써, 상기 반도체 기판으로부터 상기 지지체를 분리하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 지지체를 접착하는 공정 전에,
    상기 패드 전극 상에, 다른 반도체 장치의 전극과 접속하기 위한 전극 접속층을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 전극 접속층은, 적어도 니켈, 금, 구리, 주석 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 반도체 기판의 이면에 상기 관통 전극과 전기적으로 접속된 도전 단자를 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 비어 홀은 상기 반도체 기판을 관통하고 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 접착층을 일부 노출시키는 공정은, 상기 보호층을 마스크로서 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 반도체 기판의 표면 상에 접착층을 개재하여 지지체를 접착하는 공정과,
    상기 반도체 기판을 일부 제거하여, 상기 반도체 기판의 이면으로부터 상기 접착층을 노출시키는 개구부를 형성하는 공정과,
    상기 접착층이 노출된 개소로부터 상기 접착층을 용해시키는 용해제를 공급 함으로써, 상기 반도체 기판으로부터 상기 지지체를 분리하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 절연막을 개재하여 패드 전극이 형성된 반도체 기판을 준비하고,
    상기 반도체 기판의 표면 상에 접착층을 개재하여 지지체를 접착하는 공정과,
    상기 반도체 기판 및 상기 절연막을 제거하여, 상기 패드 전극을 노출시키는 공정과,
    상기 노출된 패드 전극과 전기적으로 접속된 배선층을 형성하는 공정과,
    상기 배선층을 포함한 상기 반도체 기판의 이면을 피복하는 보호막을 형성하는 공정과,
    상기 반도체 기판을 일부 제거하여, 상기 접착층을 일부 노출시키는 공정과,
    상기 접착층이 노출된 개소로부터 상기 접착층을 용해시키는 용해제를 공급함으로써, 상기 반도체 기판으로부터 상기 지지체를 분리하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 반도체 기판의 표면의 일부를 제거하여 홈부를 형성하는 공정과,
    상기 홈부가 형성된 반도체 기판의 표면 상에 접착층을 개재하여 지지체를 접착하는 공정과,
    상기 반도체 기판의 이면으로부터 표면 방향으로 상기 반도체 기판을 일부 제거하고, 상기 홈부에 도달하는 개구부를 형성하여, 상기 접착층을 노출시키는 공정과,
    상기 접착층이 노출된 개소로부터 상기 접착층을 용해시키는 용해제를 공급함으로써, 상기 반도체 기판으로부터 상기 지지체를 분리하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 접착층을 노출시키는 공정에서, 다이싱 블레이드, 레이저, 또는 에칭 중 어느 하나를 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제1항 내지 제3항 또는 제9항 중 어느 한 항에 있어서,
    상기 지지체를 접착하는 공정 후에, 상기 반도체 기판의 이면을 연삭하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 반도체 기판의 표면의 일부를 제거하여 홈부를 형성하는 공정과,
    상기 홈부가 형성된 반도체 기판의 표면 상에 접착층을 개재하여 지지체를 접착하는 공정과,
    상기 홈부로부터 상기 접착층이 노출될 때까지 상기 반도체 기판의 이면을 연삭해서 상기 반도체 기판을 얇게 하는 공정과,
    상기 접착층이 노출된 개소로부터 상기 접착층을 용해시키는 용해제를 공급 함으로써, 상기 반도체 기판으로부터 상기 지지체를 분리하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제9항 또는 제12항에 있어서,
    상기 홈부를 형성하는 공정은, 상기 반도체 기판의 다이싱 라인의 위치를 따라 상기 홈부가 형성되도록 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제9항 또는 제12항에 있어서,
    상기 반도체 기판의 외주부를 제외하고 상기 홈부를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제9항 또는 제12항에 있어서,
    상기 지지체를 접착하는 공정 전에,
    상기 반도체 기판의 표면 상에 절연막을 개재하여 패드 전극을 형성하는 공정을 갖고,
    상기 지지체를 접착하는 공정 후에,
    상기 반도체 기판의 이면으로부터 표면 방향으로 상기 반도체 기판 및 상기 절연막을 일부 제거하여, 상기 패드 전극을 노출시키는 공정과,
    상기 노출된 패드 전극과 전기적으로 접속된 배선층을 형성하는 공정과,
    상기 배선층을 포함한 상기 반도체 기판의 이면 상을 피복하는 보호막을 형 성하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 패드 전극을 형성하는 공정 후로서, 상기 지지체를 접착하는 공정 전에,
    상기 패드 전극 상에, 다른 반도체 장치의 전극과 접속하기 위한 전극 접속층을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 전극 접속층은, 적어도 니켈, 금, 구리, 주석 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제9항 또는 제12항에 있어서,
    상기 지지체를 접착하는 공정 후에,
    상기 반도체 기판을 이면으로부터 표면 방향으로 상기 반도체 기판을 일부 제거하여 비어 홀을 형성하는 공정과,
    상기 비어 홀 내로부터 상기 반도체 기판의 이면 상으로 연장되는 배선층을 형성하는 공정과,
    상기 배선층을 포함한 상기 반도체 기판의 이면 상을 피복하는 보호막을 형 성하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제1항 내지 제3항, 제9항 또는 제12항 중 어느 한 항에 있어서,
    상기 지지체에는 상기 용해제를 공급하는 경로가 형성되어 있지 않은 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제1항 내지 제3항, 제9항 또는 제12항 중 어느 한 항에 있어서,
    상기 지지체는 강성의 기판인 것을 특징으로 하는 반도체 장치의 제조 방법.
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