JP2010206174A - 光電変換装置およびその製造方法ならびにカメラ - Google Patents

Abstract

【課題】フォトダイオードのカソードをｎ型の埋め込み層で構成した新規な構造の光電変換装置を提供する。
【解決手段】光電変換装置は、ｎ型の表面領域１８と、表面領域１８の下に形成されたｐ型領域ＰＲと、ｐ型領域ＰＲの下に形成されたｎ型の埋め込み層１０とを含む。表面領域１８、ｐ型領域ＰＲおよび埋め込み層１０によって埋め込み型のフォトダイオードＰＤが構成される。表面領域１８の主要不純物の拡散係数は、埋め込み層１０の主要不純物の拡散係数より小さい。
【選択図】図４

Description

本発明は、光電変換装置およびその製造方法ならびにカメラに関する。

特許文献１には、表面に設けられたｎ型のピンニング層の下にｐ型の埋め込み蓄積層が配置され、その下にｎ型のウェルが配置されたＰＭＯＳ画素構造が開示されている。この構造では、埋め込み蓄積層で発生し蓄積された正孔が転送ゲートを介してフローティングディフュージョンに転送され読み出される。

特許文献１に記載されたＰＭＯＳ画素構造では、フォトダイオードのカソードがｎ型のウェルによって形成されているが、本発明では、フォトダイオードのカソードをｎ型の埋め込み層で構成するアプローチを採用した。ここで、埋め込み型のフォトダイオードを形成するための表面領域は浅い領域に形成される一方、埋め込み層は深い領域に形成される。また、表面領域は、その境界の規定が微細化に与える影響が大きいのに対して、埋め込み層は、広く分布したポテンシャル障壁を与えるべきである。本発明は、表面領域と埋め込み層との間のこのような相違点に鑑みてなされたものである。

米国特許出願公開２００７／０１０８３７１号明細書

本発明は、フォトダイオードのカソードをｎ型の埋め込み層で構成した新規な構造の光電変換装置を提供することを目的とする。

本発明の第１の側面は、光電変換装置に係り、前記光電変換装置は、ｎ型の表面領域と、前記表面領域の下に形成されたｐ型領域と、前記ｐ型領域の下に形成されたｎ型の埋め込み層とを含み、前記表面領域、前記ｐ型領域および前記埋め込み層によって埋め込み型のフォトダイオードが構成され、前記表面領域の主要不純物の拡散係数が前記埋め込み層の主要不純物の拡散係数より小さい。

本発明の第２の側面は、カメラに係り、前記カメラは、上記の光電変換装置と、前記光電変換装置によって得られた信号を処理する信号処理部とを備える。

本発明の第３の側面は、上記の光電変換装置の製造方法に係り、前記製造方法は、ｐ型の半導体基板の表面に前記埋め込み層を形成する工程と、前記埋め込み層の上にｐ型の半導体層をエピタキシャル成長させる工程と、前記半導体層の中に前記ｐ型領域および前記表面領域を形成する工程とを含む。

本発明によれば、フォトダイオードのカソードをｎ型の埋め込み層で構成した新規な構造の光電変換装置が提供される。

本発明の好適な実施形態の撮像装置の概略構成を示す図である。 画素アレイの画素ユニットの構成例を示す回路図である。 画素アレイを構成する画素ユニットの構成例を示すレイアウト図である。 図３におけるＡ−Ａ'に沿った模式的な断面図である。 図３におけるＢ−Ｂ'に沿った模式的な断面図である。 図３におけるＣ−Ｃ'に沿った模式的な断面図である。 本発明の好適な実施形態の撮像装置の製造方法を例示的に説明する図である。 本発明の好適な実施形態の撮像装置の製造方法を例示的に説明する図である。 本発明の好適な実施形態の撮像装置の製造方法を例示的に説明する図である。 本発明の好適な実施形態の撮像装置の製造方法を例示的に説明する図である。 本発明の好適な実施形態の撮像装置の製造方法を例示的に説明する図である。 本発明の好適な実施形態のカメラの概略構成を示す図である。 本発明の他の好適な実施形態の撮像装置の製造方法を例示的に説明する図である。

以下、添付図面を参照しながら本発明の好適な実施形態を説明する。

図１は、本発明の好適な実施形態の撮像装置２００の概略構成を示す図である。撮像装置２００は、半導体基板に形成され、例えば、固体撮像装置、ＭＯＳ型イメージセンサ、ＣＭＯＳセンサなどと呼ばれうる。撮像装置２００は、本発明に係る光電変換装置の１つの形態であり、本発明に係る光電変換装置は、例えば、イメージセンサのほかに、リニアセンサおよび光量センサを包含する。

本発明の好適な実施形態の撮像装置２００は、複数の行および複数の列が構成されるように画素が２次元配列された画素アレイ２１０を含む。撮像装置２００はまた、画素アレイ２１０における行を選択する行選択回路２４０と、画素アレイ２１０における列を選択する列選択回路２３０と、画素アレイ２１０における列選択回路２３０によって選択された列の信号を読み出す読出回路２２０とを含みうる。行選択回路２４０および列選択回路２３０は、例えば、シフトレジスタを含みうるが、行および列をそれぞれランダムアクセスすることができるように構成されてもよい。

図２は、画素アレイ２１０の画素ユニットＰＵの構成例を示す回路図である。この構成例では、画素ユニットＰＵは、２つの画素を含むが、他の実施形式では、画素ユニットＰＵは、単一の画素を構成してもよいし、３以上の画素を含んでもよい。画素ユニットＰＵは、光電変換によって生じうる電子および正孔のうち正孔を信号として読み出すように構成されている。画素アレイ２１０は、少なくとも１つの画素を含む画素ユニットＰＵが２次元配列されることによって構成される。

図２に示す構成例では、画素ユニットＰＵは、２つのフォトダイオードＰＤ１、ＰＤ２と、２つの転送トランジスタＴＴ１、ＴＴ２と、１つの増幅トランジスタＳＦと、１つのリセットトランジスタＲＴとを含みうる。増幅トランジスタＳＦおよびリセットトランジスタＲＴは、フォトダイオードＰＤ１、ＰＤ２および転送トランジスタＴＴ１、ＴＴ２によって共用される。転送トランジスタＴＴ（ＴＴ１、ＴＴ２）、増幅トランジスタＳＦ、リセットトランジスタＲＴは、ＰＭＯＳトランジスタで構成される。

転送トランジスタＴＴ１、ＴＴ２は、そのゲートに接続された転送信号線Ｔｘ１、Ｔｘ２にアクティブパルス（ローパルス）が印加されるとオンする。これにより、フォトダイオードＰＤ１、ＰＤ２の蓄積領域（ｐ型領域）に蓄積された正孔が浮遊拡散部（フローティングディフュージョン）ＦＤに転送される。なお、フォトダイオードＰＤ１とＰＤ２とは、互いに異なる行を構成するように配置され、転送信号線Ｔｘ１、Ｔｘ２には、互いに異なるタイミングでアクティブパルスが印加される。

増幅トランジスタＳＦは、垂直信号線（列信号線）ＶＳＬに定電流を供給する定電流源ＣＣＳとともにソースフォロア回路を構成している。増幅トランジスタＳＦは、転送トランジスタＴＴを介して浮遊拡散部ＦＤに正孔が転送されることによって浮遊拡散部ＦＤの信号（電位変化）をソースフォロア動作によって増幅して垂直信号線ＶＳＬに出力する。垂直信号線ＶＳＬに出力された信号は、読出回路２２０によって読み出される。リセットトランジスタＲＴは、そのゲートに接続されたリセット信号線ＲＥＳにアクティブパルス（ローパルス）が印加されるとオンして浮遊拡散部ＦＤをリセットする。

図２に示す構成例では、リセットトランジスタＲＴのドレイン電極に与えられる電位ＶＦＤＣを制御することによって行を選択するように構成されている。増幅トランジスタＳＦがオンしない電位に浮遊拡散部ＦＤの電位がリセットされた行は非選択状態となり、増幅トランジスタＳＦがオンする電位に浮遊拡散部ＦＤの電位がリセットされた行は選択状態となる。他の実施形式では、行を選択するための選択トランジスタが、接地電位と垂直信号線ＶＳＬとの間に増幅トランジスタＳＦと直列に設けられうる。該選択トランジスタは、例えば、接地電位と増幅トランジスタＳＦとの間、または、増幅トランジスタＳＦと垂直信号線ＶＳＬとの間に設けられうる。

図３は、画素アレイ２１０を構成する画素ユニットＰＵの構成例を示すレイアウト図である。図４は、図３におけるＡ−Ａ'に沿った模式的な断面図である。図５は、図３におけるＢ−Ｂ'に沿った模式的な断面図である。図６は、図３におけるＣ−Ｃ'に沿った模式的な断面図である。

この実施形態では、ｐ型領域ＰＲと、ｐ型領域ＰＲの下に形成されたｎ型の埋め込み層１０とによってフォトダイオードＰＤ（ＰＤ１、ＰＤ２）が形成されている。ｐ型領域ＰＲはアノード、埋め込み層１０はカソードである。ｐ型領域ＰＲは、ｐ型の第１領域１５と、少なくとも一部が第１領域１５とｎ型の埋め込み層１０との間に配置されたｐ型の第２領域１'とを含む。第１領域１５は、主たる電荷蓄積領域として機能する。第２領域１'のｐ型不純物の濃度は、例えば、ｐ型のシリコン基板（半導体基板）１と同一でありうる。第１領域１５のｐ型不純物の濃度は、第２領域１'のｐ型不純物の濃度よりも高い。ｐ型領域ＰＲは、ｎ型の表面領域１８の下に形成されることが好ましく、この場合には、ｎ型の表面領域１８、ｐ型領域ＰＲおよびｎ型埋め込み層１０によって埋め込み型のフォトダイオードＰＤが構成される。埋め込み型のフォトダイオードは、暗電流によるノイズが小さいことが知られている。

ｎ型の表面領域１８の主要不純物の拡散係数は、埋め込み層１０の主要不純物の拡散係数より小さいことが好ましい。例えば、ｎ型の表面領域１８の主要不純物が砒素（Ａｓ）であり、埋め込み層１０の主要不純物が燐（Ｐ）であることが好ましい。砒素（Ａｓ）は、拡散係数が燐（Ｐ）よりも小さいので、表面領域１８を砒素（Ａｓ）で形成することは、その境界の確定が容易であるので微細化に有利である。一方、燐（Ｐ）は、砒素（Ａｓ）に比べて半導体基板の深い位置まで侵入させることが容易であるので、埋め込み層１０を燐（Ｐ）で形成することは、深い位置に埋め込み層１０を形成することを可能にし、感度の向上に有利である。また、燐（Ｐ）は、拡散係数が砒素（Ａｓ）よりも大きいので、燐（Ｐ）によって埋め込み層１０を形成することは、広く分布したポテンシャル障壁の形成において有利である。また、燐（Ｐ）はイオン半径がシリコン基板１の格子定数より大きいので、シリコン基板１への燐（Ｐ）の注入によってシリコン基板１の格子に歪みを生じさせ、不純物金属元素のゲッタリング効果を生じさせるために有利であり、これは点欠陥の改善に寄与する。埋め込み層１０は、チャネリング現象を利用して燐（Ｐ）を半導体基板１にイオン注入することによって形成されうる。本発明において、注入またはドープする不純物は、砒素（Ａｓ）および燐（Ｐ）に制限されず、他の不純物を使用することもできる。

浮遊拡散部ＦＤは、ｐ型の第３領域である。フォトダイオードＰＤの一部を構成するｐ型の第１領域１５と浮遊拡散部ＦＤ（ｐ型の第３領域）との間の領域の上には、転送トランジスタＴＴ（ＴＴ１、ＴＴ２）のゲート１０５が配置されている。換言すると、転送トランジスタＴＴは、ｐ型の第１領域１５、浮遊拡散部ＦＤ（ｐ型の第３領域）およびゲート１０５によって構成されている。転送トランジスタＴＴは、フォトダイオードＰＤのｐ型領域（１５、１'）に蓄積された正孔を浮遊拡散部ＦＤに転送する。この実施形態では、転送トランジスタＴＴは、ＰＭＯＳトランジスタである。転送トランジスタＴＴのゲート１０５は、ポリシリコンで構成されうる。

ｐ型の第２領域１'は、断面においてｐ型の第１領域１５を取り囲むように配置されうる。またはｐ型の第１領域１５の素子分離領域側は後述のチャネルストップ領域と接していてもよい。この場合にはｐ型の第２領域１'は、ｐ型の第１領域１５の素子分離領域側を除いてｐ型の第１領域１５を取り囲んでいる。第２領域１'と浮遊拡散部ＦＤ（第３領域）とは、ｎ型領域１６によって分離されていて、ｎ型領域１６に転送トランジスタＴＴのチャネルが形成される。

素子分離領域９は、フォトダイオードＰＤ、転送トランジスタＴＴ、増幅トランジスタＳＦおよびリセットトランジスタＲＴが形成されるべき活性領域を分離するように配置されている。活性領域は、図３では、表面領域１８、浮遊拡散部ＦＤ、拡散領域１０４、１０８および１１０であり、これら以外の領域が素子分離領域９とされうる。素子分離領域９の形成には、典型的には、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術またはＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）技術が使用されうる。または拡散分離を使用しても良い。

素子分離領域９の少なくとも下側部分（下部側面および下面）を覆う領域には、チャネルストップ領域８が形成される。チャネルストップ領域８の主要不純物の拡散係数は、埋め込み層１０の主要不純物の拡散係数より小さいことが好ましい。例えば、チャネルストップ領域８の主要不純物が砒素（Ａｓ）であり、埋め込み層１０の主要不純物が燐（Ｐ）であることが好ましい。前述のとおり、砒素（Ａｓ）は、拡散係数が燐（Ｐ）よりも小さいので、チャネルストップ領域８を砒素（Ａｓ）で形成することは、微細化に有利である。チャネルストップ領域８の主要不純物は、表面領域１８の主要不純物と同一でありうる。

フォトダイオードＰＤ間には、ポテンシャル障壁１１が形成されている。また、必要に応じて、フォトダイオードＰＤと増幅トランジスタＳＦおよびリセットトランジスタＲＴとの間にもポテンシャル障壁１１が形成されうる。なお、単一画素の光電変換装置や、画素間の間隔が大きい撮像装置においては、フォトダイオード間のポテンシャル障壁は不要である。また、素子分離領域９が十分に深くまで形成されている場合には、フォトダイオードＰＤと増幅トランジスタＳＦおよびリセットトランジスタＲＴとの間のポテンシャル障壁は不要である。この実施形態では、ポテンシャル障壁１１の形成によってポテンシャル障壁１１によって囲まれたｐ型領域１'が確定される。

増幅トランジスタＳＦのゲート１０７は、浮遊拡散部ＦＤに対して電気的に接続される。増幅トランジスタＳＦのゲート１０７は、ポリシリコンで構成されうる。この実施形態では、増幅トランジスタＳＦのゲート１０７は、コンタクトプラグ１０２によって浮遊拡散部ＦＤに対して電気的に接続される。ここで、開口率の向上または画素密度の向上の観点において、コンタクトプラグ１０２は、シェアードコンタクトプラグであることが好ましい。シェアードコンタクトプラグは、１つのトランジスタの拡散領域（ソースまたはドレイン）と他のトランジスタのゲートとを１つのコンタクトプラグで電気的に接続するコンタクトプラグである。なお、増幅トランジスタＳＦのゲート１０７は、ゲート１０７に電気的に接続される１つのコンタクトプラグと、浮遊拡散部ＦＤに電気的に接続される他のコンタクトプラグと、少なくとも１つの導電パターンとを介して接続されてよい。

増幅トランジスタＳＦは、浮遊拡散部ＦＤに電気的に接続されたゲート１０７と、拡散領域１０４、１０８とを含むＰＭＯＳトランジスタである。リセットトランジスタＲＴは、リセット信号線ＲＥＳに接続されたゲート１０６と、浮遊拡散部ＦＤと、拡散領域１１０とを含むＰＭＯＳトランジスタである。リセットトランジスタＲＴのゲートは、ポリシリコンで構成されうる。

増幅トランジスタＳＦは、埋め込みチャネル構造を有することが好ましい。これは、増幅トランジスタＳＦを埋め込みチャネル構造にすることによって１／ｆノイズを低減することができるからである（１／ｆノイズは、チャネル幅とチャネル長との積に反比例する）。一方、リセットトランジスタＲＴおよび転送トランジスタＴＴ（行を選択する選択トランジスタが存在する場合には、当該行選択トランジスタ）、特にリセットトランジスタＲＴは、表面チャネル構造を有することが好ましい。これは、浮遊拡散部ＦＤへの正孔のリークを抑制するためには、トランジスタのオフ状態が重要であることによる。埋め込みチャネル型のトランジスタでは、ノーマリーオンの状態になりやすく、オフ状態にしにくい場合がある。また、画素の微細化のためには、リセットトランジスタＲＴおよび転送トランジスタＴＴ（行を選択する選択トランジスタが存在する場合には、当該行選択トランジスタ）を微細化することが有効であり、そのためには、表面チャネル型の方が有利である。

図５および図６を参照しながら、リセットトランジスタＲＴおよび増幅トランジスタＳＦの好ましい構造について考える。図５において、ＷＡＲは、リセットトランジスタＲＴのチャネル幅方向における素子分離領域９間の間隔であり、ＷＣＲは、リセットトランジスタＲＴのチャネル幅である。ここで、チャネルストップ領域８が存在しない場合には、ＷＡＲとＷＣＲとが一致するが、チャネルストップ領域８の存在によりチャネル幅ＷＣＲは、ＷＡＲよりも小さくなる。図６において、ＷＡＳは、増幅トランジスタＳＦのチャネル幅方向における素子分離領域９間の間隔であり、ＷＣＳは、増幅トランジスタＳＦのチャネル幅である。ここで、チャネルストップ領域８が存在しない場合には、ＷＡＳとＷＣＳとが一致するが、チャネルストップ領域８の存在によりチャネル幅ＷＣＳは、ＷＡＳよりも小さくなる。この明細書では、チャネル幅は、チャネルストップ領域を考慮した寸法を意味する。なお、図５、６において、２０１は、ゲート絶縁膜である。

増幅トランジスタＳＦを埋め込みチャネル構造とし、リセットトランジスタＲＴを表面チャネル構造とするためには、増幅トランジスタＳＦのチャネル幅ＷＣＳがリセットトランジスタＲＴのチャネル幅ＷＣＲよりも大きいことが好ましい。埋め込みチャネル構造を実現するための方法として、ゲート絶縁膜と基板との界面から所定深さの位置にチャネルドープを行う方法がある。チャネルドープする不純物の導電型はソース・ドレイン領域と同じ導電型であり、濃度はソース・ドレイン領域よりも低くされる。チャネル幅が狭い場合には、チャネルドープを行うべき領域の幅が狭くなってしまう。更に、チャネルストップ領域８の不純物の導電型は、チャネルドープ領域の導電型と逆導電型であるため、チャネルストップ領域８の不純物がチャネルドープを行うべき領域に拡散する場合もある。そのような場合には、チャネルドープ領域の不純物濃度が下がり、埋め込みチャネル構造となりにくくなる。

即ち、埋め込みチャネル構造の増幅トランジスタＳＦと表面チャネル構造のリセットトランジスタＲＴとを実現するためには、増幅トランジスタＳＦのチャネル幅ＷＣＳがリセットトランジスタＲＴのチャネル幅ＷＣＲよりも大きいことが好ましい。ここで、増幅トランジスタＳＦのチャネル幅ＷＣＳは、０．１μｍよりも大きく、リセットトランジスタＲＴのチャネル幅ＷＣＲは、１μｍよりも小さいことが好ましい。これは、増幅トランジスタトランジスタにおいては閾値が変化しない領域のチャネル幅であり、リセットトランジスタにおいてはしきい値が上昇しはじめる領域のチャネル幅である。

以下、図７〜図１１を参照しながら本発明の好適な実施形態の撮像装置２００の製造方法を例示的に説明する。まず、図７（ａ）に示す工程では、ｐ型のシリコン基板１を準備する。そして、シリコン基板１の表面に１０〜２００Åのシリコン酸化膜を形成した後に４００〜６００Åのポリシリコン膜、１５０〜２００Åのシリコン窒化膜を順に形成し、それらをパタニングしてマスクを形成する。

次いで、図７（ｂ）に示す工程では、図７（ａ）に示す工程で形成したマスクの開口部をエッチングして素子分離領域９の形成のためのトレンチ６を形成する。次いで、図７（ｃ）に示す工程では、トレンチ６の下および下部側方に砒素（Ａｓ）を１５０〜２００ＫｅＶで注入してチャネルストップ領域８を形成する。次いで、図７（ｄ）に示す工程では、トレンチ６中に素子分離領域（ＳＴＩ）９を形成する。

次いで、図８（ａ）に示す工程では、ｐ型のシリコン基板１の深部に燐（Ｐ）を４０００〜８０００ＫｅＶで注入してｎ型の埋め込み層１を形成する。ここでは、チャネリング現象を利用して可能な限り深部に燐（Ｐ）を注入することが好ましい。次いで、図８（ｂ）に示す工程では、フォトダイオードＰＤ間、および、必要に応じて、フォトダイオードＰＤと増幅トランジスタＳＦおよびリセットトランジスタＲＴとの間にポテンシャル障壁１１を形成する。ポテンシャル障壁１１は、シリコン基板１に対して、例えば、燐（Ｐ）を２０００〜２５００ＫｅＶで注入し、次いで、燐（Ｐ）を１０００〜１５００ＫｅＶで注入し、次いで、砒素（Ａｓ）を７００〜７５０ＫｅＶで注入することによって形成されうる。

次いで、図８（ｃ）に示す工程では、増幅トランジスタＳＦおよびリセットトランジスタＲＴを形成すべき領域にイオンを注入して目標とするポテンシャル構造を形成する。例えばこのイオン注入工程にはチャネルドープなどの工程が含まれる。ここで、前述のとおり、増幅トランジスタＳＦが埋め込みチャネル構造となり、リセットトランジスタＲＴが表面チャネル構造となるようにポテンシャル構造が形成されることが好ましい。

次いで、図９（ａ）に示す工程では、ゲート酸化膜およびポリシリコン電極を形成した後にこれらをパタニングしてゲート１０５、１０７（および１０６（不図示））を形成する。次いで、図９（ｂ）に示す工程では、フォトダイオードＰＤの領域に硼素（Ｂ）を５０〜１５０ＫｅＶで注入し、ｐ型領域ＰＲの一部を構成する第１領域１５を形成する。次いで、図９（ｃ）に示す工程では、転送トランジスタＴＴの下部から浮遊拡散部ＦＤ側に延びる領域に燐（Ｐ）を５０〜１５０ＫｅＶで注入し、ｎ型領域１６を形成する。

次いで、図１０（ａ）に示す工程では、ＰＭＯＳトランジスタの拡散領域とするべき領域に硼素（Ｂ）を１０〜１５ＫｅＶで注入し、浮遊拡散部ＦＤ、拡散領域１０８、１０４（および１１０（不図示））を形成する。またその他のトランジスタのソース・ドレイン領域も形成する。次いで、図１０（ｂ）に示す工程では、表面領域１８を形成するべき領域に砒素（Ａｓ）を５０〜１００ＫｅＶで注入して表面領域１８を形成する。

次いで、図１１（ａ）に示す工程では、５０〜１００Åのシリコン酸化膜、４００〜６００Åの反射防止シリコン窒化膜および５００〜１０００Åの保護シリコン酸化膜を含む膜１９を形成する。次いで、図１１（ｂ）に示す工程では、層間絶縁膜（例えば、５００〜１５００ÅのＮＳＧ、１００００〜１５０００ÅのＢＰＳＧ）２２を形成し、更に、層間絶縁膜２２にコンタクトホール２３を形成する。

次いで、コンタクトホール２３にバリアメタル（Ｔｉ／ＴｉＮ）を形成し、タングステン（Ｗ）を充填することによってコンタクトプラグ１０２（および１０５ａ、１１１〜１１３（不図示））を形成し、図４に示す構造に至る。

以上のような方法に代えて、次のような製造方法によって撮像装置２００を製造することもできる。まず、ｐ型のシリコン基板の表面に埋め込み層１０を形成する。次いで、埋め込み層１０の上にｐ型の半導体層をエピタキシャル成長させる。次いで、該半導体層に図７（ａ）〜（ｄ）に示す工程により素子分離領域９およびチャネルストップ領域８を形成する。これにより、図８（ａ）に示すような構造が得られ、以降は、上記の実施形態にしたがって撮像装置２００を製造することができる。

図１３に本発明のさらに別の実施形態に係る撮像装置（あるいは光電変換装置）の断面構成を示す。図１３には、フォトダイオード、浮遊拡散部、及び、周辺回路を構成する一つのトランジスタ部分が示されている。上述の実施形態の構成と同一の機能を有する部分には、同一の符号を付し、詳細な説明は省略する。図１３に示す実施形態の上述の実施形態との違いは光の入射する方向である。図１３に示す実施形態においては、図１３における下方向（つまり、配線層が配された側とは逆側）から光が入射する裏面入射構造となっている。

光電変換部およびトランジスタの半導体領域などが半導体基板１３０１に形成される。半導体基板１３０１の第１主面側（表面側）には、配線層１３０２が配置される。配線層１３０２の上部、すなわち、配線層１３０２から見て基板１３０１とは反対側に、主として撮像装置の強度を保つことを目的として、支持基板１３０３が設けられる。半導体基板１３０１の第２主面側（裏面側）、すなわち、半導体基板１３０１から見て配線層１３０２とは反対側には、酸化膜１３０４、保護膜１３０５を介して、必要に応じて光学機能部１３０６が配される。光学機能部１３０６には例えばカラーフィルタ、マイクロレンズ、平坦化膜などが含まれうる。このように、図１３に示す実施形態に係る撮像装置は、配線層が配される側とは反対側、すなわち裏面側から光が入射する裏面照射型の構成を有する。

図１３には、画素領域１３０７と周辺回路領域１３０８とが示されている。画素領域１３０７は、画素アレイ２１０に対応する領域である。画素領域１３０７には、複数の光電変換部が配置される。周辺回路領域１３０８には、周辺回路トランジスタ用のウエル１３１０が配される。周辺回路領域１３０８には、読み出し回路２２０、列選択回路２３０、行選択回路２４０が含まれる。

半導体基板１３０１の第２主面側（裏面側）の界面には、高濃度のｎ型半導体領域１３０９が配置されている。ｎ型半導体領域１３０９は、埋め込み層１０に対応する領域である。ｎ型半導体領域１３０９は、酸化膜１３０４の界面における暗電流を抑制するための層としても機能しうる。つまり裏面照射型の場合には第１主面と第２主面とに暗電流抑制層が配されているといえる。図１３では、ｎ型半導体領域１３０９が半導体基板１３０１の全面にわたって配置されているが、画素領域１３０８のみに配されていてもよい。

ｎ型の表面領域１８の主要不純物の拡散係数は、埋め込み層としてのｎ型半導体領域１３０９の主要不純物の拡散係数より小さいことが好ましい。例えば、ｎ型の表面領域１８の主要不純物が砒素（Ａｓ）であり、ｎ型半導体領域１３０９の主要不純物が燐（Ｐ）であることが好ましい。砒素（Ａｓ）は、拡散係数が燐（Ｐ）よりも小さいので、表面領域１８を砒素（Ａｓ）で形成することは、その境界の確定が容易であるので微細化に有利である。一方、燐（Ｐ）は、砒素（Ａｓ）に比べて半導体基板の深い位置まで侵入させることが容易であるので、ｎ型半導体領域１３０９を燐（Ｐ）で形成することは、深い位置にｎ型半導体領域１３０９を形成することを可能にし、感度の向上に有利である。また、燐（Ｐ）は、拡散係数が砒素（Ａｓ）よりも大きいので、燐（Ｐ）によってｎ型半導体領域１３０９を形成することは、広く分布したポテンシャル障壁の形成において有利である。また、燐（Ｐ）はイオン半径が半導体基板１３０１の格子定数より大きいので、シリコン基板１への燐（Ｐ）の注入によって半導体基板１３０１の格子に歪みを生じさせ、不純物金属元素のゲッタリング効果を生じさせるために有利である。これは点欠陥の改善に寄与する。ｎ型半導体領域１３０９は、チャネリング現象を利用して燐（Ｐ）を半導体基板１３０１にイオン注入することによって形成されうる。本発明において、注入またはドープする不純物は、砒素（Ａｓ）および燐（Ｐ）に制限されず、他の不純物を使用することもできる。

図１２は、本発明の好適な実施形態のカメラの概略構成を示す図である。なお、カメラの概念には、撮影を主目的とする装置のみならず、撮影機能を補助的に備える装置（例えば、パーソナルコンピュータ、携帯端末）も含まれる。カメラ４００は、上記の撮像装置２００に代表される固体撮像装置１００４を備える。被写体の光学像は、レンズ１００２によって固体撮像装置１００４の撮像面に結像する。レンズ１００２の外側には、レンズ１００２のプロテクト機能とメインスイッチを兼ねるバリア１００１が設けられうる。レンズ１００２には、それから出射される光の光量を調節するための絞り１００３が設けられうる。固体撮像装置１００４から出力される撮像信号は、撮像信号処理回路１００５によって各種の補正、クランプ等の処理が施される。撮像信号処理回路１００５から出力される撮像信号は、Ａ／Ｄ変換器１００６でアナログ−ディジタル変換される。Ａ／Ｄ変換器１００６から出力される画像データは、信号処理部１００７によって補正、データ圧縮などの信号処理がなされる。固体撮像装置１００４、撮像信号処理回路１００５、Ａ／Ｄ変換器１００６及び信号処理部１００７は、タイミング発生部１００８が発生するタイミング信号にしたがって動作する。

ブロック１００５〜１００８は、固体撮像装置１００４と同一チップ上に形成されてもよい。カメラ４００の各ブロックは、全体制御・演算部１００９によって制御される。カメラ４００は、その他、画像データを一時的に記憶するためのメモリ部１０１０、記録媒体への画像の記録又は読み出しのための記録媒体制御インターフェース部１０１１を備える。記録媒体１０１２は、半導体メモリ等を含んで構成され、着脱が可能である。カメラ４００は、外部コンピュータ等と通信するための外部インターフェース（Ｉ／Ｆ）部１０１３を備えてもよい。

次に、図１２に示すカメラ４００の動作について説明する。バリア１００１のオープンに応じて、メイン電源、コントロール系の電源、Ａ／Ｄ変換器１００６等の撮像系回路の電源が順にオンする。その後、露光量を制御するために、全体制御・演算部１００９が絞り１００３を開放にする。固体撮像装置１００４から出力された信号は、撮像信号処理回路１００５をスルーしてＡ／Ｄ変換器１００６へ提供される。Ａ／Ｄ変換器１００６は、その信号をＡ／Ｄ変換して信号処理部１００７に出力する。信号処理部１００７は、そのデータを処理して全体制御・演算部１００９に提供し、全体制御・演算部１００９において露出量を決定する演算を行う。全体制御・演算部１００９は、決定した露出量に基づいて絞りを制御する。

次に、全体制御・演算部１００９は、固体撮像装置１００４から出力され信号処理部１００７で処理された信号にから高周波成分を取り出して、高周波成分に基づいて被写体までの距離を演算する。その後、レンズ１００２を駆動して、合焦か否かを判断する。合焦していないと判断したときは、再びレンズ１００２を駆動し、距離を演算する。

そして、合焦が確認された後に本露光が始まる。露光が終了すると、固体撮像装置１００４から出力された撮像信号は、撮像信号処理回路１００５において補正等がされ、Ａ／Ｄ変換器１００６でＡ／Ｄ変換され、信号処理部１００７で処理される。信号処理部１００７で処理された画像データは、全体制御・演算部１００９によりメモリ部１０１０に蓄積される。

その後、メモリ部１０１０に蓄積された画像データは、全体制御・演算部１００９の制御により記録媒体制御Ｉ／Ｆ部を介して記録媒体１０１２に記録される。また、画像データは、外部Ｉ／Ｆ部１０１３を通してコンピュータ等に提供されて処理されうる。

Claims (9)

1. ｎ型の表面領域と、
   前記表面領域の下に形成されたｐ型領域と、
   前記ｐ型領域の下に形成されたｎ型の埋め込み層とを含み、
   前記表面領域、前記ｐ型領域および前記埋め込み層によって埋め込み型のフォトダイオードが構成され、前記表面領域の主要不純物の拡散係数が前記埋め込み層の主要不純物の拡散係数より小さいことを特徴とする光電変換装置。
2. 前記表面領域の主要不純物が砒素であり、前記埋め込み層の主要不純物が燐であることを特徴とする請求項１に記載の光電変換装置。
3. 前記ｐ型領域は、第１領域と、少なくとも一部が前記第１領域と前記埋め込み層との間に配置された第２領域とを含み、前記第１領域のｐ型不純物の濃度が前記第２領域のｐ型不純物の濃度よりも高いことを特徴とする請求項１又は２に記載の光電変換装置。
4. 浮遊拡散部を構成するｐ型の第３領域と、
   前記第１領域と前記第３領域との間の領域の上に配置されたゲートとを更に備え、
   前記第１領域、前記第３領域および前記ゲートによって、前記ｐ型領域に蓄積された正孔を前記浮遊拡散部に転送するための転送トランジスタが構成されていることを特徴とする請求項３に記載の光電変換装置。
5. 前記第２領域と前記第３領域とを分離するｎ型領域を含み、前記ｎ型領域に前記転送トランジスタのチャネルが形成されることを特徴とする請求項４に記載の光電変換装置。
6. 前記埋め込み層は、チャネリング現象を利用したイオン注入によって形成されることを特徴とする請求項１乃至５のいずれか１項に記載の光電変換装置。
7. 裏面照射型の光電変換装置として構成されていることを特徴とする請求項１乃至６のいずれか１項に記載の光電変換装置。
8. 請求項１乃至７のいずれか１項に記載の光電変換装置と、
   前記光電変換装置によって得られた信号を処理する信号処理部と、
   を備えることを特徴とするカメラ。
9. 請求項１乃至５のいずれか１項に記載の光電変換装置の製造方法であって、
   ｐ型の半導体基板の表面に前記埋め込み層を形成する工程と、
   前記埋め込み層の上にｐ型の半導体層をエピタキシャル成長させる工程と、
   前記半導体層の中に前記ｐ型領域および前記表面領域を形成する工程と、
   を含むことを特徴とする光電変換装置の製造方法。

Images