KR20060133024A - 반도체 디바이스의 제조 방법 및 반도체 디바이스 - Google Patents
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Abstract
본 발명은 기판(1)과 적어도 하나의 반도체 소자가 형성되는 반도체 바디(2)를 포함하는 반도체 디바이스 제조 방법에 관한 것으로, 이때 반도체 바디(2)의 표면에서 유전체 층(6)으로 커버되는 벽을 갖는 제 1 오목부(4)가 형성된 다음 제 1 오목부(4)의 바닥까지 언더에칭(underetching) 함으로써 반도체 바디(2)의 횡방향 부분이 제거되고, 그에 따라 위에 반도체 섬형상(3)이 형성되는 공동(20)이 반도체 바디(2) 내에 형성되고, 반도체 바디의 표면에서 다른 유전체 층으로 커버되는 벽을 갖는 제 2 오목부가 형성되고, 제 2 오목부(5)의 벽들 중 어느 하나는 다른 유전체 층으로 커버되어 반도체 섬형상(3)의 측벽을 형성하는 데에 사용되며, 유전체 층(6)과 다른 유전체 층에 대해 동일한 유전체 층이 사용되고, 제 2 오목부(5)의 횡방향 길이와 유전체 층(6)의 두께는 제 2 오목부(5)가 실질적으로 유전체 층(6)에 의해 완전히 충진되도록 선택되며, 제 1 오목부(4)의 횡방향 길이는 제 1 오목부(4)의 벽과 바닥이 유전체 층(6)에 의한 균일한 코팅이 제공되도록 선택된다. 이러한 방법으로, 주위로부터 분리된 반도체 섬형상(3)이 최소의 (마스킹) 단계를 사용하여 제조될 수 있다.
Description
본 발명은 기판과 적어도 하나의 반도체 소자가 형성되는 반도체 바디(semiconductor body)를 포함하는 반도체 디바이스 제조 방법에 관한 것으로, 반도체 바디의 표면에서 유전체 층으로 커버되는 벽을 갖는 제 1 오목부(recess)가 형성된 다음 제 1 오목부의 바닥까지 언더에칭(underetching) 함으로써 반도체 바디의 횡방향 부분이 제거되고, 그에 따라 위에 반도체 섬형상(semiconductor island)이 형성되는 공동이 반도체 바디 내에 형성되고, 반도체 바디의 표면에서 다른 유전체 층으로 커버되는 벽을 갖는 제 2 오목부가 형성되고, 제 2 오목부의 벽들 중 하나는 다른 유전체 층으로 커버되어 반도체 섬형상의 측벽을 형성하는 데에 사용된다.
이러한 방법은 특히 그 중에서도, 예를 들어 집적된 전력 디바이스를 포함하는 반도체 디바이스를 제조하는 데에 사용될 수 있다. 반도체 섬형상 내에 위치된 반도체 바디의 일부는 예를 들어, MOS(metal oxide semiconductor) 트랜지스터를 포함할 수 있으며, 반도체 섬형상의 외부에 위치한 반도체 바디의 일부는 하나 이 상의 바이폴라 트랜지스터를 포함할 수 있다.
전술된 유형의 방법은 2000년 10월 11일에 공개된 유럽 특허 EP 1 043 769로부터 알 수 있다. 이 문서에서는, 에피택셜 실리콘 층이 있는 실리콘 기판을 포함하는 실리콘 반도체 바디에서, 그 반도체 바디 내부에 형성된 소위 트렌치라 불리는 2개의 평행성의 형태로 분리층을 갖는 2개의 오목부의 벽에 의해 커버됨으로써 실리콘 반도체 섬형상이 형성되는 방법에 관해 기술된다. 에칭과 트렌치의 바닥으로부터의 언더에칭에 의해, 실리콘 반도체 섬형상은 이 트렌치들 사이에서 형성된다.
트렌치의 단부면에서, LOCOS(실리콘의 국부 산화) 영역(도 8 참조)의 형태인 분리 영역 또는 소위 트렌치 분리 영역(도 9 참조)이 반도체 바디 내에 형성된다. 결과적으로, 형성된 반도체 섬형상은 이러한 면에서 경계가 형성되며 실리콘 다이옥사이드 영역에 의해 지지된다. 트렌치 분리 영역의 경우에, 먼저 이 분리 트렌치가 에칭에 의해 형성되고, 그 다음 이 분리 트렌치들의 벽이 분리층을 사용하여 커버된 후 다결정질 실리콘을 사용하여 연속적으로 충진되는 방법이 기술된다. 다음으로, LOCOS 분리 영역이 도포될 때, 형성될 반도체 섬형상의 각 면 상의 트렌치들이 기술된 바와 같이 생성된다.
알려진 기술은 많은 단계를 포함하기 때문에 비교적 많은 시간을 소비해야 한다는 단점을 갖는다. 결과적으로, 이 방법은 비교적 높은 비용이 들고 또한 유용 한 디바이스가 악영향을 받는다는 단점이 있다.
그러므로, 본 발명의 목적은 전술된 유형의 방법을 제공하되 보다 적은 단계를 거침으로써 비용을 절감하는 것이다.
이를 달성하기 위해, 서두 문단에서 상술된 유형의 방법은 본 발명에 따라서 유전체 층과 추가적인 유전체 층 모두에 대해 동일한 유전체 층이 사용되며, 제 2 오목부의 횡방향 길이와 유전체 층의 두께는 제 2 오목부가 실질적으로 유전체 층에 의해 완전히 충진되도록 선택되며, 제 1 오목부의 횡방향 길이는 제 1 오목부의 벽과 바닥이 유전체 층에 의한 균일한 코팅이 제공되도록 선택되는 것을 특징으로 한다.
무엇보다도, 본 발명은 분리층을 사용하여 제 1 오목부 및 제 2 오목부의 벽을 분리시킬 수 있다는 데에 기초한다. 이는 프로세스를 단순화시킨다. 또한, 본 발명은 유전체 층의 두께와 제 2 오목부의 폭의 적합한 선택이 유전체 층의 증착 프로세스 동안 뒷부분이 완전히 충진되는 것을 가능케 한다는 데에 기초한다. 이것은 프로세스를 더욱 단순화시킨다. 이러한 선택은 제 2 오목부의 폭이 증착될 유전체 층의 두께의 대략 두 배이거나 또는 두 배보다 약간 작다는 것을 의미한다. 제 1 오목부의 폭은 그들의 벽과 바닥이 유전체 층에 의해 균일하게 커버되어 이러한 오목부 형태에서 악영향이 없고 유전체 층으로 충진되지 않도록 넓게 선택된다. 그들의 장점에 의해, 이러한 제 1 오목부에서, 벽을 커버하는 일부의 유전체 층은, 제 1 오목부의 바닥과 같은 편평한 유전체 층 부분이 이방성 에칭 프로세스에 의해 다시 제거되고 제 1 오목부의 벽이 일부 유전체 층으로 커버된 채로 남아있음으로써 형성될 수 있다. 마지막으로 본 발명은 이러한 이방성 에칭 프로세스에서 제 2 오목부 내의 유전체 층은 영향받지 않거나, 적어도 영향받지 않은 것처럼 보인다는 점에 기초한다. 그러므로 본 발명에 따른 방법은 비교적 적은 단계를 포함하여 생산량을 높인다.
그러므로, 본 발명에 따른 방법의 바람직한 실시예에서, 제 1 오목부 및 제 2 오목부를 형성하고, 유전체 층이 반도체 바디의 전체 표면 상에 도포된 후에 유전체 층의 편평한 부분이 이방성 에칭에 의해 다시 제거된다.
제 2 오목부는 반도체 섬형상이 내부에서 형성되는 제 1 오목부를 둘러싸는 링 형태의 홈(groove)처럼 형성되고, 제 2 오목부의 횡방향 길이는 홈의 폭에 의해 형성된다. 그러므로 인접한 또는 인접하지 않은 반도체 섬형상은 반도체 바디 내에서 쉽게 형성될 수 있다.
바람직한 실시예에서, 유전체 층이 제공되기 전에, 반도체 섬형상이 반도체 하위-섬형상으로 나눠진 결과로서 추가적인 홈이 이 홈과 동일한 폭을 갖는 반도체 바디의 표면에 형성된다. 하위-섬형상들 또한 서로 전기적으로 완전히 절연될 수 있지만, 이는 필요한 것이 아니다. 이러한 변경의 중요한 장점은 추가적인 홈들이 유전체 층의 증착 중에 완전히 충진될 수 있다는 데에 있다. 그러므로 이러한 홈들은 반도체 섬형상의 토대를 이루는 반도체 바디 내에서 공동이 한번 형성되었던 반도체 섬형상에서처럼, 강화되고 충진된 뼈대를 구성한다. 그것의 장점에 의해, 이 단계에서 반도체 섬형상에 대한 (기계적인) 손실의 위험이 감소된다.
정투영하여 본 경우, 홈의 형태는 사각형인 것이 바람직하며, 다른 홈은 사각형의 모서리들의 중심에서부터 중앙에 위치된 제 1 오목부로 연장하도록 형성된다. 따라서 반도체 섬형상의 어레이 또는 매트릭스는 반도체 바디 내에 쉽게 형성될 수 있다.
본 발명에 따른 방법의 바람직한 변화에서, 반도체 바디는 서로 다른 반도체 재료로 제조된 두 개의 반도체 층이 제공되는 반도체 기판에 의해 형성된다. 그것의 장점에 의해, 반도체 바디 내에서 공동이 형성되는 동안, 제 1 반도체 층의 재료에 관련해 선택적인 에칭제에 의해 제 1 반도체 층 하단에 위치되는 반도체 바디의 일부를 제거하는 것이 가능해진다. 이와 유사한 방법으로 제 2 반도체 층에 관해 제 1 반도체 층이 선택적으로 제거될 수 있다. 전체 프로세스의 향상된 제어뿐 아니라, 매우 얇은 두께를 갖는 반도체 바디를 생산하는 것이 가능해진다.
후자의 변형은 예를 들어, 실리콘인 제 2 반도체 층이 이어서 도포되는 실리콘과 게르마늄 결정이 혼합된 제 1 반도체 층을, 실리콘 에피택셜 층이 존재할 수 있고, 또는 존재하지 않을 수도 있는 실리콘 기판 상에 도포함으로써 구현될 수 있다. 다시 말하면, Si-Ge 혼합된 결정의 구성과 두께는 재료가 실리콘으로부터 최대한 이탈하도록, 다시 말해 결점이 많지 않은 층의 에피택셜 성장이 여전히 가능하도록 선택된다.
그러므로, 반도체 바디 내에 공동을 형성하기 위해 제 1 반도체 바디의 반도체 재료에 관련해 선택적인 실리콘 에칭제를 사용하는 것이 바람직하며, 이 경우에는 실리콘-게르마늄 혼합된 결정이 사용되는 것이 바람직하다. 변경에서, 제 1 반도체 층이 제 2 반도체 층의 반도체 재료에 관련해 선택적인 에칭제를 사용하여 제거된 후에 공동이 형성된다. 선택적인 실리콘 에칭은 제 1 반도체 층이 선택적으로 제거된 후 제 1 반도체 층이 공동에 도달하여 접하게 되면 바로 중단된다.
공동의 횡방향 길이가 공동이 반도체 바디의 횡방향으로 제 2 오목부를 넘어 연장하도록 크게 선택된다는 장점에 의해, 반도체 섬형상이 반도체 바디의 둘레 부분으로부터 (전기적으로) 완전하게 분리될 수 있다. 전 단락의 마지막에 기술된 변경에서, 공동의 횡방향 확장은 제 2 오목부가 단순하거나 또는 직사각형인 경우에, 제한될 수 있다. 제 1 반도체 층의 에칭은 공동이 제 2 오목부 전반에 도달하여 자동적으로 에칭을 중지할 때까지 계속된다.
바람직한 변경에서, 반도체 바디 내에서 공동의 하단 모서리가 형성되는 곳에 위치된 소위 에칭 중단 층의 공동 형성 프로세스가 사용되는 것이 바람직하다. 실리콘 반도체 바디의 경우, 이러한 목적을 위해 실리콘과 게르마늄이 혼합된 결정을 포함하는 층이 대신 사용될 수 있다.
공동 또는 복수의 공동들을 형성한 후, 그들의 벽이 다른 유전체 층을 사용하여 커버된다. 이러한 층은 증착 또는 열산화에 의해 형성될 수 있다. 공동은 POLYDOX 또는 SIPOS와 같은 고저항 재료로 충진되는 것이 바람직하다. 다결정질 실리콘에 있어서 이러한 재료의 열적 팽창 계수가 단결정 실리콘의 열적 팽창 계수와 대략 동일하기 때문에, 공동을 충진하는 약품으로서 사용되기에 적합하며, 그 결과 반도체 바디를 가열 및/또는 냉각하는 동안의 문제가 해결될 수 있다.
본 발명은 본 발명에 따른 방법에 의해 획득된 반도체 바디를 더 포함한다.
도 1 내지 도 8은 본 발명에 따른 방법의 실시예에 의한 연속적인 제조 단계의 반도체 디바이스의 개략도이자, 두께 방향에 직각인 방향에서의 단면도(도 2는 개략도이자 평면도),
도 9 및 도 10은 본 발명에 따른 방법에 의한 다수의 반도체 섬형상을 제조하는 서로 다른, 적합한 구성의 개략도이자 단면도.
후술될 실시예들을 참조함으로써 본 발명의 전술된 측면과 다른 측면들이 명확하고 명료해질 것이다.
도면들은 일정한 비율로 도시되지 않았으며, 두께 방향의 길이와 같은 일부 길이는 명확한 도시를 위해 과장되었다. 여러 도면들에서의 동일한 영역 또는 부분들은 가능한 한 동일한 해칭(hatching) 또는 동일한 참조 번호로 나타내었다.
도 1 내지 도 8은 본 발명에 따른 방법의 실시예에 의한 연속적인 제조 단계의 반도체 디바이스의 개략도이자, 평면도인 도 2를 제외하고는 동시에 두께 방향에 직각인 방향에서의 단면도이다. 도 1의 디바이스(10)의 형성에 사용되는 스타팅 소자(starting element)는 이 경우에 실리콘 반도체 기판인 기판(1)을 포함하는 반도체 바디(2)이다. 제 1 에피택셜 층(11)은 에피택시(epitaxy)에 의해 기판 상에 제공되며, 이때 에피택셜 층은 실리콘과 게르마늄이 혼합된 결정을 포함하고, 에피택셜 층 상에는 에피택셜 실리콘 층(12)과 실리콘과 게르마늄의 에피택셜 혼합 결정 층(8)이 차례로 제공된다. 에피택셜 프로세스는 실리콘 층(9)이 성장함으로써 종료된다. 이러한 층 상에 예를 들어 실리콘 다이옥사이드인 견고한 마스킹 층(M)(masking layer)이 연속적으로 증착된다. Si-Ge 층(11, 8)의 두께는 예를 들어 1㎚ 내지 50㎚ 사이의 범위를 가지며, 이러한 층의 게르마늄 함량은 10% 내지 30%의 범위를 갖는다. 이때 실리콘 층(12, 9)의 두께 범위는 각각 20㎚ 내지 30㎚와 약 2㎛이다.
이어서, 도 2의 견고한 마스킹 층(M)에는 노광과 에칭에 의해 패턴이 형성되며, 도 2에 도시된 바와 같이, 마스킹 층(M)의 계획된 부분은 이러한 처리에 영향을 받지 않는다. 다음으로, 도 3에서 닫힌 고리를 형성하는 제 2 오목부(5)와 이것에 의해 둘러싸인 중심의 제 1 오목부(4)가 에칭에 의해 반도체 바디(2) 내에 형성된다. 도 3 내지 도 8의 단면도는 도 2의 선 Ⅲ-Ⅲ을 따라 도시된다. 이 도면들의 왼쪽 부분은 중심 오목부(4)의 둘레에 위치한 반도체 바디(2)의 일부를 도시한 것이며, 이 도면들의 오른쪽 부분은 제 2 오목부(5)의 둘레에 위치한 반도에 바디(2)의 부분, 즉 도 2의 오른쪽에 위치한 부분의 둘레를 도시한 것이다. 도 2의 중심 오목부(4)의 왼쪽에 위치한 일부의 제 2 오목부(5)는 단순화를 위해 도 3 내지 도 8에서 생략되었다. 이 생략된 부분은 도 3 내지 도 8의 오른쪽 부분과 동일하다.
제 2 오목부(5)는 폭 길이가 제 1 오목부(4)의 횡방향 길이보다 짧은 홈(groove)(5)과 같은 형태를 갖는다. 이 예에서, 이 경우에서는 4 개인 다른 홈(7)들이 반도체 바디(2) 내에 동시에 형성되며, 추가적인 홈들은 제 2 오목부(5)를 제 1 오목부(4)에 접속시키고, 이러한 다른 홈들의 폭은 제 5 오목부의 폭과 동일하다.
이어서, 이 경우에 실리콘 다이옥사이드인, 유전체 층(6)이 CVD(chemical vapor deposition)에 의해 반도체 바디(2)의 표면 상에 제공된다(도 3 참조). 이층(6)의 두께와 오목부(4, 5, 7)의 길이는, 제 1 오목부(4)에는 오직 층(6)에 의해 균일한 코팅이 제공되고 홈(5)(및 홈(7))은 유전체 층(6)에 의해 완전히 충진되도록 선택된다.
다음으로, 유전체 층(6)의 편평한 부분은, 이 경우에 소위 건식/플라스마 에칭 프로세스인, 이방성 에칭 프로세스에 의해 다시 제거된다(도 4 참조). 그 결과, 오목부(4)의 벽들은 유전체 층(6)에 커버된 채로 남아있으며, 유전체 층으로 충진된 홈(5)(및 홈(7))은 충진된 채로 남아있게 된다.
이어서, 실리콘 층(12)에서 제 1 오목부(4)의 하단과 둘레에, 이방성 습식-화학적 에칭 프로세스와 같은 실리콘에 대한 에칭 프로세스에 의해 공동(20)이 형성된다(도 5 참조). 이러한 프로세스에서, 이 예에서 Si-Ge 층인 층(11)은 공동(20)의 깊이를 제한하는 에치-중단 층으로서의 역할을 한다. 적합하며, 선택적인 에칭제는 고온의 암모니아 용액이다. 이러한 에칭 프로세스는 예로서 횡방향으로 본 경우, 공동(20)이 적어도 충진된 홈(5)까지 연장할 때까지 계속된다(도 6 참조). 그러므로, 전기적으로 분리된 반도체 섬형상(3)은 홈(5) 내에 형성되고, 이때 이 예에서, 반도체 섬형상은 층(8, 9)의 일부를 포함하며, 홈(5)이나 제 1 오목 부(4)의 벽을 커버하는 유전체 층(6)의 일부에 의해 형성되는 분리 영역에 의해 경계지어진다. 이러한 상태에 있는 경우, 공동(20)은 공기로 채워진 채로 남아있을 수 있다. 공동(20)을 질소와 같은 비활성 기체로 채우는 것도 가능하다. 이와는 달리 공동(20)을 진공시켜 밀봉하는 것 또한 가능하다.
이 예에서, 다른 홈(7)은 결과적으로 섬형상(3)을 서로에 대해 전기적으로 분리되는 네 개의 하위-섬형상(3A)으로 나눈다(도 2 참조). 유전체 층(6)으로 충진되고, 섬형상(3)과 하위-섬형상(3A)을 형성하는 층(8, 9)의 두께의 합보다 두꺼운 홈(7)들은 임의의 강도를 갖는 후자의 두 개를 추가적으로 제공한다. 만약 홈(7)이 두 개의 오목부(4, 5)의 사이에서 완전히 접속하지 않는다면 이러한 강도가 획득될 수 있다. 하위-섬형상(3A)의 상호 전기 분리과 섬형상(3) 및 하위-섬형상의 강화는 예와는 다르게 별개로 실행될 수 있는 기능들이며, 따라서 동시에 실행되어야할 필요가 없다.
이 예에서, 실리콘에 대해 Si-Ge를 선택적으로 에칭하는 에칭제에 의해 공동(20)의 에칭이 계속된다(도 7 참조). 적합한 선택적인 에칭제는, 예를 들어 플루오르화 수소, 과산화수소 및 아세트산이 1:2:3의 부피비로 혼합된 혼합물이다. 이러한 방법으로, 공동(20)의 범위 내에 있는 Si-Ge 함유 층(11, 8)의 일부가 제거된다. 이러한 방법으로, 예를 들어 오직 실리콘만을 포함하는 섬형상(3)/하위-섬형상(3A)이 형성된다. 이어서, 공동(20)의 벽은 예를 들어 실리콘 다이옥사이드인 얇은 유전체 층(30)으로 커버된다. 이것은 짧은 열산화에 의해 획득될 수 있다. 이 예에서, 층(30)은 산화에 의해 실리콘 다이옥사이드 포함 층(30)으로 연속적으로 변환되는 얇은 다결정질의 실리콘 층(30)을 제 1 증착함으로써 형성된다.
다음으로, 공동은 고저항의 다결정질 실리콘(40)으로 충진된다(도 8 참조). 이와는 달리 공동(20)은 예를 들어 SIPOS 또는 POLYDOX와 같은 알려진 산소 함유 다결정질로 충진될 수도 있다. 다결정질 실리콘의 장점은 그것의 열팽창 계수가 단결정질 실리콘의 열팽창 계수와 대체로 동일하다는 것이다.
발명에 따른 이 예의 방법의 바람직한 변경에서, 선택적으로 실리콘을 에칭하는 에칭제에 의한 에칭이 도 5에 도시된 단계, 즉 공동(20)이 Si-Ge 층을 포함하도록 하는 작지만 충분한 언더에칭 후의 단계에서 중단된다. 이것은 적합한 에칭제에 의해 (도 9에 도시된 바와 같은) Si-Ge 층의 에칭 후에 즉시 이어진다. 이러한 방법으로, 공동(20)의 보다 깊은 부분은 상대적으로 짧은 횡방향 길이를 가질 수 있으며, 반면 전체 공동(20)은 불필요하게 긴 길이로, 즉 홈(5)을 넘어서까지 확장하지 않고 홈(5)까지만 확장할 수 있다. 그 결과, 이 경우에 공동(20)을 충진하는 데에 보다 적은 재료가 요구된다.
디바이스(10)의 제조는 섬형상(3)과 하위-섬형상(3A)의 외부 내에서 및/또는 MOS 또는 바이폴러 트랜지스터와 같은, 능동 반도체 소자를 형성함으로써 완료된다. 이를 위해, IC 기술 분야에서 통상적으로 사용되는 프로세스들 또는 프로세스 단계가 사용된다. 디바이스(10)는 다이오드, 저항 코일 및 캐패시터와 같은 패시브 소자 및/또는 하나 이상의 상이한 능동 소자를 사용하여 제공될 수 있다. 접속 컨덕터 및/또는 본드 패드의 적합한 패턴이 또한 형성되며, 부품 또는 반부품 디바이스(10) 또는 IC 조차도 포함할 수 있는 개별적인 반도체 디바이스(10)가 절 단(sawing)과 같은 개별적인 기술에 의해 제공된다.
도 9 및 도 10은 본 발명에 따른 방법에 의한 다수의 반도체 섬형상을 제조하는 서로 다른, 적합한 구성의 개략도이자 단면도이다. 도 9는 전술된 예에서와 같은 제 1 오목부(4, 4') 및 제 2 오목부(5, 5')와 추가적인 홈(7, 7')의 다수의 결합물의 6방정계의 구성을 도시한다. 점선은 공동(20, 20')이 형성되는 경계선을 도시한다. 이러한 구성은 근접한 구 팩킹에 개략적으로 동일하며 반도체 바디(2)의 높은 효율성 때문에 바람직하다.
도 10은 앞서 기술된 예에서와 같은, 섬형상(3) 및 하위-섬형상(3A)의 체적 구성을 도시한다. 이때, 보다 실용적으로, 공동(20, 20')이 서로 접촉한다. 도 10은 세 개의 공동(20, 20', 20")의 어레이를 도시한다.
본 발명은 전술된 예시적인 실시예로 제한되는 것은 아니며, 당업자에게 있어 본 발명의 범위 내에서 많은 변화 및 변경이 가능하다. 예를 들어, 서로 다른 기하학적 구조 및/또는 서로 다른 길이를 갖는 디바이스들이 제조될 수 있다. 본 발명에서 사용되는 용어 "섬형상"은 "반도형상(peninsula)"를 포함한다는 점을 이해해야 한다. 이것은, 예를 들어, 섬형상이 (전기적으로) 이 섬형상의 외부에 위치된 반도체 바디의 일부에 접속된 결과로서, 제 2 오목부가 중단될 수도 있다는 것을 의미한다. 만약 섬형상이 하위-섬형상을 포함하면, 하나 이상의 하위-섬형상이 이 하위-섬형상의 외부에 위치된 반도체 바디의 일부에 접속되는 것이 가능하다. 또한 다른 오목부/홈이 한번 이상 중단될 수 있다. 그러므로 섬형상(또는 반도형상)은 규칙적이지 않은 구조를 갖는 영역들로 세분될 수 있다.
Si-Ge를 포함하는 전술된 예에서의 제 1 반도체 층은, 섬형상의 내부 또는 외부에 위치된 반도체 소자에 사용되는 것이 바람직하다. 만약 예를 들어 (시작 부분에서 언급된 특허 명세서에 기술된 바와 같은) 섬형상의 외부에 바이폴라 트랜지스터가 형성되면, Si-Ge 층은 바이폴라 트랜지스터의 특성을 향상시키기 위해 사용될 수 있다. 예를 들어 MOS 트랜지스터가 형성될 수 있는 섬형상 내에서, 이 Si-Ge 층과 관련된 (화학적인) 스트레스가 예를 들어 이동성에 영향을 주기 위해 PMOST가 아닌 NMOST에서 사용될 수 있다.
이 예에서 기술된 재료를 대체하여 다른 재료가 본 발명의 범주 내에서 사용될 수 있다. 또한 예를 들어 에피택시, CVD(chemical vapor deposition), 스퍼터링 및 기상증착과 같은 다른 증착 기술이 전술된 재료 또는 다른 재료에 사용될 수 있다. 플라즈마 에칭과 같은 건조 기술이 습식 에칭 방법을 대체하여 사용될 수 있으며, 그 반대의 경우도 가능하다.
마지막으로, 디바이스는 집적 회로를 형성하거나 또는 하지 않는, 보다 많은 수의 다이오드 및/또는 트랜지스터와 저항 및/또는 캐패시터와 같은, 추가적인 액티브 및 패시브 반도체 소자 및 전기적 구성 요소들을 포함할 수 있다. 제조 프로세스는 여기에 효율적으로 적용된다.
Claims (16)
- 기판(1)과 적어도 하나의 반도체 소자가 형성되는 반도체 바디(2)를 포함하는 반도체 디바이스(10)를 제조하는 방법에 있어서,유전체 층(6)으로 커버되는 벽을 갖는 제 1 오목부(recess)(4)가 상기 반도체 바디(2)의 표면에 형성된 후, 상기 제 1 오목부(4)의 바닥을 통해 언더에칭(underetching) 함으로써 상기 반도체 바디(2)의 횡방향 부분이 제거되어, 위에 반도체 섬형상(3)이 형성되는 상기 반도체 바디(2) 내에 공동(20)이 형성되고,추가적인 유전체 층으로 커버되는 벽을 갖는 제 2 오목부가 상기 반도체 바디의 표면에 형성되고, 상기 제 2 오목부(5)의 벽들 중 어느 하나는 상기 추가적인 유전체 층으로 커버되어 상기 반도체 섬형상(3)의 측벽을 형성하는 데에 사용되며,상기 유전체 층(6)과 상기 추가적인 유전체 층 모두에 대해 동일한 유전체 층이 사용되고, 상기 제 2 오목부(5)의 횡방향 길이와 상기 유전체 층(6)의 두께는 상기 제 2 오목부(5)가 실질적으로 상기 유전체 층(6)에 의해 완전히 충진되도록 선택되며, 상기 제 1 오목부(4)의 횡방향 길이는 상기 제 1 오목부(4)의 벽과 바닥이 상기 유전체 층(6)에 의한 균일한 코팅이 제공되도록 선택되는반도체 디바이스(10)의 제조 방법.
- 제 1 항에 있어서,상기 제 1 오목부(4) 및 제 2 오목부(5)의 형성 후, 상기 유전체 층(6)이 상기 반도체 바디(2)의 전 표면 상에 도포되며, 상기 유전체 층(6)의 편평한 부분이 이방성 에칭에 의해 다시 제거되는반도체 디바이스(10)의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제 2 오목부(5)는 상기 제 1 오목부(4)를 둘러싸며, 안쪽에 상기 반도체 섬형상(3)이 형성되는 고리 형태의 홈(groove)(5)으로서 형성되며, 상기 제 2 오목부(5)의 횡방향 길이는 상기 홈(5)의 폭에 따라 형성되는반도체 디바이스(10)의 제조 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 유전체 층(6)이 제공되기 전에, 상기 홈(5)의 폭과 대략 동일한 폭을 가지는 추가적인 홈(7)이 상기 반도체 바디(2)의 표면에 형성되어, 그 결과 상기 반도체 섬형상(3)이 반도체 하위-섬형상(3A)으로 나누어지는반도체 디바이스(10)의 제조 방법.
- 제 4 항에 있어서,상기 홈의 형태는 정투영하여 볼 때 사각형이며, 상기 추가적인 홈(7)은 사각형의 모서리의 중심으로부터 중심에 위치된 상기 오목부(4)로 연장하도록 형성되는반도체 디바이스(10)의 제조 방법.
- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,상기 반도체 바디(2)는 서로 다른 반도체 재료의 두 개의 반도체 층(8, 9)이 제공되는 반도체 기판에 의해 형성되는반도체 디바이스(10)의 제조 방법.
- 제 6 항에 있어서,실리콘과 게르마늄의 혼합 결정의 제 1 반도체 층(8)이 상기 실리콘 기판(1) 상에 제공되며, 실리콘의 제 2 반도체 층(9)이 그 위에 제공되는반도체 디바이스(10)의 제조 방법.
- 제 6 항 또는 제 7 항에 있어서,상기 반도체 바디(2)에서 공동(20)을 형성하기 위해 제 1 반도체 층(8)의 반도체 재료에 대한 선택적인 실리콘 에칭제가 사용되는반도체 디바이스(10)의 제조 방법.
- 제 8 항에 있어서,상기 공동(20)의 형성 후, 상기 제 1 반도체 층(8)이 제 2 반도체 층(9)의 반도체 재료에 대한 선택적인 에칭제에 의해 제거되는반도체 디바이스(10)의 제조 방법.
- 제 8 항 또는 제 9 항에 있어서,상기 공동(20)을 형성하는 동안, 공동(20)이 제 1 반도체 층(8)에 도달하자마자 실리콘의 에칭이 중단된 후, 상기 제 1 반도체 층(8)이 선택적으로 제거되는반도체 디바이스(10)의 제조 방법.
- 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,상기 공동(20)의 횡방향 길이는, 상기 반도체 바디(2) 내의 상기 공동(20)이 상기 제 2 오목부(5)까지, 또는 그 이상 연장할 만큼의 크기로 선택되는반도체 디바이스(10)의 제조 방법.
- 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,상기 반도체 바디(2)에서 상기 공동(20)이 형성된 상기 반도체 바디(2)의 상부(12)와는 다른 반도체 재료로부터 추가적인 층(11)이 형성되는반도체 디바이스(10)의 제조 방법.
- 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,상기 공동(20)을 형성한 후, 상기 공동(20)의 벽이 상이한 유전체 층(30)으로 커버되는반도체 디바이스(10)의 제조 방법.
- 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,상기 공동(20)을 형성한 후, 상기 공동은 바람직한 고저항 재료(40)로 충진되는반도체 디바이스(10)의 제조 방법.
- 제 13 항에 있어서,상기 공동(20)은 다결정질 실리콘으로 충진되는반도체 디바이스(10)의 제조 방법.
- 제 1 항 내지 제 15 항 중 어느 한 항에 기재된 반도체 디바이스(10)의 제조 방법에 의해 제조된반도체 디바이스.
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