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KR20060045747A - 유전체 분리형 반도체 장치 - Google Patents

유전체 분리형 반도체 장치 Download PDF

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KR20060045747A
KR20060045747A KR1020050031342A KR20050031342A KR20060045747A KR 20060045747 A KR20060045747 A KR 20060045747A KR 1020050031342 A KR1020050031342 A KR 1020050031342A KR 20050031342 A KR20050031342 A KR 20050031342A KR 20060045747 A KR20060045747 A KR 20060045747A
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KR
South Korea
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high concentration
electrode
oxide film
silicon high
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하지메 아키야마
Original Assignee
미쓰비시덴키 가부시키가이샤
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Publication date
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Abstract

본 발명은 유전체층의 두께와 제1반도체층의 두께에 의존하여 반도체 장치의 내압이 제한되는 것을 방지하면서, 고내압을 실현한 유전체 분리형 반도체 장치를 얻는 것을 그 과제로 한다. 이를 해결하기 위한 수단으로 드리프트N-영역(3)이 매립 산화막(2)을 통해 반도체 기판(1)에 접착되고, 고내압 디바이스가 드리프트N-영역(3)에 형성된다. 또한 제 1필드 플레이트(9)가 드레인 전극(7)에 근접하여 드리프트N-영역(3)위에 형성되어 있다. 그리고, 매립 N+영역으로 이루어지는 제 1실리콘 고농도 영역(12)은 드레인 전극(7)의 바로 아래위치에 매립 산화막(2)의 일부를 구성하는 다공질 산화막 영역(2c)내에 형성되고 있다. 또한, 드레인 전극(7), 제 1필드 플레이트(9) 및 제 1실리콘 고농도 영역(12)이 전기적으로 접속되어 있다.
반도체 기판, 드레인 전극, 고농도 영역, 필드 플레이트

Description

유전체 분리형 반도체 장치{DIELECTRIC ISOLATION TYPE SEMICONDUCTOR DEVICE}
도 1은 본 발명의 실시예 1에 관한 유전체 분리형 반도체 장치의 구성을 모식적으로 도시하는 단면도이다.
도 2는 본 발명의 실시예 1에 관한 유전체 분리형 반도체 장치의 동작을 설명하는 모식도이다.
도 3은 본 발명의 실시예 2에 관한 유전체 분리형 반도체 장치의 구성을 모식적으로 도시하는 단면도이다.
도 4는 본 발명의 실시예 2에 관한 유전체 분리형 반도체 장치의 동작을 설명하는 모식도이다.
도 5는 본 발명의 실시예 3에 관한 유전체 분리형 반도체 장치의 구성을 모식적으로 도시하는 단면도이다.
도 6은 본 발명의 실시예 4에 관한 유전체 분리형 반도체 장치의 구성을 모식적으로 도시하는 단면도이다.
도 7은 본 발명의 실시예 5에 관한 유전체 분리형 반도체 장치의 구성을 모식적으로 도시하는 단면도이다.
도 8은 본 발명의 실시예 6에 관한 유전체 분리형 반도체 장치의 구성을 모식적으로 도시하는 단면도이다.
도 9는 본 발명의 실시예 7에 관한 유전체 분리형 반도체 장치의 구성을 모식적으로 도시하는 단면도이다.
도 10은 본 발명의 실시예 8에 관한 유전체 분리형 반도체 장치의 구성을 모식적으로 도시하는 단면도이다.
도 11은 본 발명의 실시예 9에 관한 유전체 분리형 반도체 장치의 구성을 모식적으로 도시하는 단면도이다.
도 12는 본 발명의 실시예 10에 관한 유전체 분리형 반도체 장치의 구성을 모식적으로 도시하는 단면도이다.
도 13은 본 발명의 실시예 11에 관한 유전체 분리형 반도체 장치의 구성을 모식적으로 도시하는 단면도이다.
도 14는 본 발명의 실시예 11에 관한 유전체 분리형 반도체 장치의 동작을 설명하는 모식도이다.
도 15는 본 발명의 실시예 12에 관한 유전체 분리형 반도체 장치를 도시하는 단면도이다.
도 16은 본 발명의 실시예 12에 관한 유전체 분리형 반도체 장치에 있어서의 제 1 및 제 2필드 플레이트와 매립 N+영역과의 위치 관계를 접착면A의 계면에 직교하는 방향의 위쪽에서 본 도면이다.
도 17은 본 발명의 실시예 13에 관한 유전체 분리형 반도체 장치의 구성을 모식적으로 도시하는 단면도이다.
도 18은 본 발명의 실시예 14에 관한 유전체 분리형 반도체 장치의 구성을 모식적으로 도시하는 단면도이다.
도 19는 본 발명의 실시예 15에 관한 유전체 분리형 반도체 장치에 있어서의 제 1 및 제2필드 플레이트와 매립 N+영역과의 위치 관계를 접착면A의 계면에 직교하는 방향의 위쪽에서 본 도면이다.
도 20은 도 19의 ⅩⅩ-ⅩX시시단면도이다.
도 21은 본 발명의 실시예 16에 관한 유전체 분리형 반도체 장치의 구성을 모식적으로 도시하는 단면도이다.
※도면의 주요부분에 대한 부호의 설명※
1: 반도체 기판 2: 매립 산화막(유전체층)
2a,2b: 산화막 2c,2d: 다공질 산화막 영역
3: 드리프트N-영역(제1반도체층) 4,4a,4b: 트렌치 분리
5: 드레인N+영역(제2반도체층) 6: 소스P-well영역(제3반도체층)
7: 드레인 전극(제1전극) 7a: 애노드 전극(제1전극)
8: 소스 전극(제2전극) 8a: 캐소드 전극(제2전극)
9: 제 1필드 플레이트 10: 제 2필드 플레이트
11: 소스N+영역 12: 제 1실리콘 고농도 영역
13: 제 2실리콘 고농도 영역 15: 드레인N-well영역
16: 드레인N+영역 17: 애노드P+영역(드레인 영역)
18: 매립 애노드 소스N+영역(애노드 쇼트N+영역)
19: 애노드N-well영역 20: 매립 애노드P+영역(드레인 영역)
21: 매립 드레인N+영역
22: 매립 소스N+영역(소스 전극측 접속용N+영역)
23: 소스 전극(제3전극)
24: 제1매립 N+영역(필드 플레이트용N+영역)
26: 제2매립 N+영역(필드 플레이트용N+영역)
29: 드레인 인출 배선 31: 드레인 인출 전극
본 발명은 한쌍의 반도체 기판을 매립 산화막을 통해 접착하여 이루어지는 유전체 분리형 반도체 장치에 관한 것이다.
종래부터 유전체 분리형 반도체 장치는, 여러가지로 제안되어 있다(예를들 면, 후술하는 특허문헌 1참조).
특허문헌 1중 도 52 및 도 53과 같이, 유전체 분리형 반도체 장치의 반도체 기판에는, 윗면 및 밑면에 각각 유전체층 및 이면전극이 배치되고, 유전체층의 윗면에는 N-형 반도체층이 배치된다.
또한 유전체층은, 반도체 기판과 N-형 반도체층을 유전체 분리하고 있으며, 제 1절연막은 N-형 반도체층을 소정 범위로 구획하고 있다.
제 1절연막에 의해 구획된 소정범위에 있어서, N-형 반도체층의 윗면에는 비교적 낮은 저항값의 N+형 반도체 영역이 형성되고, 또한, N+형 반도체 영역을 둘러싸도록 P+형 반도체 영역이 형성되어 있다. 또한 N+형 반도체 영역 및 P+형 반도체 영역에는, 각각 캐소드 전극 및 애노드 전극이 접속되고 있으며, 캐소드 전극 및 애노드 전극은, 제 2절연막에 의해 서로 절연되고 있다.
또한 특허문헌 1중 도 54와 같이, 애노드 전극 및 이면 전극을 모두 0V로 설정하고, 캐소드 전극에 정(+)의 전압을 점차 증가시키면, N-형 반도체층과 P+형 반도체 영역과의 사이의 pn접합으로부터 제1공핍층이 확산한다. 이때 반도체 기판은 접지 전위에 고정되고 있으며, 유전체층을 통해 필드 플레이트로서 작용하므로, 제1공핍층에 가하여, N-형 반도체층과 유전체층과의 경계면에서 N-형 반도체층의 윗면을 향하는 방향으로 제2공핍층이 확산한다.
이와 같이 제2공핍층이 확산함으로써, 제1공핍층이 캐소드 전극을 향해 퍼지기 쉬워지고, N-형 반도체층과 P+형 반도체 영역 사이의 pn접합에서의 전계는 완화된다. 이 효과는, 일반적으로 RESURF(Reduced SURface Field)효과로서 알려져 있다.
또한 특허문헌 1중 도 55와 같이, P+형 반도체 영역으로부터 충분히 떨어진 위치의 단면에서의 전계강도분포에 있어서, 제2공핍층의 연직방향폭을 x, 유전체층의 두께를 to으로 하고, N-형 반도체층의 윗면을 횡축의 원점에 대응시키면, 상기 단면에 있어서의 전 전압강하V는, 이하의 식(1)으로 나타낸다.
Ⅴ = q·N/ (ε2·εo)× (x2/2 + ε2·to·x/ε3)‥·(1)
단, 식(1)에 있어서, N은 N형 반도체층의 불순물 농도 [cm-3]、εo는 진공의 유전율[C·V-1·cm-1],과 ε2은 N-형 반도체층의 비유전율, ε3은 유전체층의 비유전율이다.
식(1)에서, 전 전압강하량V을 동일하게 유지이면서 유전체층의 두께to를 두껍게 하면, 제 2공핍층의 연직방향 폭x이 짧아지는 것을 알 수 있다. 이것은 RESURF효과가 약해지는 것을 의미한다.
한편, N-형 반도체층과 P+형 반도체 영역과의 사이의 pn접합에서의 전계집중 및 N-형 반도체층과 N+형 반도체 영역과의 계면에서의 전계집중에 의한 애벌런취 파괴가 발생하지 않는 조건하에서는, 반도체 장치의 내압은, 최종적으로는 N+형 반도체 영역의 바로 아래에 있어서의, N-형 반도체층과 유전체층과의 계면에서의 전계집중에 의한 애벌런취 파괴로 결정된다.
이러한 조건이 만족되도록 반도체 장치를 구성하는 데에는, P+형 반도체 영역과 N+형 반도체 영역과의 거리를 충분히 길게 설정하고, N-형 반도체층의 두께d와 그 불순물 농도를 최적화하면 된다.
상기 조건은, 특허문헌1중 도 56과 같이, N-형 반도체층과 유전체층과의 계면으로부터 n-형 반도체층의 표면까지 공핍화 되었을 때, N-형 반도체층과 유전체층과의 계면에서의 전계집중이 바로 애벌런취 파괴 조건을 충족한다고 알려져 있다. 이 경우, 공핍층은, N+형 반도체 영역에 이르고, N-형 반도체층의 전체를 공핍화 하고 있다.
이와 같은 조건하에서의 내압V은, 이하의 식(2)으로 나타낸다.
V = Ecr·( d/2 + ε2·to/ε3)‥·(2)
단, 식(2)에 있어서, Ecr은 애벌런취 파괴를 일으키는 임계전계강도이며, N+형 반도체 영역의 두께는 무시되는 것으로 한다.
상기 특허문헌1중 도 57과 같이, N+형 반도체 영역의 바로 아래의 단면에 있어서의 수직방향의 전계강도분포에 있어서, N-형 반도체층과 유전체층과의 경계(원점에서 전극측까지 거리d의 위치)에 있어서의 전계강도는, 임계전계강도Ecr에 이르고 있다.
N-형 반도체층을 실리콘으로 형성하고, 유전체층을 실리콘 산화막으로 형성하며, 반도체 장치의 내압Ⅴ을 계산할 경우, 일반적인 값으로서, d=4 ×10-4, to=2×10-4을 채용한다.
또한 임계전계강도Ecr는, N-형 반도체층의 두께d에 영향을 주지만, 이 경우에는, 약
Ecr= 4 ×105
로 나타낸다. 이 임계전계강도Ecr와, ε2(=11.7), ε3(=3.9)를 상기 식(2)에 대입하면, 내압Ⅴ은, 이하의 식(3)으로 나타낸다.
Ⅴ = 320V ···(3)
따라서, N-형 반도체층의 두께d가 1μm증가하면, 이하의 식(4)으로 나타내는 전압상승△V이 얻어진다.
△Ⅴ=Ecr × O.5 ×10-4=20 [Ⅴ] ···(4)
또한 유전체층의 두께to가 1μm증가하면, 이하의 식(5)으로 나타내는 전압상승△V이 얻어진다.
△V=Ecr ×11.7 ×10-4/3.9=120 [V] ···(5)
식(4), (5)의 결과에서 알 수 있는 것과 같이, N-형 반도체층보다도 유전체층을 두껍게 설정함으로써 내압상승 쪽이 크고, 내압을 상승시키기 위해서는, 유전체층을 두껍게 설정하는 것이 효과적인 것을 알 수 있다.
또한 N-형 반도체층을 두껍게 설정하면, 제 1절연막을 형성하기 위해서는 보다 깊은 트렌치 에칭 기술이 필요하며, 새로운 기술개발을 필요로 하므로 바람직하지 않다.
그러나, 유전체층의 두께to를 증대시키면, 전술한 바와 같이, 제2공핍층의 확산x이 작아지고, RESURF 효과가 감소한다. 즉, P+형 반도체 영역과 N-형 반도체층 사이의 pn접합에서의 전계집중이 증대하고, 이 pn접합에서의 애벌런취 파괴에 의해 내압이 제한되게 된다.
(특허문헌1)특허 제2739018호 공보(동 공보중 도 52∼도 57)
종래의 유전체 분리형 반도체 장치는 이상과 같이, 유전체층의 두께to와 N-형 반도체층의 두께d에 의존하여 반도체 장치의 내압이 제한된다는 문제가 있었다
본 발명은, 상기와 같은 문제점을 해결하기 위한 것으로서, 유전체층의 두께와 제 1반도체층의 두께에 의존하여 반도체 장치의 내압이 제한되는 것을 방지하면서 고내압을 실현한 유전체 분리형 반도체 장치를 얻는 것을 목적으로 한다.
본 발명에 의한 유전체 분리형 반도체 장치는, 반도체 기판과, 상기 반도체 기판의 주표면의 전역에 인접하여 배치된 유전체층과, 상기 유전체층을 통해 상기 반도체 기판에 접착된 저불순물 농도의 제 1도전형의 제 1반도체층과, 상기 제 1반도체층에 원환상으로 형성되어, 이 반도체층을 횡방향으로 분리하여 소자영역을 형성하는 트렌치 분리와, 상기 소자영역의 중앙부 표면에 선택적으로 형성된 고불순물 농도의 제 1도전형의 제 2반도체층 및 상기 제 2반도체층으로부터 이간하여 이 제2반도체층을 둘러싸도록 상기 소자영역에 형성된 제 2도전형의 제 3반도체층을 갖는 고내압 디바이스와, 상기 제 2반도체층 표면에 접착 배치된 제 1전극과, 상기 제 3반도체층의 표면에 접착 배치된 제2전극과, 상기 제 2반도체층을 피복하도록 상기 제 1반도체 위에 배치된 제 1필드 플레이트와, 상기 제 3반도체층을 피복하고, 상기 제 1필드 플레이트를 둘러싸도록 제 1반도체 위에 배치된 제 2필드 플레이트와, 상기 제 1전극의 바로 아래위치에 상기 유전체층내에 형성된 제 1실리콘 고농도 영역을 구비하며, 상기 제 1전극과 상기 제 1실리콘 고농도 영역이 전기적으로 접속되는 것이다.
실시예 1
도 1은 본 발명의 실시예 1에 관한 유전체 분리형 반도체 장치의 구성을 모식적으로 도시하는 단면도이다.
도 1에 있어서, 산화막(2a)(2b) 및 다공질 산화막 영역(2c)으로 이루어지는 주유전체층으로서의 매립 산화막(2)이 단결정 실리콘으로 이루어지는 반도체 기판(1)의 윗면에 배치되고, 드리프트N-영역(3)(저불순물 농도의 제 1도전형의 제 1반도체층)이 매립 산화막층(2)의 윗면에 배치된다. 이 매립 산화막층(2)은, 반도체 기판(1)과 드리프트N-영역(3)을 유전체 분리하는 유전체층으로서 기능하고 있다. 또한 절연층(트렌치 분리(4))이 드리프트N-영역(3)의 표면에서 매립 산화막층(2)에 이르도록 드리프트N-영역(3)을 관통하는 원환상으로 형성되고, 드리프트N-영역(3)을 횡방향으로 분리하여 원환상의 소자영역으로 구획하고 있다.
이 트렌치 분리(4)에 의해 구획된 소자영역에 있어서, 드리프트N-영역(3)보다 저저항의 드레인N+영역(5)(고불순물 농도의 제 1도전형의 제 2반도체층)이 드리프트N-영역(3)의 윗면에 형성되고, 소스P-well영역(6)(제2도전형의 제3반도체층)이 드레인N+영역(5)을 둘러싸도록 드리프트N-영역(3)내에 선택적으로 형성되어 있다. 또한 드레인N+영역(5) 및 소스P-well영역(6)에는, 각각 제 1전극으로서의 드레인 전 극(7) 및 제 2전극으로서의 소스 전극(8)이 접속되어 있다. 그리고, 제 1필드 플레이트(9)가 드레인 전극(7)에 근접하여 드레인 전극(7)을 둘러싸도록 드리프트N-영역(3)상에 원환상으로 형성되고, 제 2필드 플레이트(10)가 소스 전극(8)의 내주측에 소스 전극(8)에 근접하여 드리프트N-영역(3)위에 원환상으로 형성되어 있다. 또한, 소스N+영역(11)이 소스P-well영역(6)의 윗면에 선택적으로 형성되고, 소스P-well영역(6)과 함께 소스 전극(8)에 접속되어 있다.
그리고, 다공질 산화막 영역(2c)은, 트렌치 분리(4)에 의해 구획된 영역의 바로 아래위치에서 산화막(2a)의 밑면에 접하도록 반도체 기판(1)내에 형성되어 있다. 또한 매립 N+영역으로 이루어지는 제 1실리콘 고농도 영역(12)이 드레인 전극(7) 및 제 1필드 플레이트(9)의 바로 아래위치에서, 다공질 산화막 영역(2c)내에 원반모양으로 형성되어 있다. 또한, 매립 N+영역으로 이루어지는 제 2실리콘 고농도 영역(13)이 소스 전극(8) 및 제 2필드 플레이트(10)의 바로 아래위치에서, 제 1실리콘 고농도 영역(12)과 같은 깊이 위치에, 제 1실리콘 고농도 영역(12)을 둘러싸도록 다공질 산화막 영역(2c)내에 원환상으로 형성되어 있다. 또, 도 1중의 A는 산화막/산화막 접착면, B는 디바이스 중심선이다.
이와 같이 구성된 유전체 분리형 반도체 장치(100)는, SODI(silicon On Double Insulator)구조를 취하고, 고내압 디바이스(HV-MOS:High-Voltage Metal Oxide Semiconductor)가 매립 산화막(2)위에 형성된 드리프트N-영역(3)안에 구성되어 있다. 또한 드레인 전극(7)과 제 1실리콘 고농도 영역(12)이 전기적으로 접속되고, 소스 전극(8)과 제 2실리콘 고농도 영역(13)이 전기적으로 접속되어 있다. 또한 이 고내압 디바이스는, 도시하지 않지만 게이트 전극이 게이트 산화물을 통해 소스P-well영역(6)의 표면부에 형성되고, MOSFET로서 기능한다.
이 유전체 분리형 반도체 장치(100)는, 예를 들면 다음과 같이 제작된다.
우선, P형 실리콘 기판의 주표면측의 산화막(2b)이 형성되는 영역에 N+영역을 형성하고, 다공질 산화막 영역(2c)이 형성되는 영역에 P-well영역을 형성한다. 이때, N+영역의 확산 깊이를 P-well영역의 형성 깊이보다 깊게 형성할 지, 다공질 실리콘 형성 공정에서 다공질화가 진행되지 않도록 질화막등의 보호막으로 피복한다. 또한 N형 불순물로써 제 1및 제 2실리콘 고농도 영역(12)(13)에 상당하는 영역을 P-well영역 안에 형성한다. 그리고, P형 실리콘 기판을 HF용액안에서 양극화성을 행한다. 이 양극화성공정에 있어서, P-well영역이 형성되는 것으로 양극화성 전류경로의 저저항화를 도모할 수 있으며, 균일한 막질과 두께의 다공질 실리콘 영역이 얻어진다. 또한 제 1 및 제 2실리콘 고농도 영역(12)(13)에 상당하는 영역이 N형 불순물로써 형성되어 있으므로, 양극화성 전류경로로부터 벗어난다.
이어서, 양극화성처리후 P형 실리콘 기판에 산화 처리를 실시하여, 다공질 실리콘 영역에 다공질 산화막 영역(2c)을 형성함과 동시에 다공질 산화막 영역(2c)을 둘러싸는 P형 실리콘 기판의 주표면에 산화막(2b)을 형성하고, 반도체 기판(1)을 얻는다.
그리고, 산화막(2a)이 주표면에 형성된 N형 실리콘 기판과 반도체 기판(1)을, 산화막(2a)(2b)을 밀착시켜, 예를 들면 1200℃、3시간, 파이로산화(pyro-oxidation) 등의 온도처리에 의해 서로 접착시킨다. 그리고, N형 실리콘 기판을 연마하여, 소자영역에 필요한 소정 두께의 드리프트N-영역(3)을 얻는다.
계속하여, 드리프트N-영역(3)의 소자분리 영역에 트렌치를 형성하고, 섬형상 로 분리된 드리프트N-영역(3)의 측면에 산화막을 형성한 후, 분리용 트렌치내를 절연막으로 매립 하고, 트렌치 분리(4)를 얻는다. 그리고, 드리프트N-영역(3)에 소스P-well영역(6), 드레인N+영역(5), 소스N+영역(11)을 순차적으로 확산 형성한다. 최후에, 드레인 전극(7) 및 소스 전극(8)을 형성하고, 또한 제 1및 제 2필드 플레이트(9)(10)를 형성하여, 유전체 분리형 반도체 장치(100)를 얻을 수 있다.
이와 같이 구성된 유전체 분리형 반도체 장치(100)에 있어서, 순방향 저지전압을 인가한 상태를 도 2에 도시한다. 도 2에서는, 드레인 전극(7), 제 1필드 플레이트(9) 및 제 1실리콘 고농도 영역(12)이 순방향 저지전위Vcc에, 반도체 기판(1), 소스 전극(8), 제 2필드 플레이트(10) 및 제 2실리콘 고농도 영역(13)이 어스 전위에 각각 설정되어 있다. 이에 따라 전계 포텐셜(14a)은, 도 2에 도시한 것과 같이, 제 1 및 제 2필드 플레이트(9)(10)의 사이, 제 1 및 제 2실리콘 고농도 영역 (12)(13)사이, 또한 반도체 기판(1)과 제 1실리콘 고농도 영역(12)사이에 걸쳐 형성된다.
여기서, 제 1실리콘 고농도 영역(12)이 드레인 전극(7)의 바로 아래에 형성되지 않을 경우에는, 전계 포텐셜(14a)은, 드레인N+영역(5) 바로 아래의 드리프트N-영역(3)의 영역까지 들어가게 된다. 그리고, 드레인 전극(7) 근방의 수직단면상에서 전계를 유지하는 것은, 드리프트N-영역(3)과 매립 산화막층(2)의 양자이며, 그 분담비는 유전율에 의해 결정된다. 그 결과, 디바이스의 고내압화를 도모하기 위해서는, RESURF조건을 만족하고, 드리프트N-영역(3)내에서 애벌런취 전계강도에 이르지 않도록 배려하면서, 매립 산화막(2)의 막두께를 후막화 할 필요가 있었다.
이 실시예 1에서는, 드레인 전극(7)의 바로 아래에 위치하도록 제 1실리콘 고농도 영역(12)을 배치하고, 드레인 전극(7)과 제 1실리콘 고농도 영역(12)을 전기적으로 접속하고 있다. 또한, 소스 전극(8)의 바로 아래에 위치하도록 제 2실리콘 고농도 영역(13)을 배치하고, 소스 전극(8)과 제 2실리콘 고농도 영역(13)을 전기적으로 접속하고 있다. 거기서, 전계 포텐셜(14a)은, 드레인 전극(7)의 바로 아래에 있어서의 드리프트N-영역(3) 및 매립 산화막층(2)의 영역으로 들어가지 않고, 반도체 기판(1)과 제 1실리콘 고농도 영역(12) 사이의 다공질 산화막 영역(2c)안에 압축된다. 따라서, 전술한 율속 요인이 해소되고, 애벌런취 전계강도 보다 극히 고강도의 산화막강도에 배려한 보다 자유도가 높은 내압설계가 가능하게 된다.
또한 매립 산화막(2)으로서의 다공질 산화막 영역(2c)을 다공질 실리콘 산화 막에 의해 구성하고 있으므로, 10μm이상의 막두께를 비교적 용이하게 형성 할 수 있다.
또한 제 1 및 제 2실리콘 고농도 영역(12)(13)이 매립 N+영역에 의해 형성되어 있으므로, 제 1 및 제 2실리콘 고농도 영역(12)(13)에 상당하는 영역을 N형 불순물로써 형성함으로써, 다공질 실리콘 형성 공정에서의 양극화성 전류경로로부터 벗어나, 매립 N+영역으로 이루어지는 제 1 및 제 2실리콘 고농도 영역(12)(13)을 용이하게 고정밀도로 제작할 수 있다.
실시예 2
도 3은 본 발명의 실시예 2에 관한 유전체 분리형 반도체 장치를 도시하는 단면도이다.
도 3에 있어서, 산화막(2b) 및 다공질 산화막 영역(2c)으로 이루어지는 매립 산화막(2a)이 반도체 기판(1)의 윗면에 배치되고, 드리프트N-영역(3)이 매립 산화막층(2)의 윗면에 배치되어 있다. 그리고, 다공질 산화막 영역(2c)은, 소스 전극(8) 및 제 2필드 플레이트(10)의 바로 아래위치를 피해, 드레인 전극(7) 및 제 1필드 플레이트(9)의 바로 아래위치를 커버하도록 형성되어 있다. 또한, 제 1실리콘 고농도 영역(12)이 드레인 전극(7) 및 제 1필드 플레이트(9)의 바로 아래에 위치하도록, 접착면A의 계면에 노출하도록 다공질 산화막 영역(2c)내에 형성되고 있다. 또한 드레인N-well영역(15)이 제 1실리콘 고농도 영역(12)에 직접 접하도록 드리프트 N-영역(3)내에 형성되어 있다. 이에 따라 드레인 전극(7) 및 제 1필드 플레이트(9)와 제 1실리콘 고농도 영역(12)이 드레인N-well영역(15)을 통해 전기적으로 접속되어 있다.
또 다른 구성은 상기 실시예 1과 동일하게 구성되어 있다.
이와 같이 구성된 유전체 분리형 반도체 장치(101)에 있어서, 순방향 저지전압을 인가한 상태를 도 4에 도시한다. 도 4에서는 드레인 전극(7) 및 제 1필드 플레이트(9)가 순방향 저지전위Vcc에, 반도체 기판(1), 소스 전극(8) 및 제 2필드 플레이트(10)가 어스 전위에 각각 설정되어 있다. 이 상태에서, 드레인N-well영역(15) 및 제 1실리콘 고농도 영역(12)이 드레인 전극(7)과 동 전위에 설정되고 있다. 이에 따라 전계 포텐셜(14b)은, 도 4에 도시한 것과 같이, 제 1 및 제 2필드 플레이트(9)(10)사이, 다공질 산화막 영역(2c)의 외주면과 제 1실리콘 고농도 영역(12)사이, 또한 반도체 기판(1)과 제 1실리콘 고농도 영역(12)사이에 걸쳐 형성된다. 즉, 전계 포텐셜(14b은), 드레인 전극(7)의 바로 아래에서 다공질 산화막 영역(2c)안에 압축된다.
따라서, 이 실시예 2에 있어서도, 상기 실시예 1과 마찬가지로, 애벌런취 전계강도보다 극히 고강도의 산화막강도에 배려한 보다 자유도가 높은 내압설계가 가능하게 된다.
또한 이 실시예 2에 있어서는, 다공질 산화막 영역(2c)이 소스 전극(8) 및 제 2필드 플레이트(10)의 바로 아래위치를 피하여, 필요최소한의 범위에 배치되고 있기 때문에, 내압특성을 열화 시키지 않고, 소스측의 방열성을 향상시킬 수 있다.
실시예 3
도 5는 본 발명의 실시예 3에 관한 유전체 분리형 반도체 장치를 도시하는 단면도이다.
도 5에 있어서, 산화막(2a), 산화막(2b) 및 다공질 산화막 영역(2c)으로 이루어지는 매립 산화막(2)이 반도체 기판(1)의 윗면에 배치되고, 드리프트N-영역(3)이 매립 산화막층(2)의 윗면에 배치된다. 그리고, 다공질 산화막 영역(2c)은, 소스 전극(8) 및 제 2필드 플레이트(10)의 바로 아래위치를 피하여, 드레인 전극(7) 및 제 1필드 플레이트(9)의 바로 아래위치를 커버하고, 산화막(2a)에 접하도록 형성되어 있다. 또한 제 1실리콘 고농도 영역(12)이 드레인 전극(7) 및 제 1필드 플레이트(9)의 바로 아래에 위치하도록, 또한 산화막(2a)에 접하도록 다공질 산화막 영역(2c)내에 형성되고 있다. 그리고, 드레인N-well영역(15)이 산화막(2a)의 윗면에 접하도록 드리프트N-영역(3)내에 형성되어 있다. 또한, 매립 드레인N+영역(16)(제1도전형의 제2반도체층)이 제 1실리콘 고농도 영역(12)에 접하도록 드레인N-well영역(15)안에 형성되어 있다. 이에 따라 드레인 전극(7) 및 제 1필드 플레이트(9)와 제 1실리콘 고농도 영역(12)이 매립 드레인N+영역(16)을 통해 전기적으로 접속되어 있다.
또 다른 구성은 상기 실시예 1과 동일하게 구성되어 있다.
여기서, 매립 드레인N+영역(16)의 제조 방법에 대하여 설명한다.
우선, 상기 실시예 1과 마찬가지로, N형 실리콘 기판과 반도체 기판(1)을 접착시키고, N형 실리콘 기판을 소정의 두께로 연마한 후, 드레인N-well영역(15)을 드리프트N-영역(3)에 형성한다. 이어서, 사진제판기술에 의해 드레인N-well영역(15)의 윗면에 패턴을 개구하고, 실리콘 이방성 에칭 기술에 의해 개구로부터 드레인N-well영역(15)을 에칭하여 산화막(2a)을 노출시킨다. 그리고, 산화막 이방성 에칭 기술에 의해, 산화막(2a)를 제거하고, 제 1실리콘 고농도 영역(12)을 노출시킨다. 이 상태에서, N+폴리실리콘 디포지트를 행하고, 표면을 평탄화 함으로써, 매립 N+영역(16)을 얻는다.
이와 같이 구성된 유전체 분리형 반도체 장치(102)에서는, 드레인 전극(7) 및 제 1필드 플레이트(9)가 순방향 저지전위Vcc로 설정되면, 제 1실리콘 고농도 영역(12)도 드레인 전극(7)과 동 전위로 설정되고 있다. 이에 따라 전계 포텐셜은, 드레인 전극(7)의 바로 아래에서 다공질 산화막 영역(2c)안에 압축된다.
따라서, 이 실시예 3에 있어서도, 상기 실시예 1과 마찬가지로, 애벌런취 전계강도보다 극히 고강도의 산화막강도에 배려한 보다 자유도가 높은 내압설계가 가능하게 된다.
또한 이 실시예 3에서는, 매립 드레인N+영역(16)이 드레인 전극(7)과 제 1실 리콘 고농도 영역(12) 사이를 연결하도록 배치되어 있기 때문에, 드레인 전극(7)과 제 1실리콘 고농도 영역(12)의 전기적 접속이 확실하게 된다.
또한 접착면A이 산화막 서로가 되므로, 고압 디바이스 하부의 기판측 계면에서의 계면순위밀도가 감소하여, 고온 리크 전류를 억제 할 수 있다.
또한 다공질 산화막 영역(2c)이 소스 전극(8) 및 제 2필드 플레이트(10)의 바로 아래위치를 피하여, 필요최소한의 범위에 배치되어 있기 때문에, 내압특성을 열화시키지 않고, 소스측의 방열성을 향상시킬 수 있다.
실시예 4
도 6은 본 발명의 실시예 4에 관한 유전체 분리형 반도체 장치를 도시하는 단면도이다.
이 실시예 4에 의한 유전체 분리형 반도체 장치(103)에서는, 도 6에 도시하는 것과 같이, 고압 디바이스로서의 애노드 쇼트형IGBT(Insulated Gate Bipolar Transistor)이, 드리프트N-영역(3)에 형성되어 있다. 그리고, 애노드측 구조로서, 제 1필드 플레이트(9), 애노드P+영역(17)(제2도전형의 드레인 영역) 및 매립 애노드N+영역(18)(제1도전형의 제 2반도체층, 애노드 쇼트N+영역)이 애노드 전극(7a)에 접하도록 형성되고, 매립 애노드N+영역(18)이 애노드N-well영역(19) 및 제 1실리콘 고농도 영역(12)에 전기적으로 접속되어 있다. 또한 제 1실리콘 고농도 영역(12)이, 애노드 전극(7a) 및 제 1필드 플레이트(9)의 바로 아래에 위치하도록 다공질 산화막 영역(2c)안에 매설되어 있다. 그리고, 접착면A의 계면이, 제 1실리콘 고농도 영역(12)위에 형성되어 있는 다공질 산화막 영역(2c)과 산화막(2a)으로 구성되어 있다. 또한 캐소드측 구조로서, 제 2필드 플레이트(10), P-well영역(6)(제 2도전형의 제3반도체층) 및 N+영역(11)(제1도전형의 소스 영역)이 캐소드 전극(8a)에 접하도록 형성되어 있다.
또 다른 구성은 상기 실시예 1과 동일하게 구성되어 있다.
이 실시예 4에 있어서도, 애노드 전극(7a) 및 제 1필드 플레이트(9)가 순방향 저지전위Vcc로 설정되면, 제 1실리콘 고농도 영역(12)도 애노드 전극(7a)과 동 전위로 설정되고 있다. 이에 따라 전계 포텐셜은, 애노드 전극(7a)의 바로 아래에서 다공질 산화막 영역(2c)안에 압축된다.
따라서, 이 실시예 4에 있어서도, 상기 실시예 1와 마찬가지로, 애벌런취 전계강도보다 극히 고강도의 산화막강도에 배려한 보다 자유도가 높은 내압설계가 가능하게 된다.
또한 애노드 쇼트형IGBT에 있어서, 제 1실리콘 고농도 영역(12)과 제 1필드 플레이트(9)의 단부에 의해, 공핍층의 애노드N-well영역(19)측으로의 확산이 저지되므로, 애노드N-well영역(19)을 공핍화 하지 않고 고내압화가 실현가능하다. 즉 내압이라 함은 독립된 설계 파라미터로서 홀의 주입 효율이 제어 가능하게 된다.
또한, 접착면A의 계면이, 제 1실리콘 고농도 영역(12)위에 형성되어 있는 다 공질 산화막 영역(2c)과 산화막(2a)으로 구성되어 있다. 거기서, 산화막(2b)과, 제 1실리콘 고농도 영역(12)을 둘러싸는 다공질 산화막 영역(2c)을, 웨이퍼(반도체 기판(1)) 전면을 동일 공정에 의해 산화함으로써 형성할 수 있으므로, 반도체 기판(1)의 표면, 즉 산화막(2b)과 다공질 산화막 영역(2c) 표면의 평탄성이 향상되어 접착불량을 감소할 수 있음과 동시에 접합강도를 향상시킬 수 있다.
실시예 5
도 7은 본 발명의 실시예 5에 관한 유전체 분리형 반도체 장치를 도시하는 단면도이다.
이 실시예 5에 의한 유전체 분리형 반도체 장치(104)에서는, 도 7에 도시한 것과 같이, 고압 디바이스로서의 난펀치쓰루타입(non-punch-through type)IGBT이 드리프트N-영역(3)에 형성되어 있다. 그리고, 애노드측 구조로서, 제 1필드 플레이트(9), 드레인N+영역(5)(제1 도전형의 제 2반도체층) 및 매립 애노드P+영역(20)(제2도전형의 드레인 영역)이 애노드 전극(7a)에 접하도록 형성되고, 매립 애노드P+영역(20)이 제 1실리콘 고농도 영역(12)에 전기적으로 접속되어 있다.
또, 다른 구성은 상기 실시예 4와 동일하게 구성되어 있다.
이 유전체 분리형 반도체 장치(104)에 있어서도, 애노드 전극(7a) 및 제 1필드 플레이트(9)가 순방향 저지전위Vcc로 설정되면, 제 1실리콘 고농도 영역(12)도 애노드 전극(7a)과 동 전위로 설정되고 있다. 이에 따라 전계 포텐셜은, 애노드 전극(7a)의 바로 아래에서 다공질 산화막 영역(2c)안에 압축된다.
따라서, 이 실시예 5에 있어서도, 상기 실시예 4와 마찬가지로, 애벌런취 전계강도보다 극히 고강도의 산화막강도에 배려한 보다 자유도가 높은 내압설계가 가능하게 된다.
또한 난펀치쓰루타입IGBT에 있어서, 제 1실리콘 고농도 영역(12)과 제 1필드 플레이트(9)의 단부에 의해, 공핍층의 드레인N+영역(5)측으로의 확산이 저지되므로, 공핍층이 드레인N+영역(5)에 도달하여 펀치쓰루를 일으키지 않으며, 고내압화가 실현가능하다. 즉 난 펀치쓰루타입IGBT에 있어서, 내압을 확보하기 위해 필요한 N-농도와 드리프트 길이의 율속 요인을 해소하여, 완전히 독립된 설계 파라미터로서 홀의 주입 효율을 향상시킬 수 있다.
실시예 6
도 8은 본 발명의 실시예 6에 관한 유전체 분리형 반도체 장치를 도시하는 단면도이다. 이 실시예 6에 의한 유전체 분리형 반도체 장치(105)에서는, 도 8에 도시한 것과 같이, 고압 디바이스로서의 MOS가, 드리프트N-영역(3)에 형성되어 있다. 그리고, 드레인측 구조로서, 제 1필드 플레이트(9)가 드레인 전극(7)에 접하도록 형성되고, 매립 드레인N+영역(21)(제1도전형의 제2반도체층)이 드레인 전극(7)에 접하도록 드레인N-well영역(15)안에 형성되고, 매립 드레인N+영역(21)이 산화막(2a) 및 다공질 산화막 영역(2c)을 관통하여 제 1실리콘 고농도 영역(12)에 전기적 으로 접속되어 있다. 또한 소스측 구조로서, 제 2필드 플레이트(10), 소스N+영역(11) 및 소스P-well영역(6)이 소스 전극(8)에 접하도록 형성되고, 매립 소스N+영역(22)이 소스 전극(8)에 접하도록 소스P-well영역(6)안에 형성되며, 매립 소스N+영역(22)(소스 전극측 접속용 N+영역)이 산화막(2a) 및 다공질 산화막 영역(2c)을 관통하여 제 2실리콘 고농도 영역(13)에 전기적으로 접속되어 있다.
또, 다른 구성은 상기 실시예 1과 동일하게 구성되어 있다.
이 유전체 분리형 반도체 장치(105)에 있어서도, 드레인 전극(7) 및 제 1필드 플레이트(9)가 순방향 저지전위Vcc로 설정되면, 제 1실리콘 고농도 영역(12)도 드레인 전극(7)과 동 전위로 설정되고 있다. 반도체 기판(1), 소스 전극(8) 및 제 2필드 플레이트(10)가 어스 전위로 설정되면, 제 2실리콘 고농도 영역(13)도 소스 전극(8)과 동 전위로 설정되고 있다. 이에 따라 전계 포텐셜은, 드레인 전극(7)의 바로 아래에서 다공질 산화막 영역(2c)안에 압축된다.
따라서, 이 실시예 6에 있어서도, 상기 실시예 1과 마찬가지로, 애벌런취 전계강도보다 극히 고강도의 산화막강도에 배려한 보다 자유도가 높은 내압설계가 가능하게 된다.
실시예 7
도 9는 본 발명의 실시예 7에 관한 유전체 분리형 반도체 장치를 도시하는 단면도이다.
도 9에 있어서, 유전체 분리형 반도체 장치(106)는, 고압 디바이스로서의 MOS가, 드리프트N-영역(3)에 형성되어 있다. 그리고, 접속용 매립 소스N+영역(22)이 제1트렌치 분리(4a)에 의해 소스P-well영역(6)과 전기적으로 분리되어 드리프트N-영역(3)에 형성되고, 산화막(2a) 및 다공질 산화막 영역(2c)을 관통하여 제 2실리콘 고농도 영역(13)에 전기적으로 접속되어 있다. 또한 소스 전극(23)(제3전극)이 매립 소스N+영역(22)에 접하도록 드리프트N-영역(3)의 윗면에 형성되어 있다. 또한, 제2트렌치 분리(4b)가 매립 소스N+영역(22)의 외주측에 원환상으로 형성되고, 디바이스 전체를 분리하고 있다.
또, 다른 구성은 상기 실시예 6과 동일하게 구성되어 있다.
이 유전체 분리형 반도체 장치(106)에 있어서도, 드레인 전극(7) 및 제 1필드 플레이트(9)가 순방향 저지전위Vcc로 설정되면, 제 1실리콘 고농도 영역(12)도 드레인 전극(7)과 동 전위로 설정되어 있다. 이에 따라 전계 포텐셜은, 드레인 전극(7)의 바로 아래에서 다공질 산화막 영역(2c)안에 압축된다.
따라서, 이 실시예 7에 있어서도, 상기 실시예 6과 마찬가지로, 애벌런취 전계강도보다 극히 고강도의 산화막강도에 배려한 보다 자유도가 높은 내압설계가 가능하게 된다.
또한 이 실시예 7에 의하면, 2개의 소스 전극(8)(23)이 제 1트렌치 분리(4a)에 의해 분리되어 형성되고 있기 때문에, 소스 전극(8)을 플로팅(floating)전원에 접속한 상태로, 또한 소스 전극(23)을 어스 전위에 설정한 상태로, 고내압특성을 확보할 수 있다. 또한 소스 전극(8)(23)사이의 절연 내량도, 종래의 유전체 분리형 반도체 장치와 같은 미묘한 확산도(diffusion island)와 간격의 밸런스를 유지할 필요는 없으며, 트렌치의 갯수나 트렌치 측벽에 형성되는 산화막의 두께로 배치할 수 있게 된다.
실시예 8
도 10은 본 발명의 실시예 8에 관한 유전체 분리형 반도체 장치를 도시하는 단면도이다.
이 유전체 분리형 반도체 장치(107)는, 도 10과 같이, 전계 포텐셜의 경로인 제 1실리콘 고농도 영역(12)의 외주측에 있어서의 다공질 산화막 영역(2c)의 지름방향폭(제 1실리콘 고농도 영역(12)의 수평방향의 다공질 산화막 영역(2c)의 폭)W1 및 제 1실리콘 고농도 영역(12)의 반 드리프트N-영역측의 다공질 산화막 영역(2c)의 깊이(제 1실리콘 고농도 영역(12)의 수직방향의 다공질 산화막 영역(2c)의 폭)T1를 산화막의 절연파괴강도를 고려하여 설정하고 있다. 즉, 다공질 산화막 영역(2c)의 폭W1, 깊이T1를, W1(μm)>0.01(μm/v)×BV(v), T1(μm)>0.01(μm/v)×BV(v)를 충족하도록 설정하고 있다. 여기서, BV는 반도체 장치를 사용하는 동시에서 요구되는 고내압도(島)의 내압(단위:V(볼트))이다.
또, 다른 구성은 상기 실시예 3과 동일하게 구성되어 있다.
이 실시예 8에서는, 상기 실시예 3의 효과에 더해, 다공질 산화막 영역(2c)의 폭W1, 깊이T1가, W1(μm)>0.01(μm/v)×BV(v), T1(μm)>0.01(μm/v)×BV(v)을 충족하도록 배치되고 있으므로, 다공질 산화막 영역(2c)을 형성할 때의 다공질 실리콘의 공극율이나 구멍지름 등의 성상에 의해, 다공질 산화막 영역(2c)의 절연파괴강도가 약간 변화되지만, 1MV/cm로는 충분히 여유를 갖는 절연파괴강도를 얻을 수 있다. 또한, 다공질 산화막 영역(2c)의 소스측으로의 돌출을 필요최소한도로 억제하여 고내압특성을 확보할수 있음과 동시에 보다 열저항이 작은 산화막(2b)을 필요 충분한 스페이스에 걸쳐 배치할 수 있으며 소스측의 방열성을 향상시킬 수 있다.
실시예9
도 11은 본 발명의 실시예 9에 관한 유전체 분리형 반도체 장치를 도시하는 단면도이다.
이 유전체 분리형 반도체 장치(108)는, 도 11과 같이, 다공질 산화막 영역(2c)의 두께W1, 깊이T1가, W1(μm)>0.01(μm/v)×BV(v), T1(μm)>0.01(μm/v) ×BV(v)를 충족하도록 설정되고 있음과 동시에 접착A의 계면과 직교하는 방향에 관해, 전계 포텐셜의 경로인 제 1실리콘 고농도 영역(12)의 외주측에 있어서의 다공질 산화막 영역(2c)의 영역이, 제 1 및 제 2필드 플레이트(9)(10)사이의 영역WS내에 위치하고 있다, 즉 포함되어 있다.
또, 다른 구성은 상기 실시예 8과 동일하게 구성되어 있다.
이 실시예9에 의하면, 상기 실시예 8의 효과에 더해, 접착A의 계면과 직교하는 방향에 관해, 전계 포텐셜의 경로인 제 1실리콘 고농도 영역(12)의 외주측에 있어서의 다공질 산화막 영역(2c)의 영역이, 제 1 및 제 2필드 플레이트(9)(10)사이 의 WS내에 위치하고 있으므로, 제 1실리콘 고농도 영역(12)의 외주측에 있어서의 다공질 산화막 영역(2c)의 영역(W1의 영역)을 가로지르는 전계 포텐셜은, 소스측 및 드레인측의 양쪽으로 퍼지는 형태로 유지된다. 그 결과, 제 1 및 제 2필드 플레이트(9)(10)근방에 있어서의 전계집중에 의한 애벌런취 파괴를 억제할 수 있으며, 고내압특성을 안정되게 유지 할 수 있다.
실시예 10
도 12는 본 발명의 실시예 10에 관한 유전체 분리형 반도체 장치를 도시하는 단면도이다.
이 유전체 분리형 반도체 장치(109)는, 도 12와 같이, 전계 포텐셜의 경로인 제 1실리콘 고농도 영역(12)과 제 2실리콘 고농도 영역(13) 사이에 있어서의 다공질 산화막 영역(2c)의 지름방향 폭W2과, 제 1실리콘 고농도 영역(12) 및 제 2실리콘 고농도 영역(13)의 반(反) 드리프트N-영역측의 다공질 산화막 영역(2c)의 깊이(제 1 및 제 2실리콘 고농도 영역(12)의 수직방향의 다공질 산화막 영역(2c)의 폭)T2을 산화막의 절연파괴강도를 고려하여 설정하고 있다. 즉, 다공질 산화막 영역(2c)의 폭W2, 깊이 T2를, W2(μm)>0.01(μm/v)×BV(v), T2(μm)>0.01(μm/v) ×BV(v)을 충족하도록 설정하고 있다. 또한, 접착A의 계면과 직교하는 방향에 관해, 전계 포텐셜의 경로인 제 1 및 제 2실리콘 고농도 영역(12)(13) 사이의 다공질 산화막 영역(2c)의 영역이, 제 1 및 제 2필드 플레이트(9)(10)사이의 영역 WS내에 위치하고 있다.
또, 다른 구성은 상기 실시예 6과 동일하게 구성되어 있다.
이 실시예 10에 의하면, 상기 실시예 6의 효과에 더해, 다공질 산화막 영역(2c)의 폭 W2, 깊이 T2가, W2(μm)>0.01(μm/v) ×BV(v), T2(μm)> 0.01(μm/v) ×BV(v)을 충족하도록 설정되고 있으므로, 다공질 산화막 영역(2c)을 형성할 때의 다공질 실리콘의 공극율이나 구멍지름 등의 성상에 의해, 다공질 산화막 영역(2c)의 절연파괴강도가 약간 변화되지만, 1MV/cm로는 충분히 여유를 갖는 절연파괴강도를 얻을 수 있다. 또한 접착A의 계면과 직교하는 방향에 관해, 전계 포텐셜의 경로인 제 1 및 제 2실리콘 고농도 영역(12)(13) 사이의 다공질 산화막 영역(2c)의 영역이, 제 1 및 제 2필드 플레이트(9)(10)사이의 영역 WS내에 위치하고 있으므로, 다공질 산화막 영역(2c)의 이 영역(W2의 영역)을 가로지르는 전계 포텐셜은, 소스측 및 드레인측의 양쪽으로 퍼지는 형태로 유지된다. 그 결과, 제 1및 제 2필드 플레이트(9)(10)근방에 있어서의 전계집중에 의한 애벌런취 파괴를 억제 할 수 있고, 고내압특성을 안정되게 유지 할 수 있다.
실시예 11
도 13은 본 발명의 실시예 11에 관한 유전체 분리형 반도체 장치를 도시하는 단면도이다.
이 유전체 분리형 반도체 장치(110)는, 도 13과 같이, 복수의 제1매립 N+영역(24)이, 전계 포텐셜의 경로인 제 1실리콘 고농도 영역(12)과 제 2실리콘 고농도 영역(13) 사이에 있어서의 다공질 산화막 영역(2c)의 영역에, 서로 거리△W2 떨어져 원환상으로 형성되고, 제1MFP(Multi Field Plate)구조를 취하고 있다. 복수의 제1매립 N+영역(24)은, 서로 떨어져 원환상으로 형성되고, 서로 독립하여 전기적으로 플로팅상태에 있으며, 자기종식적으로 형성되어 있다. 또한, 제 1실리콘 고농도 영역(12)과 제1매립 N+영역(24) 사이, 제 2실리콘 고농도 영역(13)과 제1매립 N+영역(24)과의 사이, 또한 인접하는 제1매립 N+영역(24)의 사이는, 각각 용량성 결합이 개재되고 있으며, 각 간극△W2의 총 합계∑W2는, ∑W2(μm)>0.01(μm/v)×BV(v)을 충족하도록 구성 되어 있다.
또, 다른 구성은 상기 실시예 10과 동일하게 구성되어 있다.
이 유전체 분리형 반도체 장치(110)에서는, 제1매립 N+영역(24)의 간극△W2의 총 합계∑W2가, ∑W2(μm)>0.01(μm/v)×BV(v)을 충족하도록 설정되어 있기 때문에 , 1MV/cm로는 충분히 여유를 가진 절연파괴강도를 얻을 수 있다.
또한 순방향 내압인가에, 제 1 및 제 2실리콘 고농도 영역(12)(13)의 사이를 가로지르는 전계 포텐셜(14c)은, 도 14와 같이, 제1매립 N+영역(24)에 의한 제1MFP구조의 용량분할 기능에 의해 균등하게 분산되므로, 전계강도 피크가 평탄화된다.
따라서, 이 실시예 11에 의하면, 상기 실시예 10에 비해, 보다 안전한 절연 내량을 유지하면서, 고내압특성을 실현 할 수 있다.
실시예 12
도 15는 본 발명의 실시예 12에 관한 유전체 분리형 반도체 장치를 도시하는 단면도, 도 16은 본 발명의 실시예 12에 관한 유전체 분리형 반도체 장치에 있어서 의 제 1 및 제2필드 플레이트와 매립 N+영역과의 위치 관계를 접착면A의 계면에 직교하는 방향의 위쪽으로부터 본 도면이다.
이 유전체 분리형 반도체 장치(111)는, 도 15 및 도 16과 같이, 도전성 부여부(25)가, 제 1실리콘 고농도 영역(12)과 제1매립 N+영역(24)과의 사이, 제 2실리콘 고농도 영역(13)과 제1매립 N+영역(24)과의 사이 및, 인접하는 제1매립 N+영역(24) 사이에 형성되어 있다. 이들의 도전성 부여부(25)는, 다공질 산화막 영역(2c)을 형성한 후, 고에너지 주입에 의해, Si, P, As등을 제1매립 N+영역(24)의 깊이와 같은 레인지로 주입하여 형성되어 있다. 이에 따라 도전성 부여부(25)에 의한 저항성 결합이, 제 1실리콘 고농도 영역(12)과 제1매립 N+영역(24)과의 사이, 제 2실리콘 고농도 영역(13)과 제1매립 N+영역(24)과의 사이 및, 인접하는 제1매립 N+영역(24)의 사이에 개재한다. 여기서, 도전성 부여부(25)는, 배치 위치가 집중하지 않도록, 둘레방향으로 분산되어 배치되는 것이 바람직하다.
또, 다른 구성은 상기 실시예 11과 동일하게 구성되어 있다.
이 유전체 분리형 반도체 장치(111)에서는, 순방향 내압인가에, 제 1 및 제 2실리콘 고농도 영역(12)(13) 사이를 가로지르는 전계 포텐셜(14c)은, 제1매립 N+영역(24)에 의한 제 1MFP구조 및 도전성 부여부(25)에 의한 저항성 분할 기능에 의해 균등하게 분산되므로, 전계강도 피크가 평탄화된다.
따라서, 이 실시예 12에 있어서도, 보다 안전한 절연 내량을 유지하면서, 고내압특성을 실현 할 수 있다.
실시예 13
도 17은 본 발명의 실시예 13에 관한 유전체 분리형 반도체 장치를 도시하는 단면도이다.
이 유전체 분리형 반도체 장치(112)는, 도 17과 같이, 복수의 제2매립 N+영역(26)이, 제1매립 N+영역(24)의 반 드레인 전극측에, 제 1실리콘 고농도 영역(12), 제 2실리콘 고농도 영역(13) 및 제1매립 N+영역(24)으로부터 △W3 떨어지고, 서로 거리△W3 떨어져, 원환상으로 형성되며, 제2MFP구조를 취하고 있다. 또한, 제 1실리콘 고농도 영역(12)과 제2매립 N+영역(26)과의 사이, 제 2실리콘 고농도 영역(13)과 제2매립 N+영역(26)과의 사이, 제1매립 N+영역(24)과 제2매립 N+영역(26)과의 사이, 또한 인접하는 제2매립 N+영역(26) 사이는, 각각 용량성 결합이 개재하고 있으며, 각 간극△W3의 총 합계=W3는, ∑W3(μm)>0·01(μm/v)×BV(v)을 충족하도록 구성 되어 있다.
또, 다른 구성은 상기 실시예 11과 동일하게 구성되어 있다.
이 유전체 분리형 반도체 장치(112)에서는, 제2매립 N+영역(26)의 간극△W3의 총 합계∑W3가, ∑W3(μm)>0.01(μm/v)×BV(v)을 충족하도록 설정되고 있으므 로, 1MV/cm로는 충분히 여유를 가진 절연파괴강도를 얻을 수 있다.
또한 제 1및 제 2실리콘 고농도 영역(12)(13)의 사이를 가로 지르는 전계 포텐셜이, 제 1및 제2매립 N+영역(24)(26)에 의한 2층의 제 1및 제2MFP구조와, 그것들의 용량분할 기능에 의해, 균등하게 분산되므로, 전계강도 피크가 평탄화되어, 보다 안전한 절연 내량을 유지하면서, 고내압특성을 실현 할 수 있다.
또, 상기 실시예 13에서는, 2층의 제 1및 제 2MFP구조를 취하고 있지만, 3 층 이상의 MFP구조를 취하도록 해도, 동일한 효과를 얻을 수 있다.
실시예 14
도 18은 본 발명의 실시예 14에 관한 유전체 분리형 반도체 장치를 도시하는 단면도이다.
이 유전체 분리형 반도체 장치(113)는, 도 18과 같이, 제3실리콘 고농도 영역(27)이 다공질 산화막 영역(2c)내의 제 1실리콘 고농도 영역(12)의 반 드리프트N-영역측에 원반형상으로 배치되고, 제4실리콘 고농도 영역(28)이 다공질 산화막 영역(2c)내의 제 2실리콘 고농도 영역(13)의 반 드리프트N-1영역측에, 제3실리콘 고농도 영역(27)과 같은 깊이로 원환상으로 배치되어 있다. 그리고, 매립 드레인N+영역(21)이, 제 1및 제3실리콘 고농도 영역(12)(27)에 전기적으로 접속하도록 형성되고, 매립 소스N+영역(22)이, 제2 및 제4실리콘 고농도 영역(13)(28)에 전기적으로 접속하도록 형성되어 있다.
또한 복수의 제2매립 N+영역(26)이, 제1매립 N+영역(24)의 반 드레인 전극측에, 서로 거리△W4떨어지고, 원환상으로 형성되며, 제 2MFP구조를 취하고 있다. 또한 도전성 부여부(25)가, 제 1실리콘 고농도 영역(12)과 제1매립 N+영역(24) 사이, 제 2실리콘 고농도 영역(13)과 제1매립 N+영역(24)과의 사이 및, 인접하는 제1매립 N+영역(24) 사이에 형성되어 있다. 또한 도전성 부여부(25)가, 제3실리콘 고농도 영역(27)과 제2매립 N+영역(26) 사이, 제4실리콘 고농도 영역(28)과 제2매립 N+영역(26)과의 사이 및 인접하는 제2매립 N+영역(26) 사이에 형성되어 있다. 이들의 도전성 부여부(25)는, 다공질 산화막 영역(2c)을 형성한 후, 고에너지 주입에 의해, Si, P, As등을 제2매립 N+영역(26)의 깊이와 같은 레인지, 또한 제 1매립 N+영역(24)의 깊이와 같은 레인지로 주입되어 형성되고 있다.
이에 따라 도전성 부여부(25)에 의한 저항성 결합이, 제 1실리콘 고농도 영역(12)과 제1매립 N+영역(24)과의 사이, 제 2실리콘 고농도 영역(13)과 제1매립 N+영역(24)과의 사이 및, 인접하는 제1매립 N+영역(24)의 사이에 개재한다. 또한 도전성 부여부(25)에 의한 저항성 결합이, 제3실리콘 고농도 영역(27)과 제2매립 N+영역(26)과의 사이, 제4실리콘 고농도 영역(28)과 제2매립 N+영역(26)과의 사이 및 인 접하는 제2매립 N+영역(26)사이에 개재한다. 또한, 용량성 결합이 제 1및 제 2MFP구조의 층사이 및, 제 2MFP구조와 반도체 기판(1)과의 층 사이에 개재하고 있다.
그리고, 제2매립 N+영역(26)의 간극△W4의 총 합계∑W4가, ∑W4(〃m)>0.01(μm/v)×BV(v)을 충족하도록 구성 되어 있다.
또, 다른 구성은 상기 실시예 11과 동일하게 구성되어 있다.
이 유전체 분리형 반도체 장치(113)에서는 제1매립 N+영역(24)의 간극△W2과 마찬가지로, 제2매립 N+영역(26)의 간극△W4의 총 합계∑W4가, ∑W4(μm)>0.01(μm/v)×BV(v)을 충족하도록 설정되고 있으므로, 1MV/cm로는 충분히 여유를 가진 절연파괴강도를 얻을 수 있다.
또한 제 1 및 제 2실리콘 고농도 영역(12)(13)의 사이를 가로 지르는 전계 포텐셜이, 제 1및 제2매립 N+영역(24)(26)에 의한 2층의 제 1 및 제 2MFP구조와, 그들의 용량·저항성 분할 기능에 의해, 균등하게 분산되므로, 전계강도 피크가 평탄화되어, 보다 안전한 절연 내량을 유지하면서, 고내압특성을 실현 할 수 있다.
실시예 15
도 19는 본 발명의 실시예 15에 관한 유전체 분리형 반도체 장치에 있어서의 제 1및 제 2필드 플레이트와 매립 N+영역과의 위치 관계를 접착면A의 계면에 직교하는 방향의 위쪽에서 본 도면, 도 20은 도 19의 ⅩX-ⅩⅩ화살표시단면도이다.
이 유전체 분리형 반도체 장치(114)는, 도 19 및 도 20에 도시한 것과 같이, 제 2실리콘 고농도 영역(13) 및 제1매립 N+영역(24)이 그 원환상의 일부를 분단하고 있고, 매립 N+영역으로 이루어지는 드레인 인출 배선(29)이 제 1실리콘 고농도 영역(12)에서 제1매립 N+영역(24) 및 제 2실리콘 고농도 영역(13)의 절단부를 거쳐 소스측으로 뻗어있다. 그리고, 매립 드레인 인출측N+영역(3)이 제1트렌치 분리(4a)에 의해 소스P-well영역(6)과 전기적으로 분리되어 드리프트N-영역(3)에 형성되고, 산화막(2a) 및 다결정 산화막 영역(2c)을 관통하여 드레인 인출 배선(29)에 전기적으로 접속되어 있다. 또한 드레인 인출 전극(31)이 매립 드레인 인출측N+영역(30)에 접하도록 드리프트N-영역(3)의 윗면에 형성되어 있다. 그리고, 제2트렌치 분리(4b)가 매립 드레인 인출측N+영역(30)의 외주측에 원환상으로 형성되어, 디바이스 전체를 분리하고 있다.
또, 다른 구성은 상기 실시예 11과 동일하게 구성되어 있다.
이 실시예 15에 의하면, 상기 실시예 11의 효과에 더해, 드레인 인출 전극(31)을 제 1실리콘 고농도 영역(12), 드레인 인출 배선(29) 및 매립 드레인 인출측N+영역(30)을 통해 소스 전극(8)의 외주측으로 꺼낼 수 있다.
또한 드레인 인출 배선(29)상의 다공질 산화막 영역(2c)의 부위와 산화막 (2a)이 층간 절연막으로서 기능하고 있다. 그리고, 다공질 산화막 영역(2c)이 다공질 실리콘 산화막으로 구성되어 있으므로, 후막화가 용이하고, 디바이스 내압의 고내압화에 따라 드레인 인출 배선(29)의 절연 내량을 향상시킬 수 있다.
또한 드레인 인출 배선(29)이 소스측SOI층(드리프트N-영역(3))을 끌어 올릴 때 필요한 절연 내량은, 제 1및 제2트렌치 분리(4a)(4b)에 의하며, 이들은 트렌치 갯수의 증가에 의해 용이하게 고내압화를 도모할 수 있다. 거기에서, 이 드레인 인출 전극구조는, 반도체 장치로서 충분한 인출 절연 응력을 확보 할 수 있다.
이와 같이, 이 드레인 인출 전극구조를 채용하는 것으로 종래 층간절연용에 필요했던 후막산화나 CVD에 의한 후막CVD산화막의 막형성CVD 공정이 불필요하게 되며, 프로세스의 간략화·처리 시간의 단축화가 가능해 진다.
또, 이 실시예 15은, 상기 실시예 11에 의한 유전체 분리형 반도체 장치에 드레인 인출 전극구조를 적용하는 것으로 하고 있지만, 다른 실시예에 의한 유전체 분리형 반도체 장치에 적용해도 동일한 효과를 얻을 수 있다.
실시예 16
도 21은 본 발명의 실시예 16에 관한 유전체 분리형 반도체 장치를 도시하는 단면도이다.
이 유전체 분리형 반도체 장치(115)는, 도 21과 같이, 매립 산화막(2b)이 다공질 산화막 영역(2d), 산화막(2b) 및 다공질 산화막 영역(2c)으로 구성되고, 접착면A이 다공질 산화막 영역(2d)과, 산화막(2b) 및 다공질 산화막 영역(2c)에 의해 구성되어 있다. 또한, 드리프트N-영역(3)이 다공질 산화막 영역(2d)위에 형성되고, 제 1 및 제 2실리콘 고농도 영역(12)(13), 제1매립 N+영역(24) 및 드레인 인출 배선(29)이 다공질 산화막 영역(2d)안에 형성되어 있다.
또한 다른 구성은 상기 실시예 15와 동일하게 구성되어 있다.
이 실시예 16에서는, 후막화가 용이한 다공질 실리콘 막으로 이루어지는 다공질 산화막 영역(2d)을 층간절연층으로서 기능하도록 하고 있다. 거기서, 종래 층간절연용에 필요했던 후막산화나 CVD에 의한 후막CVD산화막의 막형성 공정이 불필요가 되어, 프로세스의 간략화·처리 시간의 단축화가 가능하게 된다. 또한 층간절연층의 후막화가 용이하게 되고, 고내압특성을 실현된다.
또한 매립 드레인N+영역(21) 및 매립 드레인 인출측N+영역(30)이 접착면A을 가가로지를 때, 접착면A의 계면이 리크 전류경로가 될 염려가 있다. 그러나, 이 실시예 16에서는, 매립 드레인N+영역(21) 및 매립 드레인 인출측N+영역(30)이 접착면A의 계면에서 SOI측의 웨이퍼 부분에 형성되어 있으므로, 매립 드레인N+영역(21) 및 매립 드레인 인출측N+영역(30)이 접착면A을 가로 지르지 않으며, 전술의 리크 전류경로도 발생하지 않는다.
또, 상기 각 실시예에서는, 횡형 고내압 디바이스로서 HV-MOS나 IGBT를 이용한 경우에 대해 설명하고 있지만, 본 발명은, 예를 들면 다이오드, 트랜지스터, EST(Emitter Switched Thyristor)등, SOI위에 형성되는 횡형 고내압 디바이스 전반에 대하여도 마찬가지로 적용할 수 있으며, 동일한 효과를 얻을 수 있다.
또한 상기 각 실시예에서는, 횡형 고내압 디바이스로서 n채널의 고내압 디바이스에 대해 설명하고 있지만, 본 발명은, p채널의 고내압 디바이스에 적용해도, 동일한 효과를 얻을 수 있다.
본 발명에 의하면, 제1전극과 전기적으로 접속된 제 1실리콘 고농도 영역이 제 1전극의 바로 아래 위치의 유전체층내에 형성되므로 전계포텐셜은 제 2반도체층의 영역으로 들어가지 않고 제 1실리콘 고농도 영역 하부의 유전체층내에 압축된다. 그래서 유전체층의 두께를 후막화할 때 RESURF조건을 충족하면서, 제2반도체층내에서 애벌런취 전계강도에 이르지 않도록 한다는 율속 요인이 해소되므로, 애벌런취 전계강도보다 극히 고강도의 유전체층 강도로 배려한 자유도가 높은 내압설계가 가능해 진다.

Claims (15)

  1. 반도체 기판과,
    상기 반도체 기판의 주표면의 전역에 인접하여 배치된 유전체층과,
    상기 유전체층을 통해 상기 반도체 기판에 접착된 저불순물 농도의 제1도전형의 제1반도체층과,
    상기 제1반도체층에 원환상으로 형성되어, 이 반도체층을 횡방향으로 분리하여 소자영역을 형성하는 트렌치 분리와,
    상기 소자영역의 중앙부 표면에 선택적으로 형성된 고불순물 농도의 제 1도전형의 제 2반도체층 및 상기 제 2반도체층으로부터 이간되어 이 제 2반도체층을 둘러싸도록 상기 소자영역에 형성된 제 2도전형의 제 3반도체층을 갖는 고내압 디바이스와,
    상기 제 2 반도체 층의 표면에 접착 배치된 제 1 전극과,
    상기 제 3 반도체 층의 표면에 접착 배치된 제 2 전극과,
    상기 제 2 반도체 층을 피복 하도록 상기 제 1 반도체 층 위에 배치된 제 1 필드 플레이트와,
    상기 제 3 반도체 층을 피복하고, 상기 제 1 필드 플레이트를 둘러싸도록 상기 제 1 반도체 층 위에 배치된 제 2 필드 플레이트와,
    상기 제 1 전극의 바로 아래 위치에 상기 유전체 층 내에 형성된 제 1 실리콘 고농도 영역을 구비하고,
    상기 제 1 전극과 상기 제 1 실리콘 고농도 영역이 전기적으로 접속되는 것을 특징으로 하는 유전체 분리형 반도체 장치.
  2. 제 1항에 있어서,
    상기 고 내압 장치는, 상기 제 2 전극에 접하도록 상기 제 3 반도체 층에 형성 된 제 1도 전형의 소스 영역을 구비한 횡 형HVT-MOS이며,
    상기 제 1 실리콘 고농도 영역이 매립 N+영역으로 구성되고, 두레인N+영역이 상기 제1전극과 상기 제 1 실리콘 고농도 영역에 전기적으로 접속하도록 상기 제 형성되는 것을 특징으로 하는 유전체 분리형 반도체 장치.
  3. 제 2항에 있어서,
    상기 제 1 실리콘 고농도 영역이 상기 유전체 층의 일부를 구성하는 다공질 산화 막 영역 안에 형성되고, 상기 두레인N+영역이 상기 다공질 산화 막 영역을 관통하여 상기 제 1 실리콘 고농도 영역에 전기적으로 접속되는 것을 특징으로 하는 유전체 분리형 반도체 장치.
  4. 제 1항에 있어서,
    상기 고 내압 장치는, 상기 제 1 전극에 접하도록 상기 제 2 반도체 층에 형성된 제 2도 전형의 두레인 영역과, 상기 제 2 전극에 접하도록 상기 제 3반도체 층에 형성된 제 1도 전형의 소스 영역을 구비한 쇼트 형의 횡 형HVT-IG BT이며,
    상기 제 1 실리콘 고농도 영역이 매립 N+영역으로 구성되고, 상기 유전체 층의 일부를 구성하는 다공질 산화 막 영역 안에 형성되며, 쇼트N+영역이 상기 제 1 전극과 상기 다공질 산화 막 영역을 관통하여 상기 제 1 실리콘 고농도 영역에 전기적으로 접속하도록 상기 제 형성되는 것을 특징으로 하는 유전체 분리형 반도체 장치.
  5. 제 1항에 있어서,
    상기 고 내압 장치가, 상기 제 1 전극에 접하도록 상기 제 2 반도체 층에 형성된 제 2도 전형의 두레인 영역과, 상기 제 2 전극에 접하도록 상기 제 3반도체 층에 형성된 제 1도 전형의 소스 영역을 구비한 횡형HV-IGBT이며,
    상기 제 1 실리콘 고농도 영역이 매립 N+영역으로 구성되고, 상기 유전체 층위 일부를 구성하는 다공질 산화 막 영역 안에 형성되며, 상기 제 2도 전형의 두레인 영역이 상기 다공질 산화 막 영역을 관통하여 상기 제 1 실리콘 고농도 영역에 전기적으로 접속하도록 상기 제 형성되는 것을 특징으로 하는 유전체 분리형 반도체 장치.
  6. 제 3항 내지 제 5항 중 어느 한 항에 있어서,
    상기 제2전극의 바로 아래 위치에 상기 제 1 실리콘 고농도 영역을 둘러싸도록 상기 다공질 산화 막 영역 안에 형성된 매립 N+영역으로 이루어지는 제 2 실리콘 고농도 영역을 구비하고,
    상기 제2전극이, 상기 제3반도체 층 또는 제2전극 측 접속용N+영역을 통해 상기 제 2 실리콘 고농도 영역에 전기적으로 접속되는 것을 특징으로 하는 유전체 분리형 반도체 장치.
  7. 제 3항 내지 제 5항 중 어느 한 항에 있어서,
    상기 제 2 전극의 바로 아래 위치에 상기 제 1 실리콘 고농도 영역을 둘러싸도록 상기 다공질 산화 막 영역 안에 형성된 매립 N+영역으로 이루어지는 제 2 실리콘 고농도 영역을 구비하고,
    전극접속용 N+영역이, 상기 제3반도체 층과 전기적으로 절연되어 상기 제 2 실리콘 고농도 영역에 전기적으로 접속하도록 상기 제 형성되며,
    제 3 전극이 상기 전극접속용 N-영역의 표면에 접착배치되는 것을 특징으로 하는 유전체 분리형 반도체 장치.
  8. 제 3항 내지 제 5항 중 어느 한 항에 있어서,
    상기 다공질 산화 막 영역은, 상기 제 1 실리콘 고농도 영역의 끝 부분으로부터의 지름방향 폭W과, 상기 제 1 실리콘 고농도 영역으로부터의 반(反) 제 1반도체 층 측의 깊이T가, 반도체 장치를 구동시키는 동시에서 요구되는 구내압도(島)의 내압을 B(볼트)로 했을 때, W> 0.01×B(μm) 및 T> 0.01×B(μm)을 충족하도록 구성되는 것을 특징으로 하는 유전체 분리형 반도체 장치.
  9. 제 6항에 있어서,
    상기 다공질 산화 막 영역은, 상기 제 1 및 제 2 실리콘 고농도 영역 사이 영역의 지름방향 폭 W과, 상기 제 1 및 제 2 실리콘 고농도 영역으로부터의 반(反) 제 1 반도체 층 측의 깊이T가, 반도체 장치를 구동시키는 동시에 요구되는 구내압도(島)의 내압을 B(볼트)로 했을 때, W> 0.01 ×B(μm) 및 T> 0.01 ×B(μm)을 충족하도록 구성되는 것을 특징으로 하는 유전체 분리형 반도체 장치.
  10. 제 8항에 있어서,
    상기 다공질 산화 막 영역의 상기 지름방향 폭 W에 상당하는 영역이, 상기 유전체 층과 상기 제 1 반도체 층과의 접착 면과 직교하는 방향에 관해, 상기 제 1 및 제 2 필드 플레이트 간의 영역WSJ내에 포함되는 것을 특징으로 하는 유전체 분리형 반도체 장치.
  11. 제 8항에 있어서,
    복수의 원 환상의 필드 플레이트용 N+영역이, 상기 다공질 산화 막 영역의 상기 지름방향 폭 W에 상당하는 영역에, 서로 독립하고, 결합하여, 상기 제 1 실리콘 고농도 영역을 둘러싸도록 지름방향으로 병설되며, 멀티필드 플레이트 구조를 구성하는 것을 특징으로 하는 유전체 분리형 반도체 장치.
  12. 제 11항에 있어서,
    상기 복수의 원 환상의 필드 플레이트용 N+영역이, 또한, 상기 멀티필드 플 깊이 위치를 바꾸어 상기 다공질 산화 막 영역 안에 1층 또는 다층으로 배치되고, 층 내 및 층 사이에 있어서의 인접하는 상기 필드 플레이트용 N+영역 서로 용량성 결합되는 것을 특징으로 하는 유전체 분리형 반도체 장치.
  13. 제 8항에 있어서,
    상기 복수의 원환상의 필드 플레이트용 N+영역이, 상기 다공질 산화막 영역의 상기 지름방향폭 W에 상당하는 영역에, 서로 독립하여, 상기 제 1실리콘 고농도 영역을 둘러싸도록 지름방향으로 병설되고, 서로 저항성분을 통해 연결되어 멀티필드 플레이트구조를 구성하는 것을 특징으로 하는 유전체 분리형 반도체 장치.
  14. 제 13항에 있어서,
    매립 N+영역으로 구성된 제1전극측 실리콘 고농도 영역이, 상기 제 1전극에 전기적으로 접속되고, 상기 제 1실리콘 고농도 영역과 깊이를 바꾸어 이 제 1실리콘 고농도 영역의 반(反) 제 1반도체층측의 상기 다공질 산화막 영역안에 1층 또는 다층으로 배치되고,
    매립 N+영역으로 구성된 제 2전극측 실리콘 고농도 영역이, 상기 제 2전극에 전기적으로 접속되고, 상기 제 1전극측 실리콘 고농도 영역의 각각과 같은 깊이 위치에서, 상기 제 2실리콘 고농도 영역의 반(反) 제1반도체층측의 상기 다공질 산화막 영역안에 이 제1전극측 실리콘 고농도 영역을 둘러싸도록 배치되며,
    상기 복수의 원환상의 필드 플레이트용 N+영역이, 또한 같은 깊이 위치의 상기 제 1전극측 및 제 2전극측 실리콘 고농도 영역 사이의 각 영역에, 서로 독립하여, 상기 제 1전극측 실리콘 고농도 영역을 둘러싸도록 지름방향으로 병설되고,
    각 층내에 있어서의 인접하는 상기 필드 플레이트용 N+영역 서로가 저항성 결합되고, 각 층간에 있어서의 인접하는 상기 필드 플레이트용 N+영역 서로가 용량성 결합되는 것을 특징으로 하는 유전체 분리형 반도체 장치.
  15. 제 1항 내지 제 5항 중 어느 한 항에 있어서,
    매립 N+영역에 의해 구성된 인출 배선이, 상기 다공질 산화막 영역안을 상기 제 1실리콘 고농도 영역에서 상기 트렌치 분리의 하부에 이르도록 지름방향으로 뻗으며,
    제 1전극인출 전극이, 상기 인출 배선으로부터 상기 트렌치 분리의 벽에 의해 상기 제 2전극과 전기적으로 절연된 상태로 취출되는 것을 특징으로 하는 유전체 분리형 반도체 장치.
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