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JP4618629B2 - 誘電体分離型半導体装置 - Google Patents

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Description

この発明は、一対の半導体基板を埋め込み酸化膜を介して貼り合わせてなる誘電体分離型半導体装置に関するものである。
従来より、誘電体分離型半導体装置は、種々提案されている（たとえば、後述する特許文献１参照）。
特許文献１中の図５２および図５３に参照されるように、誘電体分離型半導体装置の半導体基板には、上面および下面にそれぞれ誘電体層および裏面電極が設けられ、誘電体層の上面にはＮ−型半導体層が設けられている。
また、誘電体層は、半導体基板とＮ−型半導体層とを誘電体分離しており、第１絶縁膜はＮ−型半導体層を所定範囲で区画している。
第１絶縁膜により区画された所定範囲において、Ｎ−型半導体層の上面には比較的低い抵抗値のＮ＋型半導体領域が形成され、さらに、Ｎ＋型半導体領域を取り囲むようにＰ＋型半導体領域が形成されている。また、Ｎ＋型半導体領域およびＰ＋型半導体領域には、それぞれカソード電極およびアノード電極が接続されており、カソード電極およびアノード電極は、第２絶縁膜によって互いに絶縁されている。
また、特許文献１中の図５４に参照されるように、アノード電極および裏面電極をいずれも０Ｖに設定し、カソード電極に正の電圧を漸次増加させると、Ｎ−型半導体層とＰ＋型半導体領域との間のｐｎ接合から第１空乏層が伸長する。このとき、半導体基板はグランド電位に固定されており、誘電体層を介してフィールドプレートとして働くので、第１空乏層に加えて、Ｎ−型半導体層と誘電体層との境界面からＮ−型半導体層の上面に向かう方向に第２空乏層が伸長する。
このように、第２空乏層が伸びることにより、第１空乏層がカソード電極に向かって伸び易くなり、Ｎ−型半導体層とＰ＋型半導体領域との間のｐｎ接合での電界は緩和される。この効果は、一般にＲＥＳＵＲＦ（Ｒｅｄｕｃｅｄ ＳＵＲｆａｃｅ Ｆｉｅｌｄ）効果として知られている。
また、特許文献１中の図５５に参照されるように、Ｐ＋型半導体領域から十分離れた位置の断面での電界強度分布において、第２空乏層の鉛直方向幅をｘ、誘電体層の厚さをｔ０とし、Ｎ−型半導体層の上面を横軸の原点に対応させると、上記断面における全電圧降下Ｖは、以下の式（１）で表される。
Ｖ＝ｑ・Ｎ／（ε２・ε０）×（ｘ２／２＋ε２・ｔ０・ｘ／ε３）・・・（１）
ただし、式（１）において、ＮはＮ型半導体層の不純物濃度［ｃｍ−３］、ε０は真空の誘電率［Ｃ・Ｖ−１・ｃｍ−１］、ε２はＮ−型半導体層の比誘電率、ε３は誘電体層の比誘電率である。
式（１）より、全電圧降下量Ｖを等しく保ちながら誘電体層の厚さｔ０を厚くすると、第２空乏層の鉛直方向幅ｘが短くなることが分かる。これはＲＥＳＵＲＦ効果が弱くなることを意味する。
一方、Ｎ−型半導体層とＰ＋型半導体領域との間のｐｎ接合での電界集中、およびＮ−型半導体層とＮ＋型半導体領域との界面での電界集中によるアバランシェ破壊が発生しない条件下では、半導体装置の耐圧は、最終的にはＮ＋型半導体領域の直下における、Ｎ−型半導体層と誘電体層との界面での電界集中によるアバランシェ破壊で決定される。
このような条件が満足されるように半導体装置を構成するには、Ｐ＋型半導体領域とＮ＋型半導体領域との距離を十分長く設定し、Ｎ−型半導体層の厚さｄとその不純物濃度を最適化すればよい。
上記条件は、特許文献１中の図５６に参照されるように、Ｎ−型半導体層と誘電体層との界面からｎ−型半導体層の表面にまで空乏化したときに、Ｎ−型半導体層と誘電体層との界面での電界集中が丁度アバランシェ破壊条件を満たすことが一般的に知られている。この場合、空乏層は、Ｎ＋型半導体領域に達し、Ｎ−型半導体層の全体を空乏化している。
このような条件下での耐圧Ｖは、以下の式（２）で表される。
Ｖ＝Ｅｃｒ・（ｄ／２＋ε２・ｔ０／ε３）・・・（２）
ただし、式（２）において、Ｅｃｒはアバランシェ破壊を起こす臨界電界強度であり、Ｎ＋型半導体領域の厚さは無視されているものとする。
上記特許文献１中の図５７に参照されるように、Ｎ＋型半導体領域の直下の断面における垂直方向の電界強度分布において、Ｎ−型半導体層と誘電体層との境界（原点から電極側へ距離ｄの位置）における電界強度は、臨界電界強度Ｅｃｒに達している。
Ｎ−型半導体層をシリコンで形成し、誘電体層をシリコン酸化膜で形成して、半導体装置の耐圧Ｖを計算する場合、一般的な値として、ｄ＝４×１０−４、ｔ０＝２×１０−４を採用する。
また、臨界電界強度Ｅｃｒは、Ｎ−型半導体層の厚さｄに影響されるが、この場合は、およそ、
Ｅｃｒ＝４×１０５
で表される。この臨界電界強度Ｅｃｒと、ε２（＝１１．７）、ε３（＝３．９）を上記式（２）に代入すると、耐圧Ｖは、以下の式（３）で表される。
Ｖ＝３２０Ｖ・・・（３）
よって、Ｎ−型半導体層の厚さｄが１μｍ増加すると、以下の式（４）で表される電圧上昇ΔＶが得られる。
ΔＶ＝Ｅｃｒ×０．５×１０−４＝２０［Ｖ］・・・（４）
また、誘電体層の厚さｔ０が１μｍ増加すると、以下の式（５）で表される電圧上昇ΔＶが得られる。
ΔＶ＝Ｅｃｒ×１１．７×１０−４／３．９＝１２０［Ｖ］・・・（５）
式（４）、（５）の結果から明らかなように、Ｎ−型半導体層よりも誘電体層を厚く設定することによる耐圧上昇のほうが大きく、耐圧を上昇させるためには、誘電体層を厚く設定することが効果的であることが分かる。
しかも、Ｎ−型半導体層を厚く設定すると、第１絶縁膜を形成するためには、より深いトレンチエッチング技術が必要となり、新たな技術開発を必要とするので好ましくない。
しかし、誘電体層の厚さｔ０を増大させると、上述のように、第２空乏層の伸びｘが小さくなり、ＲＥＳＵＲＦ効果が低減する。すなわち、Ｐ＋型半導体領域とＮ−型半導体層との間のｐｎ接合での電界集中が増大し、このｐｎ接合でのアバランシェ破壊によって耐圧が制限されることになる。
特許第２７３９０１８号公報（同公報中の図５２〜図５７）
従来の誘電体分離型半導体装置は以上のように、誘電体層の厚さｔ０とＮ−型半導体層の厚さｄとに依存して半導体装置の耐圧が制限されるという問題点があった。
この発明は、上記のような問題点を解決するためになされたもので、誘電体層の厚さと第１半導体層の厚さとに依存して半導体装置の耐圧が制限されることを防ぎつつ、高耐圧を実現した誘電体分離型半導体装置を得ることを目的とする。
この発明による誘電体分離型半導体装置は、半導体基板と、上記半導体基板の主面の全域に隣接して配置された誘電体層と、上記誘電体層を介して上記半導体基板に貼り合わせられた低不純物濃度の第１導電型の第１半導体層と、上記第１半導体層に円環状に形成されて、該半導体層を横方向に分離して素子領域を形成するトレンチ分離と、上記素子領域の中央部表面に選択的に形成された高不純物濃度の第１導電型の第２半導体層、および、上記第２半導体層から離間して該第２半導体層を取り囲むように上記素子領域に形成された第２導電型の第３半導体層を有する高耐圧デバイスと、上記第２半導体層の表面に接合配置された第１電極と、上記第３半導体層の表面に接合配置された第２電極と、上記第２半導体層を覆うように上記第１半導体上に配置された第１フィールドプレートと、上記第３半導体層を覆い、かつ、上記第１フィールドプレートを取り囲むように上記第１半導体上に配置された第２フィールドプレートと、上記第１電極の真下位置の上記誘電体層内に形成された第１シリコン高濃度領域と、を備えている。上記高耐圧デバイスは、上記第２電極に接するように上記第３半導体層に形成された第１導電型のソース領域を備えた横型ＨＶ−ＭＯＳであり、上記第１シリコン高濃度領域が埋め込みＮ ＋ 領域で構成され、ドレインＮ ＋ 領域が上記第１電極と上記第１シリコン高濃度領域とに電気的に接続するように上記第１半導体層内に形成されている。さらに、上記第１シリコン高濃度領域が上記誘電体層の一部を構成する多孔質酸化膜領域中に形成され、上記ドレインＮ ＋ 領域が上記多孔質酸化膜領域を貫通して上記第１シリコン高濃度領域に電気的に接続されている。
この発明によれば、第１電極と電気的に接続された第１シリコン高濃度領域が第１電極の真下位置の誘電体層内に形成されているので、電界ポテンシャルは、第２半導体層の領域に入り込むことなく、第１シリコン高濃度領域下部の誘電体層内に圧縮される。そこで、誘電体層の厚みを厚膜化する際に、ＲＥＳＵＲＥ条件を満たしつつ、第２半導体層内でアバランシュ電界強度に達しないようにするという律速要因が解消されるので、アバランシュ電界強度より格段に高強度の誘電体層強度に配慮したより自由度の高い耐圧設計が可能となる。
実施の形態１．
図１はこの発明の実施の形態１に係る誘電体分離型半導体装置の構成を模式的に示す断面図である。
図１において、酸化膜２ａ、２ｂおよび多孔質酸化膜領域２ｃからなる主誘電体層としての埋め込み酸化膜２が単結晶シリコンからなる半導体基板１の上面に設けられ、ドリフトＮ−領域３（低不純物濃度の第１導電型の第１半導体層）が埋め込み酸化膜層２の上面に設けられている。この埋め込み酸化膜層２は、半導体基板１とドリフトＮ−領域３とを誘電体分離する誘電体層として機能している。また、絶縁層（トレンチ分離４）がドリフトＮ−領域３の表面から埋め込み酸化膜層２に到るようにドリフトＮ−領域３を貫通する円環状に形成され、ドリフトＮ−領域３を横方向に分離して円環状の素子領域に区画している。
このトレンチ分離４により区画された素子領域において、ドリフトＮ−領域３より低抵抗のドレインＮ＋領域５（高不純物濃度の第１導電型の第２半導体層）がドリフトＮ−領域３の上面に形成され、ソースＰ−ｗｅｌｌ領域６（第２導電型の第３半導体層）がドレインＮ＋領域５を取り囲むようにドリフトＮ−領域３内に選択的に形成されている。また、ドレインＮ＋領域５およびソースＰ−ｗｅｌｌ領域６には、それぞれ第１電極としてのドレイン電極７および第２電極としてのソース電極８が接続されている。そして、第１フィールドプレート９がドレイン電極７に近接してドレイン電極７を取り囲むようにドリフトＮ−領域３上に円環状に形成され、第２フィールドプレート１０がソース電極８の内周側にソース電極８に近接してドリフトＮ−領域３上に円環状に形成されている。さらに、ソースＮ＋領域１１がソースＰ−ｗｅｌｌ領域６の上面に選択的に形成され、ソースＰ−ｗｅｌｌ領域６とともにソース電極８に接続されている。
そして、多孔質酸化膜領域２ｃは、トレンチ分離４により画成された領域の真下位置で、酸化膜２ａの下面に接するように半導体基板１内に形成されている。また、埋め込みＮ＋領域からなる第１シリコン高濃度領域１２がドレイン電極７および第１フィールドプレート９の真下位置で、多孔質酸化膜領域２ｃ内に円盤状に形成されている。さらに、埋め込みＮ＋領域からなる第２シリコン高濃度領域１３がソース電極８および第２フィールドプレート１０の真下位置で、第１シリコン高濃度領域１２と同じ深さ位置に、第１シリコン高濃度領域１２を取り囲むように、多孔質酸化膜領域２ｃ内に円環状に形成されている。なお、図１中、Ａは酸化膜／酸化膜貼り合わせ面、Ｂはデバイス中心線である。
このように構成された誘電体分離型半導体装置１００は、ＳＯＤＩ（silicon On Double Insulator）構造をとり、高耐圧デバイス（ＨＶ−ＭＯＳ：High-Voltage Metal Oxide Semiconductor）が埋め込み酸化膜２上に形成されたドリフトＮ−領域３中に構成されている。また、ドレイン電極７と第１シリコン高濃度領域１２とが電気的に接続され、ソース電極８と第２シリコン高濃度領域１３とが電気的に接続されている。なお、この高耐圧デバイスは、図示していないが、ゲート電極がゲート酸化物を介してソースＰ−ｗｅｌｌ領域６の表面部に形成され、ＭＯＳＦＥＴとして機能する。
この誘電体分離型半導体装置１００は、例えば、次のように作製される。
まず、Ｐ型シリコン基板の主面側の酸化膜２ｂが形成される領域にＮ＋領域を形成し、多孔質酸化膜領域２ｃが形成される領域にＰ−ｗｅｌｌ領域を形成する。この時、Ｎ＋領域の拡散深さをＰ−ｗｅｌｌ領域の形成深さより深く形成するか、多孔質シリコン形成工程で多孔質化が進行しないように窒化膜などの保護膜で被覆する。また、Ｎ型不純物をもって第１および第２シリコン高濃度領域１２、１３に相当する領域をＰ−ｗｅｌｌ領域中に形成する。そして、Ｐ型シリコン基板をＨＦ溶液中で陽極化成を行う。この陽極化成工程において、Ｐ−ｗｅｌｌ領域が形成されていることで、陽極化成電流経路の低抵抗化が図られ、均一な膜質と厚さの多孔質シリコン領域が得られる。また、第１および第２シリコン高濃度領域１２、１３に相当する領域がＮ型不純物をもって形成されているので、陽極化成電流経路から外れる。
ついで、陽極化成処理後のＰ型シリコン基板に酸化処理を施し、多孔質シリコン領域に多孔質酸化膜領域２ｃを形成するとともに、多孔質酸化膜領域２ｃを取り囲むＰ型シリコン基板の主面に酸化膜２ｂを形成し、半導体基板１を得る。
そして、酸化膜２ａが主面に形成されたＮ型シリコン基板と半導体基板１とを、酸化膜２ａ、２ｂを密着させて、例えば１２００℃、３時間、パイロ酸化等の温度処理によって貼り合わせる。そして、Ｎ型シリコン基板を研磨し、素子領域に必要な所定厚みのドリフトＮ−領域３を得る。
ついで、ドリフトＮ−領域３の素子分離領域にトレンチを形成し、島状に分離されたドリフトＮ−領域３の側面に酸化膜を形成した後、分離用トレンチ内を絶縁膜で埋め込み、トレンチ分離４を得る。そして、ドリフトＮ−領域３にソースＰ−ｗｅｌｌ領域６、ドレインＮ＋領域５、ソースＮ＋領域１１を順次拡散形成する。最後に、ドレイン電極７およびソース電極８を形成し、さらには第１および第２フィールドプレート９、１０を形成して、誘電体分離型半導体装置１００が得られる。
このように構成された誘電体分離型半導体装置１００において、順方向阻止電圧を印加した状態を図２に示す。図２では、ドレイン電極７、第１フィールドプレート９および第１シリコン高濃度領域１２が順方向阻止電位Ｖｃｃに、半導体基板１、ソース電極８、第２フィールドプレート１０および第２シリコン高濃度領域１３がアース電位にそれぞれ設定されている。これにより、電界ポテンシャル１４ａは、図２に示されるように、第１および第２フィールドプレート９、１０の間、第１および第２シリコン高濃度領域１２、１３との間、さらに半導体基板１と第１シリコン高濃度領域１２との間に渡って形成される。
ここで、第１シリコン高濃度領域１２がドレイン電極７の真下に形成されていない場合には、電界ポテンシャル１４ａは、ドレインＮ＋領域５の真下のドリフトＮ−領域３の領域まで入り込むことになる。そして、ドレイン電極７の近傍の垂直断面上で電界を保持するのは、ドリフトＮ−領域３と埋め込み酸化膜層２との両者であり、その分担比は誘電率によって決定される。その結果、デバイスの高耐圧化を図るには、ＲＥＳＵＲＥ条件を満たし、かつ、ドリフトＮ−領域３内でアバランシュ電界強度に達しないように配慮しながら、埋め込み酸化膜２の膜厚を厚膜化する必要があった。
この実施の形態１では、ドレイン電極７の真下に位置するように第１シリコン高濃度領域１２を設け、かつ、ドレイン電極７と第１シリコン高濃度領域１２とを電気的に接続している。さらに、ソース電極８の真下に位置するように第２シリコン高濃度領域１３を設け、かつ、ソース電極８と第２シリコン高濃度領域１３とを電気的に接続している。そこで、電界ポテンシャル１４ａは、ドレイン電極７の真下におけるドリフトＮ−領域３および埋め込み酸化膜層２の領域に入り込むことなく、半導体基板１と第１シリコン高濃度領域１２との間の多孔質酸化膜領域２ｃ中に圧縮される。従って、上述の律速要因が解消され、アバランシュ電界強度より格段に高強度の酸化膜強度に配慮したより自由度の高い耐圧設計が可能となる。
また、埋め込み酸化膜２としての多孔質酸化膜領域２ｃを多孔質シリコン酸化膜により構成しているので、１０μｍ以上の膜厚を比較的容易に形成することができる。
また、第１および第２シリコン高濃度領域１２、１３が埋め込みＮ＋領域により形成されているので、第１および第２シリコン高濃度領域１２、１３に相当する領域をＮ型不純物をもって形成することにより、多孔質シリコン形成工程における陽極化成電流経路から外れ、埋め込みＮ＋領域からなる第１および第２シリコン高濃度領域１２、１３を簡易に高精度に作製できる。
実施の形態２．
図３はこの発明の実施の形態２に係る誘電体分離型半導体装置を示す断面図である。
図３において、酸化膜２ｂおよび多孔質酸化膜領域２ｃからなる埋め込み酸化膜２Ａが半導体基板１の上面に設けられ、ドリフトＮ−領域３が埋め込み酸化膜層２の上面に設けられている。そして、多孔質酸化膜領域２ｃは、ソース電極８および第２フィールドプレート１０の真下位置を避けて、ドレイン電極７および第１フィールドプレート９の真下位置をカバーするように形成されている。さらに、第１シリコン高濃度領域１２がドレイン電極７および第１フィールドプレート９の真下に位置するように、かつ、貼り合わせ面Ａの界面に露出するように、多孔質酸化膜領域２ｃ内に形成されている。また、ドレインＮ−ｗｅｌｌ領域１５が第１シリコン高濃度領域１２に直接接するようにドリフトＮ−領域３内に形成されている。これにより、ドレイン電極７および第１フィールドプレート９と第１シリコン高濃度領域１２とがドレインＮ−ｗｅｌｌ領域１５を介して電気的に接続されている。
なお、他の構成は上記実施の形態１と同様に構成されている。
このように構成された誘電体分離型半導体装置１０１において、順方向阻止電圧を印加した状態を図４に示す。図４では、ドレイン電極７および第１フィールドプレート９が順方向阻止電位Ｖｃｃに、半導体基板１、ソース電極８および第２フィールドプレート１０がアース電位にそれぞれ設定されている。この状態で、ドレインＮ−ｗｅｌｌ領域１５および第１シリコン高濃度領域１２がドレイン電極７と同電位に設定されている。これにより、電界ポテンシャル１４ｂは、図４に示されるように、第１および第２フィールドプレート９、１０の間、多孔質酸化膜領域２ｃの外周面と第１シリコン高濃度領域１２との間、さらに半導体基板１と第１シリコン高濃度領域１２との間に渡って形成される。つまり、電界ポテンシャル１４ｂは、ドレイン電極７の真下で多孔質酸化膜領域２ｃ中に圧縮される。
従って、この実施の形態２においても、上記実施の形態１と同様に、アバランシュ電界強度より格段に高強度の酸化膜強度に配慮したより自由度の高い耐圧設計が可能となる。
また、この実施の形態２においては、多孔質酸化膜領域２ｃがソース電極８および第２フィールドプレート１０の真下位置を避けて、必要最小限の範囲に設けられているので、耐圧特性を劣化させることなく、ソース側の放熱性を向上させることができる。
実施の形態３．
図５はこの発明の実施の形態３に係る誘電体分離型半導体装置を示す断面図である。
図５において、酸化膜２ａ、酸化膜２ｂおよび多孔質酸化膜領域２ｃからなる埋め込み酸化膜２が半導体基板１の上面に設けられ、ドリフトＮ−領域３が埋め込み酸化膜層２の上面に設けられている。そして、多孔質酸化膜領域２ｃは、ソース電極８および第２フィールドプレート１０の真下位置を避けて、ドレイン電極７および第１フィールドプレート９の真下位置をカバーし、かつ、酸化膜２ａに接するように形成されている。また、第１シリコン高濃度領域１２がドレイン電極７および第１フィールドプレート９の真下に位置するように、かつ、酸化膜２ａに接するように、多孔質酸化膜領域２ｃ内に形成されている。そして、ドレインＮ−ｗｅｌｌ領域１５が酸化膜２ａの上面に接するようにドリフトＮ−領域３内に形成されている。さらに、埋め込みドレインＮ＋領域１６（第１導電型の第２半導体層）が第１シリコン高濃度領域１２に接するようにドレインＮ−ｗｅｌｌ領域１５中に形成されている。これにより、ドレイン電極７および第１フィールドプレート９と第１シリコン高濃度領域１２とが埋め込みドレインＮ＋領域１６を介して電気的に接続されている。
なお、他の構成は上記実施の形態１と同様に構成されている。
ここで、埋め込みドレインＮ＋領域１６の製造方法について説明する。
まず、上記実施の形態１と同様に、Ｎ型シリコン基板と半導体基板１とを貼り合わせ、Ｎ型シリコン基板を所定の厚みに研磨した後、ドレインＮ−ｗｅｌｌ領域１５をドリフトＮ−領域３に形成する。ついで、写真製版技術によりドレインＮ−ｗｅｌｌ領域１５の上面にパターンを開口し、シリコン異方性エッチング技術により開口からドレインＮ−ｗｅｌｌ領域１５をエッチングして酸化膜２ａを露出させる。そして、酸化膜異方性エッチング技術により、酸化膜２ａを除去し、第１シリコン高濃度領域１２を露出させる。この状態で、Ｎ＋ポリシリコンデポジットを行い、表面を平坦化することにより、埋め込みＮ＋領域１６を得る。
このように構成された誘電体分離型半導体装置１０２では、ドレイン電極７および第１フィールドプレート９が順方向阻止電位Ｖｃｃに設定されると、第１シリコン高濃度領域１２もドレイン電極７と同電位に設定されている。これにより、電界ポテンシャルは、ドレイン電極７の真下で多孔質酸化膜領域２ｃ中に圧縮される。
従って、この実施の形態３においても、上記実施の形態１と同様に、アバランシュ電界強度より格段に高強度の酸化膜強度に配慮したより自由度の高い耐圧設計が可能となる。
また、この実施の形態３では、埋め込みドレインＮ＋領域１６がドレイン電極７と第１シリコン高濃度領域１２との間を連結するように設けられているので、ドレイン電極７と第１シリコン高濃度領域１２との電気的接続が確実となる。
また、貼り合わせ面Ａが酸化膜同士となるので、高圧デバイス下部の基板側界面での界面順位密度が低減し、高温リーク電流を抑制することができる。
また、多孔質酸化膜領域２ｃがソース電極８および第２フィールドプレート１０の真下位置を避けて、必要最小限の範囲に設けられているので、耐圧特性を劣化させることなく、ソース側の放熱性を向上させることができる。
実施の形態４．
図６はこの発明の実施の形態４に係る誘電体分離型半導体装置を示す断面図である。
この実施の形態４による誘電体分離型半導体装置１０３では、図６に示されるように、高圧デバイスとしてのアノードショート型ＩＧＢＴ（Insulated Gate Bipolar Transistor）が、ドリフトＮ−領域３に形成されている。そして、アノード側構造として、第１フィールドプレート９、アノードＰ＋領域１７（第２導電型のドレイン領域）および埋め込みアノードＮ＋領域１８（第１導電型の第２半導体層、アノードショートＮ＋領域）がアノード電極７ａに接するように形成され、埋め込みアノードＮ＋領域１８がアノードＮ−ｗｅｌｌ領域１９および第１シリコン高濃度領域１２に電気的に接続されている。また、第１シリコン高濃度領域１２が、アノード電極７ａおよび第１フィールドプレート９の真下に位置するように多孔質酸化膜領域２ｃ中に埋設されている。そして、貼り合わせ面Ａの界面が、第１シリコン高濃度領域１２上に形成されている多孔質酸化膜領域２ｃと酸化膜２ａとで構成されている。また、カソード側構造として、第２フィールドプレート１０、Ｐ−ｗｅｌｌ領域６（第２導電型の第３半導体層）およびＮ＋領域１１（第１導電型のソース領域）がカソード電極８ａに接するように形成されている。
なお、他の構成は上記実施の形態１と同様に構成されている。
この実施の形態４においても、アノード電極７ａおよび第１フィールドプレート９が順方向阻止電位Ｖｃｃに設定されると、第１シリコン高濃度領域１２もアノード電極７ａと同電位に設定されている。これにより、電界ポテンシャルは、アノード電極７ａの真下で多孔質酸化膜領域２ｃ中に圧縮される。
従って、この実施の形態４においても、上記実施の形態１と同様に、アバランシュ電界強度より格段に高強度の酸化膜強度に配慮したより自由度の高い耐圧設計が可能となる。
また、アノードショート型ＩＧＢＴにおいて、第１シリコン高濃度領域１２と第１フィールドプレート９の端部とにより、空乏層のアノードＮ−ｗｅｌｌ領域１９側への伸張が阻止されるので、アノードＮ−ｗｅｌｌ領域１９を空乏化することなく、高耐圧化が実現できる。即ち、耐圧とは独立した設計パラメータとしてホールの注入効率が制御可能となる。
さらに、貼り合わせ面Ａの界面が、第１シリコン高濃度領域１２上に形成されている多孔質酸化膜領域２ｃと酸化膜２ａとで構成されている。そこで、酸化膜２ｂと、第１シリコン高濃度領域１２を取り囲む多孔質酸化膜領域２ｃとを、ウエハ（半導体基板１）全面を同一工程によって酸化することにより形成できるので、半導体基板１の表面、即ち酸化膜２ｂと多孔質酸化膜領域２ｃとの表面の平坦性が向上され、貼り合わせ不良を低減できると共に、貼り合わせ強度を向上させることができる。
実施の形態５．
図７はこの発明の実施の形態５に係る誘電体分離型半導体装置を示す断面図である。
この実施の形態５による誘電体分離型半導体装置１０４では、図７に示されるように、高圧デバイスとしてのノンパンチスルー型ＩＧＢＴが、ドリフトＮ−領域３に形成されている。そして、アノード側構造として、第１フィールドプレート９、ドレインＮ＋領域５（第１導電型の第２半導体層）および埋め込みアノードＰ＋領域２０（第２導電型のドレイン領域）がアノード電極７ａに接するように形成され、埋め込みアノードＰ＋領域２０が第１シリコン高濃度領域１２に電気的に接続されている。
なお、他の構成は上記実施の形態４と同様に構成されている。
この誘電体分離型半導体装置１０４においても、アノード電極７ａおよび第１フィールドプレート９が順方向阻止電位Ｖｃｃに設定されると、第１シリコン高濃度領域１２もアノード電極７ａと同電位に設定されている。これにより、電界ポテンシャルは、アノード電極７ａの真下で多孔質酸化膜領域２ｃ中に圧縮される。
従って、この実施の形態５においても、上記実施の形態４と同様に、アバランシュ電界強度より格段に高強度の酸化膜強度に配慮したより自由度の高い耐圧設計が可能となる。
また、ノンパンチスルー型ＩＧＢＴにおいて、第１シリコン高濃度領域１２と第１フィールドプレート９の端部とにより、空乏層のドレインＮ＋領域５側への伸張が阻止されるので、空乏層がドレインＮ＋領域５に到達してパンチスルーを引き起こすことなく、高耐圧化が実現できる。即ち、ノンパンチスルー型ＩＧＢＴにおいて、耐圧を確保する為に必要なＮ−濃度とドリフト長の律速要因を解消し、全く独立した設計パラメータとしてホールの注入効率を向上させることができる。
実施の形態６．
図８はこの発明の実施の形態６に係る誘電体分離型半導体装置を示す断面図である。
この実施の形態６による誘電体分離型半導体装置１０５では、図８に示されるように、高圧デバイスとしてのＭＯＳが、ドリフトＮ−領域３に形成されている。そして、ドレイン側構造として、第１フィールドプレート９がドレイン電極７に接するように形成され、埋め込みドレインＮ＋領域２１（第１導電型の第２半導体層）がドレイン電極７に接するようにドレインＮ−ｗｅｌｌ領域１５中に形成され、埋め込みドレインＮ＋領域２１が酸化膜２ａおよび多孔質酸化膜領域２ｃを貫通して第１シリコン高濃度領域１２に電気的に接続されている。また、ソース側構造として、第２フィールドプレート１０、ソースＮ＋領域１１およびソースＰ−ｗｅｌｌ領域６がソース電極８に接するように形成され、埋め込みソースＮ＋領域２２がソース電極８に接するようにソースＰ−ｗｅｌｌ領域６中に形成され、埋め込みソースＮ＋領域２２（ソース電極側接続用Ｎ＋領域）が酸化膜２ａおよび多孔質酸化膜領域２ｃを貫通して第２シリコン高濃度領域１３に電気的に接続されている。
なお、他の構成は上記実施の形態１と同様に構成されている。
この誘電体分離型半導体装置１０５においても、ドレイン電極７および第１フィールドプレート９が順方向阻止電位Ｖｃｃに設定されると、第１シリコン高濃度領域１２もドレイン電極７と同電位に設定されている。半導体基板１、ソース電極８および第２フィールドプレート１０がアース電位に設定されると、第２シリコン高濃度領域１３もソース電極８と同電位に設定されている。これにより、電界ポテンシャルは、ドレイン電極７の真下で多孔質酸化膜領域２ｃ中に圧縮される。
従って、この実施の形態６においても、上記実施の形態１と同様に、アバランシュ電界強度より格段に高強度の酸化膜強度に配慮したより自由度の高い耐圧設計が可能となる。
実施の形態７．
図９はこの発明の実施の形態７に係る誘電体分離型半導体装置を示す断面図である。
図９において、誘電体分離型半導体装置１０６は、高圧デバイスとしてのＭＯＳが、ドリフトＮ−領域３に形成されている。そして、接続用埋め込みソースＮ＋領域２２が第１トレンチ分離４ａによりソースＰ−ｗｅｌｌ領域６と電気的に分離されてドリフトＮ−領域３に形成され、酸化膜２ａおよび多孔質酸化膜領域２ｃを貫通して第２シリコン高濃度領域１３に電気的に接続されている。また、ソース電極２３（第３電極）が埋め込みソースＮ＋領域２２に接するようにドリフトＮ−領域３の上面に形成されている。さらに、第２トレンチ分離４ｂが埋め込みソースＮ＋領域２２の外周側に円環状に形成され、デバイス全体を分離している。
なお、他の構成は上記実施の形態６と同様に構成されている。
この誘電体分離型半導体装置１０６においても、ドレイン電極７および第１フィールドプレート９が順方向阻止電位Ｖｃｃに設定されると、第１シリコン高濃度領域１２もドレイン電極７と同電位に設定されている。これにより、電界ポテンシャルは、ドレイン電極７の真下で多孔質酸化膜領域２ｃ中に圧縮される。
従って、この実施の形態７においても、上記実施の形態６と同様に、アバランシュ電界強度より格段に高強度の酸化膜強度に配慮したより自由度の高い耐圧設計が可能となる。
また、この実施の形態７によれば、２つのソース電極８、２３が第１トレンチ分離４ａにより分離されて形成されているので、ソース電極８をフローティング電源に接続した状態で、かつ、ソース電極２３をアース電位に設定した状態で、高耐圧特性を確保することができる。また、ソース電極８、２３間の絶縁耐量も、従来の誘電体分離型半導体装置におけるような微妙な拡散島深さと間隔のバランスを保つ必要はなく、トレンチの本数やトレンチ側壁に形成される酸化膜の厚みで一意的に設定することが可能となる。
実施の形態８．
図１０はこの発明の実施の形態８に係る誘電体分離型半導体装置を示す断面図である。
この誘電体分離型半導体装置１０７は、図１０に示されるように、電界ポテンシャルの経路である第１シリコン高濃度領域１２の外周側における多孔質酸化膜領域２ｃの径方向幅（第１シリコン高濃度領域１２の水平方向の多孔質酸化膜領域２ｃの幅）Ｗ１および第１シリコン高濃度領域１２の反ドリフトＮ−領域側の多孔質酸化膜領域２ｃの深さ（第１シリコン高濃度領域１２の垂直方向の多孔質酸化膜領域２ｃの幅）Ｔ１を酸化膜の絶縁破壊強度を考慮して設定している。つまり、多孔質酸化膜領域２ｃの幅Ｗ１、深さＴ１を、Ｗ１（μｍ）＞０．０１（μｍ／ｖ）×ＢＶ（ｖ）、Ｔ１（μｍ）＞０．０１（μｍ／ｖ）×ＢＶ（ｖ）を満たすように設定している。ここで、ＢＶは、半導体装置を使用する上で要求される高耐圧島の耐圧（単位：ｖ（ボルト））である。
なお、他の構成は上記実施の形態３と同様に構成されている。
この実施の形態８では、上記実施の形態３の効果に加え、多孔質酸化膜領域２ｃの幅Ｗ１、深さＴ１が、Ｗ１（μｍ）＞０．０１（μｍ／ｖ）×ＢＶ（ｖ）、Ｔ１（μｍ）＞０．０１（μｍ／ｖ）×ＢＶ（ｖ）を満たすように設定されているので、多孔質酸化膜領域２ｃを形成する際の多孔質シリコンのポロジティや孔径などの性状によって、多孔質酸化膜領域２ｃの絶縁破壊強度が若干変化するものの、１ＭＶ／ｃｍには十分余裕をもった絶縁破壊強度を得ることができる。しかも、多孔質酸化膜領域２ｃのソース側への張り出しを必要最小限度に抑えて高耐圧特性を確保することができると共に、より熱抵抗の小さい酸化膜２ｂを必要十分なスペースに渡って配設することができ、ソース側の放熱性を向上させることができる。
実施の形態９．
図１１はこの発明の実施の形態９に係る誘電体分離型半導体装置を示す断面図である。
この誘電体分離型半導体装置１０８は、図１１に示されるように、多孔質酸化膜領域２ｃの厚みＷ１、深さＴ１が、Ｗ１（μｍ）＞０．０１（μｍ／ｖ）×ＢＶ（ｖ）、Ｔ１（μｍ）＞０．０１（μｍ／ｖ）×ＢＶ（ｖ）を満たすように設定されているとともに、貼り合わせＡの界面と直交する方向に関し、電界ポテンシャルの経路である第１シリコン高濃度領域１２の外周側における多孔質酸化膜領域２ｃの領域が、第１および第２フィールドプレート９、１０間の領域ＷＳ内に位置している、即ち包含されている。
なお、他の構成は上記実施の形態８と同様に構成されている。
この実施の形態９によれば、上記実施の形態８の効果に加え、貼り合わせＡの界面と直交する方向に関し、電界ポテンシャルの経路である第１シリコン高濃度領域１２の外周側における多孔質酸化膜領域２ｃの領域が、第１および第２フィールドプレート９、１０間の領域ＷＳ内に位置しているので、第１シリコン高濃度領域１２の外周側における多孔質酸化膜領域２ｃの領域（Ｗ１の領域）を横切る電界ポテンシャルは、ソース側およびドレイン側の双方に広がる形で保持される。その結果、第１および第２フィールドプレート９、１０近傍における電界集中によるアバランシェ破壊を抑制することができ、高耐圧特性を安定に保持することができる。
実施の形態１０．
図１２はこの発明の実施の形態１０に係る誘電体分離型半導体装置を示す断面図である。
この誘電体分離型半導体装置１０９は、図１２に示されるように、電界ポテンシャルの経路である第１シリコン高濃度領域１２と第２シリコン高濃度領域１３との間における多孔質酸化膜領域２ｃの径方向幅Ｗ２と、第１シリコン高濃度領域１２および第２シリコン高濃度領域１３の反ドリフトＮ−領域側の多孔質酸化膜領域２ｃの深さ（第１および第２シリコン高濃度領域１２の垂直方向の多孔質酸化膜領域２ｃの幅）Ｔ２を酸化膜の絶縁破壊強度を考慮して設定している。つまり、多孔質酸化膜領域２ｃの幅Ｗ２、深さＴ２を、Ｗ２（μｍ）＞０．０１（μｍ／ｖ）×ＢＶ（ｖ）、Ｔ２（μｍ）＞０．０１（μｍ／ｖ）×ＢＶ（ｖ）を満たすように設定している。さらに、貼り合わせＡの界面と直交する方向に関し、電界ポテンシャルの経路である第１および第２シリコン高濃度領域１２、１３の間の多孔質酸化膜領域２ｃの領域が、第１および第２フィールドプレート９、１０間の領域ＷＳ内に位置している。
なお、他の構成は上記実施の形態６と同様に構成されている。
この実施の形態１０によれば、上記実施の形態６の効果に加え、多孔質酸化膜領域２ｃの幅Ｗ２、深さＴ２が、Ｗ２（μｍ）＞０．０１（μｍ／ｖ）×ＢＶ（ｖ）、Ｔ２（μｍ）＞０．０１（μｍ／ｖ）×ＢＶ（ｖ）を満たすように設定されているので、多孔質酸化膜領域２ｃを形成する際の多孔質シリコンのポロジティや孔径などの性状によって、多孔質酸化膜領域２ｃの絶縁破壊強度が若干変化するものの、１ＭＶ／ｃｍには十分余裕をもった絶縁破壊強度を得ることができる。また、貼り合わせＡの界面と直交する方向に関し、電界ポテンシャルの経路である第１および第２シリコン高濃度領域１２、１３の間の多孔質酸化膜領域２ｃの領域が、第１および第２フィールドプレート９、１０間の領域ＷＳ内に位置しているので、多孔質酸化膜領域２ｃの当該領域（Ｗ２の領域）を横切る電界ポテンシャルは、ソース側およびドレイン側の双方に広がる形で保持される。その結果、第１および第２フィールドプレート９、１０近傍における電界集中によるアバランシェ破壊を抑制することができ、高耐圧特性を安定に保持することができる。
実施の形態１１．
図１３はこの発明の実施の形態１１に係る誘電体分離型半導体装置を示す断面図である。
この誘電体分離型半導体装置１１０は、図１３に示されるように、複数の第１埋め込みＮ＋領域２４が、電界ポテンシャルの経路である第１シリコン高濃度領域１２と第２シリコン高濃度領域１３との間における多孔質酸化膜領域２ｃの領域に、互いに距離ΔＷ２離れて円環状に形成されて、第１ＭＦＰ（Multi Field Plate）構造をとっている。複数の第１埋め込みＮ＋領域２４は、互いに離れて円環状に形成されており、互いに独立し、電気的にフローティング状態であり、かつ、自己終息的に形成されている。さらに、第１シリコン高濃度領域１２と第１埋め込みＮ＋領域２４との間、第２シリコン高濃度領域１３と第１埋め込みＮ＋領域２４との間、さらには隣接する第１埋め込みＮ＋領域２４の間は、それぞれ容量性結合が介在しており、各隙間ΔＷ２の総和ΣＷ２は、ΣＷ２（μｍ）＞０．０１（μｍ／ｖ）×ＢＶ（ｖ）を満足するように構成されている。
なお、他の構成は上記実施の形態１０と同様に構成されている。
この誘電体分離型半導体装置１１０では、第１埋め込みＮ＋領域２４の隙間ΔＷ２の総和ΣＷ２が、ΣＷ２（μｍ）＞０．０１（μｍ／ｖ）×ＢＶ（ｖ）を満たすように設定されているので、１ＭＶ／ｃｍには十分余裕をもった絶縁破壊強度を得ることができる。
また、順方向耐圧印加に、第１および第２シリコン高濃度領域１２、１３の間を横切る電界ポテンシャル１４ｃは、図１４に示されるように、第１埋め込みＮ＋領域２４による第１ＭＦＰ構造の容量分割機能によって均等に分散されるので、電界強度ピークが平坦化される。
従って、この実施の形態１１によれば、上記実施の形態１０に比べ、より安全な絶縁耐量を保持しつつ、高耐圧特性を実現することができる。
実施の形態１２．
図１５はこの発明の実施の形態１２に係る誘電体分離型半導体装置を示す断面図、図１６はこの発明の実施の形態１２に係る誘電体分離型半導体装置における第１及び第２フィールドールドプレートと埋め込みＮ＋領域との位置関係を貼り合わせ面Ａの界面に直交する方向の上方から見た図である。
この誘電体分離型半導体装置１１１は、図１５および図１６に示されるように、導電性付与部２５が、第１シリコン高濃度領域１２と第１埋め込みＮ＋領域２４との間、第２シリコン高濃度領域１３と第１埋め込みＮ＋領域２４との間、および、隣接する第１埋め込みＮ＋領域２４の間に、形成されている。これらの導電性付与部２５は、多孔質酸化膜領域２ｃを形成した後、高エネルギー注入によって、Ｓｉ、Ｐ、Ａｓなどを第１埋め込みＮ＋領域２４の深さと同じレンジで打ち込んで形成されている。これにより、導電性付与部２５による抵抗性結合が、第１シリコン高濃度領域１２と第１埋め込みＮ＋領域２４との間、第２シリコン高濃度領域１３と第１埋め込みＮ＋領域２４との間、および、隣接する第１埋め込みＮ＋領域２４の間に介在する。ここで、導電性付与部２５は、配置位置が集中しないように、周方向に分散して配置されることが望ましい。
なお、他の構成は上記実施の形態１１と同様に構成されている。
この誘電体分離型半導体装置１１１では、順方向耐圧印加に、第１および第２シリコン高濃度領域１２、１３の間を横切る電界ポテンシャル１４ｃは、第１埋め込みＮ＋領域２４による第１ＭＦＰ構造および導電性付与部２５による抵抗性分割機能によって均等に分散されるので、電界強度ピークが平坦化される。
従って、この実施の形態１２においても、より安全な絶縁耐量を保持しつつ、高耐圧特性を実現することができる。
実施の形態１３．
図１７はこの発明の実施の形態１３に係る誘電体分離型半導体装置を示す断面図である。
この誘電体分離型半導体装置１１２は、図１７に示されるように、複数の第２埋め込みＮ＋領域２６が、第１埋め込みＮ＋領域２４の反ドレイン電極側に、第１シリコン高濃度領域１２、第２シリコン高濃度領域１３および第１埋め込みＮ＋領域２４からΔＷ３離れて、かつ、互いに距離ΔＷ３離れて、円環状に形成されて、第２ＭＦＰ構造をとっている。さらに、第１シリコン高濃度領域１２と第２埋め込みＮ＋領域２６との間、第２シリコン高濃度領域１３と第２埋め込みＮ＋領域２６との間、第１埋め込みＮ＋領域２４と第２埋め込みＮ＋領域２６との間、さらには隣接する第２埋め込みＮ＋領域２６の間は、それぞれ容量性結合が介在しており、各隙間ΔＷ３の総和ΣＷ３は、ΣＷ３（μｍ）＞０．０１（μｍ／ｖ）×ＢＶ（ｖ）を満足するように構成されている。
なお、他の構成は上記実施の形態１１と同様に構成されている。
この誘電体分離型半導体装置１１２では、第２埋め込みＮ＋領域２６の隙間ΔＷ３の総和ΣＷ３が、ΣＷ３（μｍ）＞０．０１（μｍ／ｖ）×ＢＶ（ｖ）を満たすように設定されているので、１ＭＶ／ｃｍには十分余裕をもった絶縁破壊強度を得ることができる。
また、第１および第２シリコン高濃度領域１２、１３の間を横切る電界ポテンシャルが、第１および第２埋め込みＮ＋領域２４、２６による２層の第１および第２ＭＦＰ構造と、それらの容量分割機能とによって、均等に分散されるので、電界強度ピークが平坦化され、より安全な絶縁耐量を保持しつつ、高耐圧特性を実現することができる。
なお、上記実施の形態１３では、２層の第１および第２ＭＦＰ構造をとるものとしているが、３層以上のＭＦＰ構造をとるようにしても、同様の効果が得られる。
実施の形態１４．
図１８はこの発明の実施の形態１４に係る誘電体分離型半導体装置を示す断面図である。
この誘電体分離型半導体装置１１３は、図１８に示されるように、第３シリコン高濃度領域２７が多孔質酸化膜領域２ｃ内の第１シリコン高濃度領域１２の反ドリフトＮ−領域側に円盤状に配設され、第４シリコン高濃度領域２８が多孔質酸化膜領域２ｃ内の第２シリコン高濃度領域１３の反ドリフトＮ−領域側に、第３シリコン高濃度領域２７と同じ深さに円環状に配設されている。そして、埋め込みドレインＮ＋領域２１が、第１および第３シリコン高濃度領域１２、２７に電気的に接続するように形成され、埋め込みソースＮ＋領域２２が、第２および第４シリコン高濃度領域１３、２８に電気的に接続するように形成されている。
また、複数の第２埋め込みＮ＋領域２６が、第１埋め込みＮ＋領域２４の反ドレイン電極側に、互いに距離ΔＷ４離れて、円環状に形成されて、第２ＭＦＰ構造をとっている。さらに、導電性付与部２５が、第１シリコン高濃度領域１２と第１埋め込みＮ＋領域２４との間、第２シリコン高濃度領域１３と第１埋め込みＮ＋領域２４との間、および、隣接する第１埋め込みＮ＋領域２４の間に、形成されている。さらにまた、導電性付与部２５が、第３シリコン高濃度領域２７と第２埋め込みＮ＋領域２６との間、第４シリコン高濃度領域２８と第２埋め込みＮ＋領域２６との間、および、隣接する第２埋め込みＮ＋領域２６の間に、形成されている。これらの導電性付与部２５は、多孔質酸化膜領域２ｃを形成した後、高エネルギー注入によって、Ｓｉ、Ｐ、Ａｓなどを第２埋め込みＮ＋領域２６の深さと同じレンジ、さらに第１埋め込みＮ＋領域２４の深さと同じレンジで打ち込んで形成されている。
これにより、導電性付与部２５による抵抗性結合が、第１シリコン高濃度領域１２と第１埋め込みＮ＋領域２４との間、第２シリコン高濃度領域１３と第１埋め込みＮ＋領域２４との間、および、隣接する第１埋め込みＮ＋領域２４の間に介在する。また、導電性付与部２５による抵抗性結合が、第３シリコン高濃度領域２７と第２埋め込みＮ＋領域２６との間、第４シリコン高濃度領域２８と第２埋め込みＮ＋領域２６との間、および、隣接する第２埋め込みＮ＋領域２６の間に介在する。さらに、容量性結合が第１および第２ＭＦＰ構造の層間、および、第２ＭＦＰ構造と半導体基板１との層間に介在している。
そして、第２埋め込みＮ＋領域２６の隙間ΔＷ４の総和ΣＷ４が、ΣＷ４（μｍ）＞０．０１（μｍ／ｖ）×ＢＶ（ｖ）を満足するように構成されている。
なお、他の構成は上記実施の形態１１と同様に構成されている。
この誘電体分離型半導体装置１１３では、第１第２埋め込みＮ＋領域２４の隙間ΔＷ２と同様に、第２埋め込みＮ＋領域２６の隙間ΔＷ４の総和ΣＷ４が、ΣＷ４（μｍ）＞０．０１（μｍ／ｖ）×ＢＶ（ｖ）を満たすように設定されているので、１ＭＶ／ｃｍには十分余裕をもった絶縁破壊強度を得ることができる。
また、第１および第２シリコン高濃度領域１２、１３の間を横切る電界ポテンシャルが、第１および第２埋め込みＮ＋領域２４、２６による二層の第１および第２ＭＦＰ構造と、それらの容量・抵抗性分割機能とによって、均等に分散されるので、電界強度ピークが平坦化され、より安全な絶縁耐量を保持しつつ、高耐圧特性を実現することができる。
実施の形態１５．
図１９はこの発明の実施の形態１５に係る誘電体分離型半導体装置における第１及び第２フィールドールドプレートと埋め込みＮ＋領域との位置関係を貼り合わせ面Ａの界面に直交する方向の上方から見た図、図２０は図１９のＸＸ−ＸＸ矢視断面図である。
この誘電体分離型半導体装置１１４は、図１９および図２０に示されるように、第２シリコン高濃度領域１３および第１埋め込みＮ＋領域２４がその円環状の一部を分断されており、埋め込みＮ＋領域からなるドレイン引き出し配線２９が第１シリコン高濃度領域１２から第１埋め込みＮ＋領域２４および第２シリコン高濃度領域１３の分断部を通ってソース側に延設されている。そして、埋め込みドレイン引き出し側Ｎ＋領域３０が第１トレンチ分離４ａによりソースＰ−ｗｅｌｌ領域６と電気的に分離されてドリフトＮ−領域３に形成され、酸化膜２ａおよび多結晶酸化膜領域２ｃを貫通してドレイン引き出し配線２９に電気的に接続されている。また、ドレイン引き出し電極３１が埋め込みドレイン引き出し側Ｎ＋領域３０に接するようにドリフトＮ−領域３の上面に形成されている。そして、第２トレンチ分離４ｂが埋め込みドレイン引き出し側Ｎ＋領域３０の外周側に円環状に形成され、デバイス全体を分離している。
なお、他の構成は上記実施の形態１１と同様に構成されている。
この実施の形態１５によれば、上記実施の形態１１の効果に加え、ドレイン引き出し電極３１を第１シリコン高濃度領域１２、ドレイン引き出し配線２９および埋め込みドレイン引き出し側Ｎ＋領域３０を介してソース電極８の外周側に取り出すことができる。
また、ドレイン引き出し配線２９上の多孔質酸化膜領域２ｃの部位と酸化膜２ａが層間絶縁膜として機能している。そして、多孔質酸化膜領域２ｃが多孔質シリコン酸化膜で構成されているので、厚膜化が容易であり、デバイス耐圧の高耐圧化に追従してドレイン引き出し配線２９の絶縁耐量を向上させることができる。
また、ドレイン引き出し配線２９がソース側ＳＯＩ層（ドリフトＮ−領域３）を引き上げられる際に必要となる絶縁耐量は、第１および第２トレンチ分離４ａ、４ｂに拠っており、これらはトレンチ本数の増加によって容易に高耐圧化が図られる。そこで、このドレイン引き出し電極構造は、半導体装置として十分な引き出し絶縁応力を確保することができる。
このように、このドレイン引き出し電極構造を採用することで、従来層間絶縁用に必要であった厚膜酸化やＣＶＤによる厚膜ＣＶＤ酸化膜の成膜ＣＶＤの工程が不要となり、プロセスの簡略化・処理時間の短縮化が可能となる。
なお、この実施の形態１５は、上記実施の形態１１による誘電体分離型半導体装置にドレイン引き出し電極構造を適用するものとしているが、他の実施の形態による誘電体分離型半導体装置に適用しても同様の効果が得られる。
実施の形態１６．
図２１はこの発明の実施の形態１６に係る誘電体分離型半導体装置を示す断面図である。
この誘電体分離型半導体装置１１５は、図２１に示されるように、埋め込み酸化膜２Ｂが多孔質酸化膜領域２ｄ、酸化膜２ｂおよび多孔質酸化膜領域２ｃから構成され、貼り合わせ面Ａが多孔質酸化膜領域２ｄと、酸化膜２ｂおよび多孔質酸化膜領域２ｃとにより構成されている。さらに、ドリフトＮ−領域３が多孔質酸化膜領域２ｄ上に形成され、第１および第２シリコン高濃度領域１２、１３、第１埋め込みＮ＋領域２４およびドレイン引き出し配線２９が多孔質酸化膜領域２ｄ中に形成されている。
なお、他の構成は上記実施の形態１５と同様に構成されている。
この実施の形態１６では、厚膜化の容易な多孔質シリコン膜からなる多孔質酸化膜領域２ｄを層間絶縁層として機能させている。そこで、従来層間絶縁用に必要であった厚膜酸化やＣＶＤによる厚膜ＣＶＤ酸化膜の成膜工程が不要となり、プロセスの簡略化・処理時間の短縮化が可能となる。また、層間絶縁層の厚膜化が容易となり、高耐圧特性を実現できる。
また、埋め込みドレインＮ＋領域２１および埋め込みドレイン引き出し側Ｎ＋領域３０が貼り合わせ面Ａを横切る際に、貼り合わせ面Ａの界面がリーク電流経路となる懸念がある。しかし、この実施の形態１６では、埋め込みドレインＮ＋領域２１および埋め込みドレイン引き出し側Ｎ＋領域３０が貼り合わせ面Ａの界面よりＳＯＩ側のウエハ部分に形成されているので、埋め込みドレインＮ＋領域２１および埋め込みドレイン引き出し側Ｎ＋領域３０が貼り合わせ面Ａを横切ることはなく、上述のリーク電流経路も発生しない。
なお、上記各実施の形態では、横型高耐圧デバイスとしてＨＶ−ＭＯＳやＩＧＢＴを用いた場合について説明しているが、この発明は、例えば、ダイオード、トランジスタ、ＥＳＴ（Emitter Switched Thyristor）など、ＳＯＩ上に形成される横型高耐圧デバイス全般に対しても同様に適用でき、同様の効果が得られる。
また、上記各実施の形態では、横型高耐圧デバイスとしてｎチャンネルの高耐圧デバイスについて説明しているが、この発明は、ｐチャンネルの高耐圧デバイスに適用しても、同様の効果が得られる。
この発明の実施の形態１に係る誘電体分離型半導体装置の構成を模式的に示す断面図である。 この発明の実施の形態１に係る誘電体分離型半導体装置の動作を説明する模式図である。 この発明の実施の形態２に係る誘電体分離型半導体装置の構成を模式的に示す断面図である。 この発明の実施の形態２に係る誘電体分離型半導体装置の動作を説明する模式図である。 この発明の実施の形態３に係る誘電体分離型半導体装置の構成を模式的に示す断面図である。 この発明の実施の形態４に係る誘電体分離型半導体装置の構成を模式的に示す断面図である。 この発明の実施の形態５に係る誘電体分離型半導体装置の構成を模式的に示す断面図である。 この発明の実施の形態６に係る誘電体分離型半導体装置の構成を模式的に示す断面図である。 この発明の実施の形態７に係る誘電体分離型半導体装置の構成を模式的に示す断面図である。 この発明の実施の形態８に係る誘電体分離型半導体装置の構成を模式的に示す断面図である。 この発明の実施の形態９に係る誘電体分離型半導体装置の構成を模式的に示す断面図である。 この発明の実施の形態１０に係る誘電体分離型半導体装置の構成を模式的に示す断面図である。 この発明の実施の形態１１に係る誘電体分離型半導体装置の構成を模式的に示す断面図である。 この発明の実施の形態１１に係る誘電体分離型半導体装置の動作を説明する模式図である。 この発明の実施の形態１２に係る誘電体分離型半導体装置を示す断面図である。 この発明の実施の形態１２に係る誘電体分離型半導体装置における第１及び第２フィールドールドプレートと埋め込みＮ＋領域との位置関係を貼り合わせ面Ａの界面に直交する方向の上方から見た図である。 この発明の実施の形態１３に係る誘電体分離型半導体装置の構成を模式的に示す断面図である。 この発明の実施の形態１４に係る誘電体分離型半導体装置の構成を模式的に示す断面図である。 この発明の実施の形態１５に係る誘電体分離型半導体装置における第１及び第２フィールドールドプレートと埋め込みＮ＋領域との位置関係を貼り合わせ面Ａの界面に直交する方向の上方から見た図である。 図１９のＸＸ−ＸＸ矢視断面図である。 この発明の実施の形態１６に係る誘電体分離型半導体装置の構成を模式的に示す断面図である。
符号の説明
１ 半導体基板、２ 埋め込み酸化膜（誘電体層）、２ａ、２ｂ 酸化膜、２ｃ、２ｄ 多孔質酸化膜領域、３ ドリフトＮ−領域（第１半導体層）、４、４ａ、４ｂ トレンチ分離、５ ドレインＮ＋領域（第２半導体層）、６ ソースＰ−ｗｅｌｌ領域（第３半導体層）、７ ドレイン電極（第１電極）、７ａ アノード電極（第１電極）、８ ソース電極（第２電極）、８ａ カソード電極（第２電極）、９ 第１フィールドプレート、１０ 第２フィールドプレート、１１ ソースＮ＋領域、１２ 第１シリコン高濃度領域、１３ 第２シリコン高濃度領域、１５ ドレインＮ−ｗｅｌｌ領域、１６ ドレインＮ＋領域、１７ アノードＰ＋領域（ドレイン領域）、１８ 埋め込みアノードソースＮ＋領域（アノードショートＮ＋領域）、１９ アノードＮ−ｗｅｌｌ領域、２０ 埋め込みアノードＰ＋領域（ドレイン領域）、２１ 埋め込みドレインＮ＋領域、２２ 埋め込みソースＮ＋領域（ソース電極側接続用Ｎ＋領域）、２３ ソース電極（第３電極）、２４ 第１埋め込みＮ＋領域（フィールドプレート用Ｎ＋領域）、２６ 第２埋め込みＮ＋領域（フィールドプレート用Ｎ＋領域）、２９ ドレイン引き出し配線、３１ ドレイン引き出し電極。

Claims (15)

  1. 半導体基板と、
    上記半導体基板の主面の全域に隣接して配置された誘電体層と、
    上記誘電体層を介して上記半導体基板に貼り合わせられた低不純物濃度の第１導電型の第１半導体層と、
    上記第１半導体層に円環状に形成されて、該半導体層を横方向に分離して素子領域を形成するトレンチ分離と、
    上記素子領域の中央部表面に選択的に形成された高不純物濃度の第１導電型の第２半導体層、および、上記第２半導体層から離間して該第２半導体層を取り囲むように上記素子領域に形成された第２導電型の第３半導体層を有する高耐圧デバイスと、
    上記第２半導体層の表面に接合配置された第１電極と、
    上記第３半導体層の表面に接合配置された第２電極と、
    上記第２半導体層を覆うように上記第１半導体上に配置された第１フィールドプレートと、
    上記第３半導体層を覆い、かつ、上記第１フィールドプレートを取り囲むように上記第１半導体上に配置された第２フィールドプレートと、
    上記第１電極の真下位置の上記誘電体層内に形成された第１シリコン高濃度領域と、を備え、
    上記高耐圧デバイスは、上記第２電極に接するように上記第３半導体層に形成された第１導電型のソース領域を備えた横型ＨＶ−ＭＯＳであり、
    上記第１シリコン高濃度領域が埋め込みＮ ＋ 領域で構成され、ドレインＮ ＋ 領域が上記第１電極と上記第１シリコン高濃度領域とに電気的に接続するように上記第１半導体層内に形成され、
    上記第１シリコン高濃度領域が上記誘電体層の一部を構成する多孔質酸化膜領域中に形成され、上記ドレインＮ ＋ 領域が上記多孔質酸化膜領域を貫通して上記第１シリコン高濃度領域に電気的に接続されていることを特徴とする誘電体分離型半導体装置。
  2. 半導体基板と、
    上記半導体基板の主面の全域に隣接して配置された誘電体層と、
    上記誘電体層を介して上記半導体基板に貼り合わせられた低不純物濃度の第１導電型の第１半導体層と、
    上記第１半導体層に円環状に形成されて、該半導体層を横方向に分離して素子領域を形成するトレンチ分離と、
    上記素子領域の中央部表面に選択的に形成された高不純物濃度の第１導電型の第２半導体層、および、上記第２半導体層から離間して該第２半導体層を取り囲むように上記素子領域に形成された第２導電型の第３半導体層を有する高耐圧デバイスと、
    上記第２半導体層の表面に接合配置された第１電極と、
    上記第３半導体層の表面に接合配置された第２電極と、
    上記第２半導体層を覆うように上記第１半導体上に配置された第１フィールドプレートと、
    上記第３半導体層を覆い、かつ、上記第１フィールドプレートを取り囲むように上記第１半導体上に配置された第２フィールドプレートと、
    上記第１電極の真下位置の上記誘電体層内に形成された第１シリコン高濃度領域と、を備え、
    上記高耐圧デバイスは、上記第１電極に接するように上記第２半導体層に形成された第２導電型のドレイン領域と、上記第２電極に接するように上記第３半導体層に形成された第１導電型のソース領域を備えたアノードショート型の横型ＨＶ−ＩＧＢＴであり、
    上記第１シリコン高濃度領域が埋め込みＮ ＋ 領域で構成されて上記誘電体層の一部を構成する多孔質酸化膜領域中に形成され、アノードショートＮ ＋ 領域が上記第１電極と上記多孔質酸化膜領域を貫通して上記第１シリコン高濃度領域に電気的に接続するように上記第１半導体層内に形成されていることを特徴とする誘電体分離型半導体装置。
  3. 半導体基板と、
    上記半導体基板の主面の全域に隣接して配置された誘電体層と、
    上記誘電体層を介して上記半導体基板に貼り合わせられた低不純物濃度の第１導電型の第１半導体層と、
    上記第１半導体層に円環状に形成されて、該半導体層を横方向に分離して素子領域を形成するトレンチ分離と、
    上記素子領域の中央部表面に選択的に形成された高不純物濃度の第１導電型の第２半導体層、および、上記第２半導体層から離間して該第２半導体層を取り囲むように上記素子領域に形成された第２導電型の第３半導体層を有する高耐圧デバイスと、
    上記第２半導体層の表面に接合配置された第１電極と、
    上記第３半導体層の表面に接合配置された第２電極と、
    上記第２半導体層を覆うように上記第１半導体上に配置された第１フィールドプレートと、
    上記第３半導体層を覆い、かつ、上記第１フィールドプレートを取り囲むように上記第１半導体上に配置された第２フィールドプレートと、
    上記第１電極の真下位置の上記誘電体層内に形成された第１シリコン高濃度領域と、を備え、
    上記高耐圧デバイスが、上記第１電極に接するように上記第２半導体層に形成された第２導電型のドレイン領域と、上記第２電極に接するように上記第３半導体層に形成された第１導電型のソース領域を備えたノンパンチスルー型の横型ＨＶ−ＩＧＢＴであり、
    上記第１シリコン高濃度領域が埋め込みＮ ＋ 領域で構成されて上記誘電体層の一部を構成する多孔質酸化膜領域中に形成され、上記第２導電型のドレイン領域が上記多孔質酸化膜領域を貫通して上記第１シリコン高濃度領域に電気的に接続するように上記第１半導体層内に形成されていることを特徴とする誘電体分離型半導体装置。
  4. 上記第２電極の真下位置に上記第１シリコン高濃度領域を取り囲むように上記多孔質酸化膜領域中に形成された埋め込みＮ＋領域からなる第２シリコン高濃度領域を備え、
    上記第２電極が、上記第３半導体層又は第２電極側接続用Ｎ＋領域を介して上記第２シリコン高濃度領域に電気的に接続されていることを特徴とする請求項１乃至請求項３のいずれか１項に記載の誘電体分離型半導体装置。
  5. 上記第２電極の真下位置に上記第１シリコン高濃度領域を取り囲むように上記多孔質酸化膜領域中に形成された埋め込みＮ＋領域からなる第２シリコン高濃度領域を備え、
    電極接続用Ｎ＋領域が、上記第３半導体層と電気的に絶縁されて上記第２シリコン高濃度領域に電気的に接続するように上記第１半導体層内に形成され、
    第３電極が上記電極接続用Ｎ＋領域の表面に接合配置されていることを特徴とする請求項１乃至請求項３のいずれか１項に記載の誘電体分離型半導体装置。
  6. 上記多孔質酸化膜領域は、上記第１シリコン高濃度領域の端部からの径方向幅Ｗと、上記第１シリコン高濃度領域からの反第１半導体層側の深さＴとが、半導体装置を駆動させる上で求められる高耐圧島の耐圧をＢＶ（ボルト）としたとき、Ｗ＞０．０１×ＢＶ（μｍ）およびＴ＞０．０１×ＢＶ（μｍ）を満足するように構成されていることを特徴とする請求項１乃至請求項３のいずれか１項に記載の誘電体分離型半導体装置。
  7. 上記多孔質酸化膜領域は、上記第１および第２シリコン高濃度領域の間の領域の径方向幅Ｗと、上記第１および第２シリコン高濃度領域からの反第１半導体層側の深さＴとが、半導体装置を駆動させる上で求められる高耐圧島の耐圧をＢＶ（ボルト）としたとき、Ｗ＞０．０１×ＢＶ（μｍ）およびＴ＞０．０１×ＢＶ（μｍ）を満足するように構成されていることを特徴とする請求項４又は請求項５記載の誘電体分離型半導体装置。
  8. 上記多孔質酸化膜領域の上記径方向幅Ｗに相当する領域が、上記誘電体層と上記第１半導体層との貼り合わせ面と直交する方向に関し、上記第１および第２フィールドプレート間の領域ＷＳ内に包含されていることを特徴とする請求項６又は請求項７記載の誘電体分離型半導体装置。
  9. 複数の円環状のフィールドプレート用Ｎ＋領域が、上記多孔質酸化膜領域の上記径方向幅Ｗに相当する領域に、互いに独立し、かつ、容量性結合されて、上記第１シリコン高濃度領域を取り囲むように、径方向に並設されて、マルチフィールドプレート構造を構成していることを特徴とする請求項６乃至請求項８のいずれか１項に記載の誘電体分離型半導体装置。
  10. 上記複数の円環状のフィールドプレート用Ｎ＋領域が、さらに、上記マルチフィールドプレート構造と深さ位置を変えて上記多孔質酸化膜領域中に１層又は多層に配設され、層内および層間における隣接する上記フィールドプレート用Ｎ＋領域同士が容量性結合されていることを特徴とする請求項９記載の誘電体分離型半導体装置。
  11. 複数の円環状のフィールドプレート用Ｎ＋領域が、上記多孔質酸化膜領域の上記径方向幅Ｗに相当する領域に、互いに独立して、上記第１シリコン高濃度領域を取り囲むように、径方向に並設され、かつ、互いに抵抗成分を介して連結されてマルチフィールドプレート構造を構成していることを特徴とする請求項６乃至請求項８のいずれか１項に記載の誘電体分離型半導体装置。
  12. 埋め込みＮ＋領域で構成された第１電極側シリコン高濃度領域が、上記第１電極に電気的に接続されて、上記第１シリコン高濃度領域と深さを変えて該第１シリコン高濃度領域の反第１半導体層側の上記多孔質酸化膜領域中に１層または多層に配設され、
    埋め込みＮ＋領域で構成された第２電極側シリコン高濃度領域が、上記第２電極に電気的に接続されて、上記第１電極側シリコン高濃度領域のそれぞれと同じ深さ位置で、上記第２シリコン高濃度領域の反第１半導体層側の上記多孔質酸化膜領域中に該第１電極側シリコン高濃度領域を取り囲むように配設され、
    上記複数の円環状のフィールドプレート用Ｎ＋領域が、さらに、同じ深さ位置の上記第１電極側および第２電極側シリコン高濃度領域の間の各領域に、互いに独立して、上記第１電極側シリコン高濃度領域を取り囲むように、径方向に並設され、
    各層内における隣接する上記フィールドプレート用Ｎ＋領域同士が抵抗性結合され、各層間における隣接する上記フィールドプレート用Ｎ＋領域同士が容量性結合されていることを特徴とする請求項１１記載の誘電体分離型半導体装置。
  13. 埋め込みＮ＋領域により構成された引き出し配線が、上記多孔質酸化膜領域中を上記第１シリコン高濃度領域から上記トレンチ分離の下部に至るように径方向に延設され、
    第１電極引き出し電極が、上記引き出し配線から上記トレンチ分離の壁により上記第２電極と電気的に絶縁された状態で取り出されていることを特徴とする請求項１乃至請求項１２のいずれか１項に記載の誘電体分離型半導体装置。
  14. 半導体基板と、
    上記半導体基板の主面の全域に隣接して配置された誘電体層と、
    上記誘電体層を介して上記半導体基板に貼り合わせられた低不純物濃度の第１導電型の第１半導体層と、
    上記第１半導体層に円環状に形成されて、該半導体層を横方向に分離して素子領域を形成するトレンチ分離と、
    上記素子領域の中央部表面に選択的に形成された高不純物濃度の第１導電型の第２半導体層、および、上記第２半導体層から離間して該第２半導体層を取り囲むように上記素子領域に形成された第２導電型の第３半導体層を有する高耐圧デバイスと、
    上記第２半導体層の表面に接合配置された第１電極と、
    上記第３半導体層の表面に接合配置された第２電極と、
    上記第２半導体層を覆うように上記第１半導体上に配置された第１フィールドプレートと、
    上記第３半導体層を覆い、かつ、上記第１フィールドプレートを取り囲むように上記第１半導体上に配置された第２フィールドプレートと、
    上記第１電極の真下位置の上記誘電体層内に形成された第１シリコン高濃度領域と、を備え、
    上記第１電極と上記第１シリコン高濃度領域とが電気的に接続され、
    埋め込みＮ ＋ 領域により構成された引き出し配線が、上記多孔質酸化膜領域中を上記第１シリコン高濃度領域から上記トレンチ分離の下部に至るように径方向に延設され、
    第１電極引き出し電極が、上記引き出し配線から上記トレンチ分離の壁により上記第２電極と電気的に絶縁された状態で取り出されていることを特徴とする誘電体分離型半導体装置。
  15. 上記多孔質酸化膜領域は、上記誘電体層の貼り合わせ面を挟んで張り合わされた第１半導体層側多孔質酸化膜領域と、半導体基板側多孔質酸化膜領域とから構成されており、
    上記引き出し配線が、上記第１半導体層側多孔質酸化膜領域中に形成されていることを特徴とする請求項１３又は請求項１４に記載の誘電体分離型半導体装置。
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