KR20060007681A - 반도체 소자의 캐패시터 형성방법 - Google Patents
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Abstract
본 발명은 소자의 수율을 향상시킬 수 있는 반도체 소자의 캐패시터 형성방법을 개시한다. 개시된 본 발명의 방법은, 다결정실리콘 재질의 콘택플러그가 구비된 반도체 기판을 제공하는 단계; 상기 기판 상에 상기 콘택플러그를 노출시키는 콘택홀을 가진 식각정지막 및 제1산화막을 차례로 형성하는 단계; 상기 노출된 콘택플러그의 표면에 선택적으로 실리사이드층을 형성하는 단계; 상기 결과의 구조 전면에 스토리지 노드 전극용 TiN막 및 다결정실리콘막을 차례로 형성하는 단계; 상기 다결정실리콘막 상에 제2산화막을 형성하여 상기 제2콘택홀 구조 전체를 매립시키는 단계; 상기 제1산화막이 노출될 때까지 상기 제2산화막, 다결정실리콘막 및 TiN막을 식각하는 단계; 상기 잔류된 다결정실리콘막을 식각 베리어로 이용하여 상기 TiN막을 보호한 상태에서, 상기 잔류된 제1 및 제2산화막을 습식식각으로 제거하는 단계; 상기 잔류된 다결정실리콘막을 습식식각으로 제거하여 스토리지 노드 전극을 형성하는 단계; 및 상기 결과의 구조 전면에 유전체막 및 플레이트 노드 전극용 도전막을 차례로 형성하는 단계를 포함한다.
Description
도 1a 내지 도 1c는 종래의 기술에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 각 공정별 단면도.
도 2는 종래의 기술에 따른 문제점을 설명하기 위한 단면도.
도 3은 종래 기술에서의 케미칼 용액의 침투 경로를 확대해서 보인 단면도.
도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 각 공정별 단면도.
-도면의 주요 부분에 대한 부호의 설명-
40 : 반도체 기판 41 : 제1층간절연막
42 : 제1콘택홀 43 : 제1콘택플러그
44 : 식각정지막 45 : 제1산화막
46 : 제3콘택홀 47 : 실리사이드층
48 : 스토리지 노드 전극용 TiN막 48a : 스토리지 노드 전극
49 : 다결정실리콘막 49a : 잔류된 다결정실리콘막
50 : 제2산화막 51 : 유전체막
52 : 플레이트 노드 전극용 도전막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, TiN막 재질의 스토리지 노드 전극의 하부에 형성된 층간절연막에 벙커(bunker) 형상의 원형 디펙트가 발생하는 것을 방지함으로써, 소자의 수율을 향상시키기 위한 반도체 소자의 캐패시터 형성방법에 관한 것이다.
반도체 메모리 소자의 수요가 급증함에 따라 고용량의 캐패시터를 얻기 위한 다양한 기술들이 제안되고 있다. 상기 캐패시터는 스토리지 노드(storage node) 전극과 플레이트 노드(plate node) 전극 사이에 유전체막(dielectric)이 개재된 구조로서, 그 용량은 전극의 표면적과 유전체막의 유전율에 비례하며, 전극들간의 간격, 즉, 유전체막의 두께에 반비례한다.
따라서, 고용량의 캐패시터를 얻기 위해서는 유전율이 큰 유전체막을 사용하거나, 전극의 표면적을 확대시키거나, 또는, 전극들간의 거리를 줄이는 것이 요구된다. 그런데, 전극들간의 거리, 즉, 유전체막의 두께를 줄이는 것은 그 한계가 있는 바, 고용량의 캐패시터를 형성하기 위한 연구는 유전율이 큰 유전체막을 사용하거나, 또는, 전극의 표면적을 넓히는 방식으로 진행되고 있다.
여기서, 전극의 표면적을 넓힌 예로서, 스토리지 노드 전극을 오목형(concave type)과 실린더형(cylinder type)으로 형성한 경우를 들 수 있으며, 최근에는 오목형 보다는 전극의 바깥면을 사용하여 표면적 확대가 가능한 실린더형을 더 선호하는 추세이다.
도 1a 내지 도 1c는 종래의 기술에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 각 공정별 단면도로서, 이를 참조하여 종래의 반도체 소자의 캐패시터 형성방법에 대하여 간략하게 설명하면 다음과 같다.
종래의 반도체 소자의 캐패시터 형성방법은, 도 1a에 도시된 바와 같이, 소정의 하부구조(미도시)가 형성된 반도체 기판(10)을 제공한다. 그런다음, 상기 반도체 기판(10) 상에 상기 기판(10)의 소정 부분을 노출시키는 제1콘택홀(12)을 가진 층간절연막(11)을 형성한다. 이어서, 상기 제1콘택홀(12)을 다결정실리콘 재질의 도전막으로 매립시켜 콘택플러그(13)를 형성한다.
다음으로, 상기 콘택플러그(13)를 포함한 상기 층간절연막(11) 상에 상기 콘택플러그(13)를 노출시키는 제2콘택홀(16)을 가진 식각정지막(14) 및 제1산화막(15)을 차례로 형성한다.
계속해서, 도 1b에 도시된 바와 같이, 상기 콘택플러그(13)의 표면에 선택적으로 실리사이드(silicide)층(17)을 형성한다. 이때, 상기 실리사이드층(17)은 상기 콘택플러그(13)와 후속에서 형성될 스토리지 노드 전극간의 콘택 저항을 낮춰주는 역할을 한다. 그런다음, 상기 결과의 구조 전면에 스토리지 노드 전극용 TiN막(18)을 형성한 후, 상기 TiN막(18) 상에 제2산화막(19)을 형성하여 상기 제2콘택홀(16) 구조 전체를 매립시킨다.
이어서, 도 1c에 도시된 바와 같이, 상기 제1산화막이 노출될 때까지 상기 제2산화막 및 TiN막을 식각하여 실린더형의 스토리지 노드 전극(18a)을 형성한다. 그런다음, 상기 잔류된 제1 및 제2산화막을 딥 아웃(dip-out) 공정으로 제거한다. 이때, 상기 딥 아웃 공정은 케미칼 용액으로서 BOE 용액을 이용하여 실시한다.
이후, 상기 결과의 구조 전면에 유전체막 및 플레이트 노드 전극용 도전막을 차례로 형성한다.
도 2는 종래의 기술에 따른 문제점을 설명하기 위한 단면도이고, 도 3은 종래 기술에서의 케미칼 용액의 침투 경로를 확대해서 보인 단면도이다.
종래의 기술에서는 도 2 및 도 3에 도시된 바와 같이, 스토리지 노드 전극으로 이용되는 TiN막(18)이 그 결정 특성상 주상(columnar)구조로 성장되는 것과 관련하여, 상기 TiN막(18)의 형성시에, 그 결정 성장이 취약한 부분의 결정입계에 틈(A)이 발생하게 된다.
이에, 후속에서 잔류된 제1, 제2산화막을 제거하기 위한 딥 아웃(dip-out) 공정이 진행됨에 따라, 상기 딥 아웃 공정시에 사용되는 케미칼 용액이 상기 TiN막(18) 내의 틈(A)을 통해 TiN막(18) 하부의 층간절연막(11)으로 침투함으로써, 상기 층간절연막(11)이 식각되어 벙커(bunker) 형상의 원형 디펙트(defect)(B)가 발생된다. 결국, 이러한 디펙트(B)의 발생으로 인해 소자의 수율이 저하되는 문제점이 발생된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 케미칼 용액이 TiN막 내에 발생되는 틈을 통해 상기 TiN막 하부의 층간절연막으로 침투하는 것을 방지함으로써, 상기 층간절연막이 식각되는 것을 막아 소자의 수율 을 향상시킬 수 있는 반도체 소자의 캐패시터 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 캐패시터 형성방법은, 다결정실리콘 재질의 콘택플러그가 구비된 반도체 기판을 제공하는 단계; 상기 기판 상에 상기 콘택플러그를 노출시키는 콘택홀을 가진 식각정지막 및 제1산화막을 차례로 형성하는 단계; 상기 노출된 콘택플러그의 표면에 선택적으로 실리사이드층을 형성하는 단계; 상기 결과의 구조 전면에 스토리지 노드 전극용 TiN막 및 다결정실리콘막을 차례로 형성하는 단계; 상기 다결정실리콘막 상에 제2산화막을 형성하여 상기 제2콘택홀 구조 전체를 매립시키는 단계; 상기 제1산화막이 노출될 때까지 상기 제2산화막, 다결정실리콘막 및 TiN막을 식각하는 단계; 상기 잔류된 다결정실리콘막을 식각 베리어로 이용하여 상기 TiN막을 보호한 상태에서, 상기 잔류된 제1 및 제2산화막을 습식식각으로 제거하는 단계; 상기 잔류된 다결정실리콘막을 습식식각으로 제거하여 스토리지 노드 전극을 형성하는 단계; 및 상기 결과의 구조 전면에 유전체막 및 플레이트 노드 전극용 도전막을 차례로 형성하는 단계를 포함한다.
여기서, 상기 식각정지막은 질화막을 이용하여 100~2000Å의 두께로 형성하고, 상기 제1산화막은 단일막 및 CVD 방식의 다중막 중 어느 하나로 형성하며, 상기 식각정지막 및 제1산화막은 6000~30000Å의 두께로 형성한다.
또한, 상기 실리사이드층을 형성하는 단계는, 상기 콘택홀 구조를 포함한 기 판 전면에 베리어 금속막을 형성하는 단계; 상기 결과물에 어닐링 공정을 실시하여 상기 콘택플러그의 표면에 실리사이드층을 형성하는 단계; 및 상기 어닐링 공정에서 미반응한 베리어 금속막을 습식식각으로 제거하는 단계를 포함하며, 이때, 상기 베리어 금속막으로는 Ti, Co 및 Zr 중 어느 하나를 이용한다.
그리고, 상기 TiN막은 CVD 및 ALD 중 어느 하나의 방법을 이용하여 50~1000Å의 두께로 형성하고, 상기 다결정실리콘막은 300~600℃의 온도에서 50~3000Å의 두께로 형성한다.
또한, 상기 잔류된 제1 및 제2산화막을 습식식각으로 제거하는 단계는, HF 계열의 케미칼 용액을 이용하여 4~80℃의 온도에서 10~3600초 동안 딥 아웃 공정을 실시하며, 상기 잔류된 다결정실리콘막을 습식식각으로 제거하는 단계는, 식각용액으로서 NH4OH와 H2O의 혼합 용액 및 HF와 HNO3의 혼합 용액 중 어느 하나를 이용하여, 4~100℃의 온도에서 5~3600초 동안 실시한다. 이때, 상기 NH4OH와 H2O의 혼합 용액으로는, NH4OH와 H2O이 10 : 1의 조성비로 혼합된 용액 내지 1 : 500의 부피비로 혼합된 용액을 이용하고, 상기 HF와 HNO3의 혼합 용액으로는, HF와 HNO3이 20 : 1의 조성비로 혼합된 용액 내지 1 : 100의 부피비로 혼합된 용액을 이용한다.
그리고, 상기 유전체막은 TaON, Ta2O5, TiO2, Al2O3, HfO2, HfN, SrTiO3, (Ba, Sr)TiO3 및 (Pb, Sr)TiO3 중 어느 하나 이상의 막을 이용하여 50~400Å의 두께로 형성하며, 상기 유전체막은 금속유기화학 증착법 및 ALD 중 어느 하나의 방법으 로 형성한다.
또한, 상기 플레이트 노드 전극용 도전막은 TiN, Ru 및 다결정실리콘막 중 어느 하나의 막을 이용하여 500~3000Å의 두께로 형성하며, 상기 플레이트 노드 전극용 도전막은 스퍼터링, CVD 및 ALD 중 어느 하나의 방법으로 형성한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 각 공정별 단면도이다.
본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법은, 도 4a에 도시된 바와 같이, 소정의 하부구조(미도시)가 형성된 반도체 기판(40)을 제공한다. 그런다음, 상기 반도체 기판(40) 상에 상기 기판(40)의 소정 부분을 노출시키는 제1콘택홀(42)을 가진 제1층간절연막(41)을 형성한다. 이어서, 상기 제1콘택홀(42)을 다결정실리콘 재질의 도전막으로 매립시켜 제1콘택플러그(43)를 형성한다.
이어서, 도면에 도시되어 있지는 않지만, 상기 제1콘택플러그(43)를 포함한 상기 제1층간절연막(41) 상에 제2층간절연막(미도시)을 형성한 후, 상기 제2층간절연막을 선택적으로 식각하여 상기 제1콘택플러그(43)와 연결되면서, 상기 제1콘택플러그(43)의 일측 방향으로 소정거리 쉬프트(shift)된 제2콘택홀(미도시)을 형성한다. 그런후에, 상기 제2콘택홀을 다결정실리콘 재질의 도전막으로 매립시켜 제2콘택플러그(미도시)를 형성한다.
여기서, 상기 제1콘택플러그(43) 상에 상기 제1콘택플러그(43)의 일측 방향으로 소정거리 쉬프트된 상기 제2콘택플러그를 형성하는 것은, 캐패시터의 배열을 지그재그(zigzag)형으로 구현함으로써, 메모리 셀 면적이 점차 감소되고 있는 흐름 속에서, 레이아웃 상의 캐패시터가 차지하는 면적을 극대화시키기 위한 것이다.
다음으로, 상기 제2콘택플러그를 포함한 상기 제2층간절연막 상에 상기 제2콘택플러그를 노출시키는 제3콘택홀(46)을 가진 식각정지막(44) 및 제1산화막(45)을 차례로 형성한다. 이때, 상기 식각정지막(44)은 질화막을 이용하여 100~2000Å의 두께로 형성하고, 상기 식각정지막(44) 및 제1산화막(45)은 6000~30000Å의 두께로 형성한다. 또한, 상기 제1산화막(45)은 단일막으로 형성하거나, CVD(chemical vapor deposition) 방식을 이용하여 다중막으로 형성한다.
계속해서, 도 4b에 도시된 바와 같이, 상기 콘택홀(46) 구조를 포함한 기판 전면에 베리어 금속막(미도시)을 형성한 다음, 상기 결과물에 어닐링 공정을 실시하여 상기 제2콘택플러그의 표면에 실리사이드(silicide)층(47)을 형성하고 나서, 상기 어닐링 공정에서 미반응한 베리어 금속막을 습식식각으로 제거한다. 여기서, 상기 베리어 금속막으로는 Ti, Co 및 Zr 중 어느 하나를 이용한다. 이때, 상기 실리사이드층(47)은 상기 제2콘택플러그와 후속에서 형성될 스토리지 노드 전극간의 콘택 저항을 낮춰주는 역할을 한다.
이어서, 상기 결과의 구조 전면에 스토리지 노드 전극용 TiN막(48) 및 다결정실리콘막(49)을 차례로 형성한다. 여기서, 상기 스토리지 노드 전극용 TiN막(48)은 CVD 및 ALD(atomic layer deposition) 중 어느 하나의 방법을 이용하여 50~1000 Å의 두께로 형성하고, 상기 다결정실리콘막(49)은 300~600℃의 온도에서 50~3000Å의 두께로 형성한다.
한편, 상기 TiN막(48)은 그 결정 특성상 주상(columnar)구조로 성장되는 것과 관련하여, 상기 TiN막(48)의 형성시에, 그 결정 성장이 취약한 부분의 결정입계에 틈(미도시)이 발생된다. 이때, 상기 다결정실리콘막(49)은 후속에서 실시될 제1, 제2산화막의 딥 아웃 공정에서 사용되는 케미칼 용액에 의해 식각되지 않는 특성을 갖고 있다. 따라서, 상기 다결정실리콘막(49)은, 후속의 딥 아웃 공정에서 사용되는 케미칼 용액이 상기 TiN막(48)의 결정 성장이 취약한 부분에 발생되는 틈을 통해 상기 제2 및 제1층간절연막(41)으로 침투하는 것을 효과적으로 차단해 주는 역할을 하게된다.
그런 후, 상기 다결정실리콘막(49) 상에 제2산화막(50)을 형성하여 상기 제3콘택홀(46) 구조 전체를 매립시킨다.
다음으로, 도 4c에 도시된 바와 같이, 상기 제1산화막이 노출될 때까지 상기 제2산화막, 다결정실리콘막 및 TiN막을 식각하여 실린더형의 스토리지 노드 전극(48a)을 형성한다. 여기서, 상기 제2산화막, 다결정실리콘막 및 TiN막의 식각 공정은 에치백(etch back) 및 CMP(chemical mechanical polishing) 중 어느 하나의 방법으로 실시한다.
그런다음, 상기 잔류된 다결정실리콘막(49a)을 식각 베리어로 이용하여 상기 TiN막으로 이루어진 스토리지 노드 전극(48a)을 보호한 상태에서, 상기 잔류된 제1 및 제2산화막을 습식식각으로 제거한다. 여기서, 상기 제1 및 제2산화막의 습식식 각 공정은, HF 계열의 케미칼 용액을 이용하여 4~80℃의 온도에서 10~3600초 동안 딥 아웃(dip-out) 공정을 실시한다.
이때, 상기 잔류된 다결정실리콘막(49a)은, 상기 딥 아웃 공정에서 사용되는 케미칼 용액이 상기 TiN막의 결정성장 취약 부분에 발생되는 틈을 통해 상기 제2 및 제1층간절연막(41)으로 침투하는 것을 차단시켜 준다. 이에, 상기 제2 및 제1층간절연막(41)이 상기 케미칼 용액에 의해 식각되지 않으므로, 종래의 층간절연막에 발생했던 벙커 형상의 원형 디펙트가 발생되지 않는다.
그리고나서, 도 4d에 도시된 바와 같이, 상기 잔류된 다결정실리콘막을 습식식각하여 제거한다. 여기서, 상기 잔류된 다결정실리콘막의 습식식각 공정은, 식각용액으로서 TiN막과 다결정실리콘막, 질화막과 다결정실리콘막의 습식식각율이 각각 1 : 10 이상인 용액을 사용하여, 상기 식각용액이 상기 TiN막 내에 발생된 틈을 통과하지 못할 만큼의 짧은 시간동안 진행한다.
다시 말하면, 상기 식각용액으로는 상기 스토리지 노드 전극(48a)을 이루고 있는 TiN막과 상기 식각정지막(44)을 이루고 있는 질화막은 어택(attack)하지 않고, 상기 다결정실리콘막만을 제거해주는 용액을 사용한다. 예컨대, 상기 잔류된 다결정실리콘막의 습식식각 공정은, 식각용액으로서 NH4OH와 H2O의 혼합 용액 및 HF와 HNO3의 혼합 용액 중 어느 하나를 이용하여, 4~100℃의 온도에서 5~3600초 동안 실시한다.
이때, 상기 NH4OH와 H2O의 혼합 용액으로는, NH4OH와 H2O이 10 : 1의 조성비 로 혼합된 용액 내지 1 : 500의 부피비로 혼합된 용액을 이용한다. 또한, 상기 HF와 HNO3의 혼합 용액으로는, HF와 HNO3이 20 : 1의 조성비로 혼합된 용액 내지 1 : 100의 부피비로 혼합된 용액을 이용한다.
이와 같은 조건으로 상기 잔류된 다결정실리콘막의 습식식각 공정을 실시하면, 상기 스토리지 노드 전극(48a) 하부의 제2 및 제1층간절연막(41)이 상기 식각용액에 의해 식각되는 것을 방지할 수 있다.
이후, 상기 결과의 구조 전면에 유전체막(51) 및 플레이트 노드 전극용 도전막(52)을 차례로 형성한다. 여기서, 상기 유전체막(51)은 TaON, Ta2O5, TiO2
, Al2O3, HfO2, HfN, SrTiO3, (Ba, Sr)TiO3 및 (Pb, Sr)TiO3 중 어느 하나 이상의 막을 이용하여 50~400Å의 두께로 형성하되, 금속유기화학 증착법 및 ALD 중 어느 하나의 방법으로 형성한다.
또한, 상기 플레이트 노드 전극용 도전막(52)은 TiN, Ru 및 다결정실리콘막 중 어느 하나의 막을 이용하여 500~3000Å의 두께로 형성하되, 스퍼터링(sputtering), CVD 및 ALD 중 어느 하나의 방법으로 형성한다.
이상에서와 같이, 본 발명은 스토리지 노드 전극용 TiN막 상에 다결정실리콘막을 형성하여, 산화막 제거를 위한 딥 아웃 공정시의 케미칼 용액이 상기 TiN막 내에 존재할 수 있는 틈을 통해 상기 TiN막 하부의 층간절연막으로 침투하는 것을 방지한 후, 상기 다결정실리콘막을 선택적으로 습식식각하여 제거한다.
즉, 본 발명은 TiN막 재질의 스토리지 노드 전극의 하부에 형성된 층간절연막이 딥 아웃 공정시의 케미칼 용액에 의해 식각되는 것을 방지할 수 있으므로, 소자의 수율을 향상시킬 수 있다.
Claims (16)
- 다결정실리콘 재질의 콘택플러그가 구비된 반도체 기판을 제공하는 단계;상기 기판 상에 상기 콘택플러그를 노출시키는 콘택홀을 가진 식각정지막 및 제1산화막을 차례로 형성하는 단계;상기 노출된 콘택플러그의 표면에 선택적으로 실리사이드층을 형성하는 단계;상기 결과의 구조 전면에 스토리지 노드 전극용 TiN막 및 다결정실리콘막을 차례로 형성하는 단계;상기 다결정실리콘막 상에 제2산화막을 형성하여 상기 제2콘택홀 구조 전체를 매립시키는 단계;상기 제1산화막이 노출될 때까지 상기 제2산화막, 다결정실리콘막 및 TiN막을 식각하는 단계;상기 잔류된 다결정실리콘막을 식각 베리어로 이용하여 상기 TiN막을 보호한 상태에서, 상기 잔류된 제1 및 제2산화막을 습식식각으로 제거하는 단계;상기 잔류된 다결정실리콘막을 습식식각으로 제거하여 스토리지 노드 전극을 형성하는 단계; 및상기 결과의 구조 전면에 유전체막 및 플레이트 노드 전극용 도전막을 차례로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서, 상기 식각정지막은 질화막을 이용하여 100~2000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서, 상기 제1산화막은 단일막 및 CVD 방식의 다중막 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서, 상기 식각정지막 및 제1산화막은 6000~30000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서, 상기 실리사이드층을 형성하는 단계는,상기 콘택홀 구조를 포함한 기판 전면에 베리어 금속막을 형성하는 단계;상기 결과물에 어닐링 공정을 실시하여 상기 콘택플러그의 표면에 실리사이드층을 형성하는 단계; 및상기 어닐링 공정에서 미반응한 베리어 금속막을 습식식각으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 5 항에 있어서, 상기 베리어 금속막으로는 Ti, Co 및 Zr 중 어느 하나를 이용하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서, 상기 TiN막은 CVD 및 ALD 중 어느 하나의 방법을 이용하여 50~1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서, 상기 다결정실리콘막은 300~600℃의 온도에서 50~3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서, 상기 잔류된 제1 및 제2산화막을 습식식각으로 제거하는 단계는, HF 계열의 케미칼 용액을 이용하여 4~80℃의 온도에서 10~3600초 동안 딥 아웃 공정을 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서, 상기 잔류된 다결정실리콘막을 습식식각으로 제거하는 단계는, 식각용액으로서 NH4OH와 H2O의 혼합 용액 및 HF와 HNO3의 혼합 용액 중 어느 하나를 이용하여, 4~100℃의 온도에서 5~3600초 동안 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 10 항에 있어서, 상기 NH4OH와 H2O의 혼합 용액으로는, NH4OH와 H2 O이 10 : 1의 조성비로 혼합된 용액 내지 1 : 500의 부피비로 혼합된 용액을 이용하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 10 항에 있어서, 상기 HF와 HNO3의 혼합 용액으로는, HF와 HNO3이 20 : 1의 조성비로 혼합된 용액 내지 1 : 100의 부피비로 혼합된 용액을 이용하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서, 상기 유전체막은 TaON, Ta2O5, TiO2, Al2O 3, HfO2, HfN, SrTiO3, (Ba, Sr)TiO3 및 (Pb, Sr)TiO3 중 어느 하나 이상의 막을 이용하여 50~400Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서, 상기 유전체막은 금속유기화학 증착법 및 ALD 중 어느 하나의 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서, 상기 플레이트 노드 전극용 도전막은 TiN, Ru 및 다결정실리콘막 중 어느 하나의 막을 이용하여 500~3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서, 상기 플레이트 노드 전극용 도전막은 스퍼터링, CVD 및 ALD 중 어느 하나의 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
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Cited By (2)
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|---|---|---|---|---|
| KR100842741B1 (ko) * | 2006-05-19 | 2008-07-01 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
| US7985347B2 (en) | 2006-12-18 | 2011-07-26 | Samsung Electronics Co., Ltd. | Methods of forming a pattern and methods of manufacturing a capacitor using the same |
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- 2004-07-20 KR KR1020040056543A patent/KR20060007681A/ko not_active Application Discontinuation
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