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CN109240407B - 一种基准源 - Google Patents

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CN109240407B
CN109240407B CN201811147960.5A CN201811147960A CN109240407B CN 109240407 B CN109240407 B CN 109240407B CN 201811147960 A CN201811147960 A CN 201811147960A CN 109240407 B CN109240407 B CN 109240407B
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Beijing Zhaoyi Innovation Technology Co Ltd
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    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
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    • G05F1/567—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for temperature compensation

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Abstract

本发明公开了一种基准源。该基准源包括第一晶体管、第二晶体管、无电阻自偏置电流源电路、输出级电路、第一电源线和第二电源线；第一晶体管的第一端与第一电源线电连接，控制端与的无电阻自偏置电流源电路的第一输出端电连接；第一晶体管的第二端、第二晶体管的第二端和控制端均与无电阻自偏置电流源电路的第二输出端电连接，第二晶体管的第一端与第二电源线电连接。与现有技术相比，本发明一方面，降低了第一电源线和第二电源线的电压差，即降低了电源电压，从而降低了基准源的功耗；另一方面，减小了芯片面积的占用，从而降低了成本。

Description

一种基准源
技术领域
本发明实施例涉及电子技术领域，尤其涉及一种基准源。
背景技术
物联网及人体传感器网络的出现和不断发展，对集成电路的低功耗设计提出了新的要求和挑战，集成电路系统芯片需要从模拟、数字、射频三个方面解决低功耗的问题。基准源作为模拟、数字和混合信号系统芯片中最基本的模块之一，为各种元件如运算放大器、比较器和模数转换器等提供稳定的基准电压，所以低功耗的基准源受到了广泛的关注与研究。
在现有技术中，一种基准源的类型基于双极结型晶体管(Bipolar JunctionTransistor，BJT)，然而其带隙基准不能够满足低功耗的要求。原因在于：一方面，BJT具有较高的阈值(约700mV)，这意味着需要更高的电源电压；另一方面，在电路中需要使用到电阻，考虑到芯片面积，电阻阻值很难做到很大，因此电路的功耗很难做到μW甚至nW的量级。另一种基准源的类型为亚阈值基准源，其基于亚阈值工作的金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor FET，MOSFET，简称MOS管)，由于亚阈值工作的MOS管的栅源电压低于阈值，所以亚阈值基准源电路很好的满足了低功耗的要求。现有的亚阈值基准源电压求和或者电流求和的形式来实现零温度系数，具体实现方式有以下三种，一是，采用单个BJT管的电路来达到降低功耗和电路面积的方法，但BJT的使用限定了电源电压必须在0.7V以上；二是，利用工作在亚阈值区MOS管栅源电压是负温度系数的特性来设计的，但电路中大部分含有电阻，这意味着芯片的面积会很大；三是，采用工作在深线性区的MOS管来取代电阻，但这部分电路通常会采用运算放大器来抑制基准电压随电源电压的变化，这无疑增大了电路的功耗。由此可见，现有的亚阈值基准源存在功耗较大的问题。
发明内容
本发明提供了一种基准源，以降低基准源的功耗。
本发明实施例提供了一种基准源，该基准源包括第一晶体管、第二晶体管、无电阻自偏置电流源电路、输出级电路、第一电源线和第二电源线；
所述第一晶体管的第一端与所述第一电源线电连接，控制端与所述的无电阻自偏置电流源电路的第一输出端电连接；所述第一晶体管的第二端、所述第二晶体管的第二端和控制端均与所述无电阻自偏置电流源电路的第二输出端电连接，所述第二晶体管的第一端与所述第二电源线电连接；
所述无电阻自偏置电流源电路的第一输入端与所述第一电源线电连接，第二输入端与所述第二电源线电连接；
所述输出级电路的第一输入端与所述第一电源线电连接，第二输入端与所述第二电源线电连接，第一控制端与所述无电阻自偏置电流源电路的第三输出端电连接，第二控制端与所述无电阻自偏置电流源电路的第四输出端电连接，所述输出级电路的输出端作为所述基准源的输出端。
可选地，所述无电阻自偏置电流源电路包括：
第三晶体管，所述第三晶体管的第一端与所述第一电源线电连接，第二端和控制端均与所述第三输出端电连接；
第四晶体管，所述第四晶体管的第一端与所述第一电源线电连接，控制端与所述第三输出端电连接；
第五晶体管，所述第五晶体管的第二端与所述第三输出端电连接，第一端与所述第二电源线电连接；
第六晶体管，所述第六晶体管的第二端与所述第四晶体管的第二端电连接，控制端与所述第五晶体管的控制端电连接；
第七晶体管，所述第七晶体管的第二端与所述第六晶体管的第一端电连接，控制端作为所述第四输出端，第一端与所述第二电源线电连接。
可选地，所述第一晶体管、所述第三晶体管和所述第四晶体管的导电沟道相同；
所述第二晶体管、所述第五晶体管、所述第六晶体管和所述第七晶体管的导电沟道相同，并且与所述第一晶体管的导电沟道不同。
可选地，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管和所述第六晶体管工作在亚阈值区；
所述第七晶体管工作在深线型区。
可选地，所述输出级电路包括：
第八晶体管，所述第八晶体管的第一端与所述第一电源线电连接，控制端与所述输出级电路的第一控制端电连接，第二端与所述基准源电路的输出端电连接；
第九晶体管，所述第九晶体管的第一端与所述第二电源线电连接，控制端和第二端均与所述输出级电路的第二控制端电连接，并且与所述输出级电路的输出端电连接。
可选地，所述第九晶体管的阈值电压为负温度系数。
可选地，所述第八晶体管导电沟道与所述第九晶体管的导电沟道不同。
可选地，基准源还包括启动电路；
所述启动电路包括第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管和第十四晶体管；
所述第十晶体管的第一端与所述第一电源线电连接，第二端与控制端电连接；
所述第十一晶体管的第一端与所述第十晶体管的第二端电连接，第二端与控制端电连接；
所述第十二晶体管的第一端与所述第十一晶体管的第二端电连接，控制端与所述基准源的输出端电连接；
所述第十三晶体管的第二端与所述第十二晶体管的第二端电连接，控制端与所述基准源的输出端电连接，第一端与所述第二电源线电连接；
所述第十四晶体管的第一端与所述第二电源线电连接，控制端与所述第十二晶体管的第二端电连接，第一端与所述无电阻自偏置电流源电路的第三输出端电连接。
可选地，所述第十晶体管、所述第十一晶体管和所述第十二晶体管导电沟道相同；所述第十三晶体管和所述第十四晶体管导电沟道相同，并且与所述第十晶体管的导电沟道不同。
可选地，所述第一电源线上的电压高于所述第二电源线上的电压。
本发明实施例第一晶体管的第一端与第一电源线电连接，控制端与的无电阻自偏置电流源电路的第一输出端电连接；第一晶体管的第二端、第二晶体管的第二端和控制端均与无电阻自偏置电流源电路的第二输出端电连接，第二晶体管的第一端与第二电源线电连接。与现有技术相比，本发明实施例中的第一晶体管和第二晶体管可以实现在无电阻自偏置电流源电路中形成反馈环路，因此本发明实施例提供的基准源无需设置运算放大器、双极结型晶体管(Bipolar Junction Transistor，BJT)和电阻，一方面，降低了第一电源线和第二电源线的电压差，即降低了电源电压，从而降低了基准源的功耗；另一方面，减小了芯片面积的占用，从而降低了成本。
附图说明
图1为本发明实施例提供的一种基准源的电路图；
图2为本发明实施例提供的一种电流源电路的结构示意图；
图3为本发明实施例提供的另一种基准源的电路图；
图4为本发明实施例提供的又一种基准源的电路图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
图1为本发明实施例提供的一种基准源的电路图。参见图1，该基准源包括：第一晶体管M1、第二晶体管M2、无电阻自偏置电流源电路110、输出级电路200、第一电源线VDD和第二电源线GND。其中，无电阻自偏置电流源电路110包括第一输入端105、第二输入端106、第一输出端101、第二输出端102、第三输出端103和第四输出端104。输出级电路200包括第一输入端205、第二输入端206、第一控制端201和第二控制端202。第一晶体管M1的第一端与第一电源线VDD电连接，控制端与的无电阻自偏置电流源电路110的第一输出端101电连接；第一晶体管M1的第二端、第二晶体管M2的第二端和控制端均与无电阻自偏置电流源电路110的第二输出端102电连接，第二晶体管M2的第一端与第二电源线GND电连接。无电阻自偏置电流源电路110的第一输入端105与第一电源线VDD电连接，第二输入端106与第二电源线GND电连接。输出级电路200的第一输入端205与第一电源线VDD电连接，第二输入端206与第二电源线GND电连接，第一控制端201与无电阻自偏置电流源电路110的第三输出端103电连接，第二控制端202与无电阻自偏置电流源电路110的第四输出端104电连接，输出级电路200的输出端207作为基准源的输出端。
其中，第一晶体管M1、第二晶体管M2和无电阻自偏置电流源电路110构成了本发明提供的一种电流源电路100。示例性地，图2为本发明实施例提供的一种电流源电路的结构示意图。参见图2，无电阻自偏置电流源电路110包括：第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6和第七晶体管M7。第三晶体管M3的第一端与第一电源线VDD电连接，第二端和控制端均与无电阻自偏置电流源电路110的第三输出端103电连接；第四晶体管M4的第一端与第一电源线VDD电连接，控制端与无电阻自偏置电流源电路110的第三输出端103电连接；第五晶体管M5的第二端与无电阻自偏置电流源电路110的第三输出端103电连接，第一端与第二电源线GND电连接；第六晶体管M6的第二端与第四晶体管M4的第二端电连接，控制端与第五晶体管M5的控制端电连接；第七晶体管M7的第二端与第六晶体管M6的第一端电连接，控制端作为第四输出端104，第一端与第二电源线GND电连接。在无电阻自偏置电流源电路110中，将与无电阻自偏置电流源电路110的第三输出端记为X节点，第一输出端记为Y节点，第二输出端记为Z节点。假设Y节点电压升高，经过第一晶体管M1，Z节点电压降低，再经过第四晶体管M4，使得Y节点电压变高，即第一晶体管M1、第二晶体管M2和无电阻自偏置电流源电路110的第六晶体管M6构成正反馈环路。与此同时，若Y节点电压升高，Z节点电压降低，经过第五晶体管M5，X节点电压变高，再经过第四晶体管M4，Y点变低，即第一晶体管M1、第二晶体管M2、无电阻自偏置电流源电路110的第五晶体管M5、第三晶体管M3和第四晶体管M4构成负反馈环路。以及，正反馈环路的增益为gM1(1/gM2)gM6，负反馈环路的增益为gM1(1/gM2)gM5(1/gM3)gM4，其中，gM1、gM2、gM3、gM4、gM5、gM6分别为第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5和第六晶体管M6的跨导。因此，负反馈环路的增益大于正反馈环路的增益，电流源电路整体是一个负反馈，从而使得X节点和Y节点的电压近似相等，消除了电流镜沟道长度调制效应的影响。
本发明实施例设置第一晶体管M1的第一端与第一电源线VDD电连接，控制端与的无电阻自偏置电流源电路110的第一输出端101电连接；第一晶体管M1的第二端、第二晶体管M2的第二端和控制端均与无电阻自偏置电流源电路110的第二输出端102电连接，第二晶体管M2的第一端与第二电源线GND电连接。与现有技术相比，本发明实施例中的第一晶体管M1和第二晶体管M2可以实现在无电阻自偏置电流源电路110中形成反馈环路，因此本发明实施例提供的基准源无需设置运算放大器、BJT和电阻，一方面，降低了第一电源线VDD和第二电源线GND的电压差，即降低了电源电压，从而降低了基准源的功耗；另一方面，减小了芯片面积的占用，从而降低了成本。
在上述各实施例的基础上，可选地，第一电源线VDD上的电压高于第二电源线GND上的电压。可选地，第一电源线VDD上的电压低于0.7V，第二电源线GND上的电压为0V(即第二电源线GND接地)，与现有技术需要将第一电源线VDD上的电压设置为0.7V以上相比，本发明实施例降低了电源电压，降低了基准源的功耗。
继续参见图2，在上述实施例的基础上，可选地，第一晶体管M1、第三晶体管M3和第四晶体管M4的导电沟道相同；第二晶体管M2、第五晶体管M5、第六晶体管M6和第七晶体管M7的导电沟道相同，并且与第一晶体管M1的导电沟道不同。可选地，第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6和第七晶体管M7均为MOS管。第一晶体管M1、第三晶体管M3和第四晶体管M4均为PMOS，第二晶体管M2、第五晶体管M5、第六晶体管M6和第七晶体管M7为NMOS。
在上述各实施例的基础上，可选地，第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6和第七晶体管M7均为标准阈值晶体管。第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5和第六晶体管M6工作在亚阈值区，第七晶体管M7工作在深线型区。
继续参见图2，工作在亚阈值区MOS管的I-V特性如式(1)所示。
Figure BDA0001817244970000091
其中，μ是载流子迁移率，Cox是栅氧化层电容，VTH代表阈值电压，VT(＝kBT/q)是热电压，kB是玻尔兹曼常数，T是绝对温度，q代表电荷，η代表亚阈值斜率因子。
工作在饱和区的MOS管的I-V特性如式(2)所示。
Figure BDA0001817244970000092
其中，λ代表沟道长度调制效应。
由于在现有的MOS管的制作工艺中，默认将NMOS衬底接地，因此，第六晶体管M6存在衬底偏置效应，其阈值电压VTH *如式(3)所示。
Figure BDA0001817244970000093
其中，VTH0代表零偏下的阈值电压，γ是衬底偏置系数，ΦF是费米势，VSB是MOS管的源衬电压。
由于第七晶体管M7工作在深线性区，其导通电阻如式(4)所示。
Figure BDA0001817244970000094
其中，K7为第七晶体管M7的宽长比。
以及，由图2可以得出第五晶体管M5和第六晶体管M6的栅极和源极间的电压与第七晶体管M7的漏源电压的关系如式(5)所示。
VGS,M5＝VGS,M6+VO (5)
由式(1)～式(5)，可以得出第七晶体管M7的漏源电压VO如式(6)所示。
Figure BDA0001817244970000101
其中，VTH,M5，VTH,M6 *分别为第五晶体管M5和第六晶体管M6的阈值电压，Ki(i＝3～6)为MOS管的宽长比。
由式(4)和式(6)可以得到流过第四晶体管M4的电流I4如式(7)所示。
Figure BDA0001817244970000102
其中，流过第四晶体管M4的电流I4为特定温度系数的电流，且该电流不会随着第一电源线VDD和第二电源线GND的电压改变而改变。
图3为本发明实施例提供的另一种基准源的电路图。参见图3，在上述各实施例的基础上，可选地，输出级电路200包括：第八晶体管M8和第九晶体管M9。第八晶体管M8的第一端与第一电源线VDD电连接，控制端与输出级电路200的第一控制端201电连接，第二端与基准源电路的输出端电连接。第九晶体管M9的第一端与第二电源线GND电连接，控制端和第二端均与输出级电路200的第二控制端202电连接，并且与输出级电路200的输出端电连接。该输出级电路200的工作过程为，第八晶体管M8中的流过的电流I8复制第三晶体管M3中的流过的电流I3，由于第三晶体管M3中的流过的电流I3不会随着电源电压的变化而变化，因此第八晶体管M8中的流过的电流I8不会随着电源电压的变化而变化，进而使得准源的输出电压VREF不会随着电源电压的变化而变化。
在上述各实施例的基础上，可选地，第九晶体管M9的阈值电压为负温度系数，以使基准源的输出电压VREF是一个零温度系数的基准电压。
在上述各实施例的基础上，可选地，第八晶体管M8导电沟道与第九晶体管M9的导电沟道不同。可选地，第八晶体管M8为PMOS，第九晶体管M9为NMOS。
由式(7)可以得到，流过第四晶体管M4的电流I4如式(8)所示。
Figure BDA0001817244970000111
由于第九晶体管M9工作在饱和区，由式(2)可以得到基准源的输出电压VREF如式(9)所示。
Figure BDA0001817244970000112
将(8)代入到(9)，可以得到式(10)。
Figure BDA0001817244970000113
将式(10)进一步化简，可以得到基准源的输出电压VREF如式(11)所示。
Figure BDA0001817244970000114
第九晶体管M9的阈值电压VTH,M9是负温度系数，其表达式如式(12)所示。
VTH,M9＝VTH,M9(T0)+α(T-T0) (12)
其中，T0为基准温度，α为阈值温度系数，且α<0。
将式(12)带入到式(11)并对温度微分，可以得到基准源的输出电压VREF对温度微分的表达式如式(13)所示。
Figure BDA0001817244970000121
由式(13)可以看出，基准源的输出电压VREF是一个零温度系数的基准电压。
图4为本发明实施例提供的又一种基准源的电路图。参见图4，在上述各实施例的基础上，可选地，基准源还包括启动电路300。启动电路300包括第十晶体管MS0、第十一晶体管MS1、第十二晶体管MS2、第十三晶体管MS3和第十四晶体管MS4。第十晶体管MS0的第一端与第一电源线VDD电连接，第二端与控制端电连接。第十一晶体管MS1的第一端与第十晶体管MS0的第二端电连接，第二端与控制端电连接。第十二晶体管MS2的第一端与第十一晶体管MS1的第二端电连接，控制端与基准源的输出端电连接。第十三晶体管MS3的第二端与第十二晶体管MS2的第二端电连接，控制端与基准源的输出端电连接，第一端与第二电源线GND电连接。第十四晶体管MS4的第一端与第二电源线GND电连接，控制端与第十二晶体管MS2的第二端电连接，第一端与无电阻自偏置电流源电路110的第三输出端103电连接。
该启动电路300的工作原理为，在第一电源线VDD和第二电源线GND未上电时，基准源工作在零电流状态，输出基准压VREF＝0V；在第一电源线VDD和第二电源线GND的上电瞬间，第十四晶体管MS4的栅端被拉高，从而使X节点的电压为低，基准源进入正常工作状态；当基准源工作在正常的状态时，第十四晶体管MS4关断，启动电路300不会影响基准源的工作状态。本发明设置启动电路300，避免了在基准源电路中存在不期望的零电流工作状态，确保了基准源的正常工作。
在上述各实施例的基础上，可选地，第十晶体管MS0、第十一晶体管MS1和第十二晶体管MS2导电沟道相同；第十三晶体管MS3和第十四晶体管MS4导电沟道相同，并且与第十晶体管MS0的导电沟道不同。可选地，第十晶体管MS0、第十一晶体管MS1和第十二晶体管MS2为PMOS，第十三晶体管MS3和第十四晶体管MS4为NMOS，启动电路300这样设置避免了在基准源电路中存在不期望的零电流工作状态，确保了基准源的正常工作。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (9)

1.一种基准源，其特征在于，包括：第一晶体管、第二晶体管、无电阻自偏置电流源电路、输出级电路、第一电源线和第二电源线；
所述第一晶体管的第一端与所述第一电源线电连接，控制端与所述的无电阻自偏置电流源电路的第一输出端电连接；所述第一晶体管的第二端、所述第二晶体管的第二端和控制端均与所述无电阻自偏置电流源电路的第二输出端电连接，所述第二晶体管的第一端与所述第二电源线电连接；
所述无电阻自偏置电流源电路的第一输入端与所述第一电源线电连接，第二输入端与所述第二电源线电连接；
所述输出级电路的第一输入端与所述第一电源线电连接，第二输入端与所述第二电源线电连接，第一控制端与所述无电阻自偏置电流源电路的第三输出端电连接，第二控制端与所述无电阻自偏置电流源电路的第四输出端电连接，所述输出级电路的输出端作为所述基准源的输出端；
所述无电阻自偏置电流源电路包括：
第三晶体管，所述第三晶体管的第一端与所述第一电源线电连接，第二端和控制端均与所述第三输出端电连接；
第四晶体管，所述第四晶体管的第一端与所述第一电源线电连接，控制端与所述第三输出端电连接；
第五晶体管，所述第五晶体管的第二端与所述第三输出端电连接，第一端与所述第二电源线电连接；
第六晶体管，所述第六晶体管的第二端与所述第四晶体管的第二端电连接，控制端与所述第五晶体管的控制端电连接；
第七晶体管，所述第七晶体管的第二端与所述第六晶体管的第一端电连接，控制端作为所述第四输出端，第一端与所述第二电源线电连接。
2.根据权利要求1所述的基准源，其特征在于，所述第一晶体管、所述第三晶体管和所述第四晶体管的导电沟道相同；
所述第二晶体管、所述第五晶体管、所述第六晶体管和所述第七晶体管的导电沟道相同，并且与所述第一晶体管的导电沟道不同。
3.根据权利要求1所述的基准源，其特征在于，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管和所述第六晶体管工作在亚阈值区；
所述第七晶体管工作在深线型区。
4.根据权利要求1所述的基准源，其特征在于，所述输出级电路包括：
第八晶体管，所述第八晶体管的第一端与所述第一电源线电连接，控制端与所述输出级电路的第一控制端电连接，第二端与所述基准源电路的输出端电连接；
第九晶体管，所述第九晶体管的第一端与所述第二电源线电连接，控制端和第二端均与所述输出级电路的第二控制端电连接，并且与所述输出级电路的输出端电连接。
5.根据权利要求4所述的基准源，其特征在于，所述第九晶体管的阈值电压为负温度系数。
6.根据权利要求4所述的基准源，其特征在于，所述第八晶体管导电沟道与所述第九晶体管的导电沟道不同。
7.根据权利要求4所述的基准源，其特征在于，还包括启动电路；
所述启动电路包括第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管和第十四晶体管；
所述第十晶体管的第一端与所述第一电源线电连接，第二端与控制端电连接；
所述第十一晶体管的第一端与所述第十晶体管的第二端电连接，第二端与控制端电连接；
所述第十二晶体管的第一端与所述第十一晶体管的第二端电连接，控制端与所述基准源的输出端电连接；
所述第十三晶体管的第二端与所述第十二晶体管的第二端电连接，控制端与所述基准源的输出端电连接，第一端与所述第二电源线电连接；
所述第十四晶体管的第一端与所述第二电源线电连接，控制端与所述第十二晶体管的第二端电连接，第一端与所述无电阻自偏置电流源电路的第三输出端电连接。
8.根据权利要求7所述的基准源，其特征在于，所述第十晶体管、所述第十一晶体管和所述第十二晶体管导电沟道相同；所述第十三晶体管和所述第十四晶体管导电沟道相同，并且与所述第十晶体管的导电沟道不同。
9.根据权利要求1所述的基准源，其特征在于，所述第一电源线上的电压高于所述第二电源线上的电压。
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