KR20050062143A - Isolation method of cmos image sensor in pixel area - Google Patents
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Abstract
본 발명은 이미지센서 픽셀영역에서의 소자분리 방법에 관한 것으로 특히, 한번의 이온주입공정을 통해 채널스톱 이온주입영역을 기판 깊숙히 형성하여 종래보다 공정스텝을 단순화시킨 발명이다. 이를 위한 본 발명은 픽셀영역과 로직영역을 구비한 이미지센서의 제조방법에 있어서, 기판 상에 패드산화막 및 패드질화막을 차례로 형성하는 단계; 상기 패드질화막 상에 패터닝된 포토레지스트를 형성하고 상기 패터닝된 포토레지스트를 이용하여 상기 패드질화막 및 상기 패드산화막을 패터닝하고 상기 기판에 트렌치를 형성하는 단계; 상기 패드질화막을 습식식각하여 상기 패드질화막을 활성영역 안쪽으로 일정거리 리 세스 시키는 단계; 상기 포토레지스트를 잔존한 채로 상기 픽셀영역만을 노출시키는 채널스톱 이온주입 마스크를 형성한 후, 고에너지를 이용한 채널스톱 이온주입공정을 진행하여 상기 트렌치의 측벽에는 제 1 깊이를 갖는 채널스톱 이온주입영역을 형성하고, 상기 트렌치의 저면에는 상기 제 1 깊이보다 깊은 채널스톱 이온주입영역을 형성하는 단계; 및 상기 제 1 및 제 2 영역의 상기 트렌치 내부를 절연물로 매립하는 단계를 포함하여 이루어진다.The present invention relates to a device isolation method in an image sensor pixel region, and more particularly, to simplify a process step than the conventional method by forming a channel stop ion implantation region deep in a substrate through a single ion implantation process. According to an aspect of the present invention, there is provided a method of manufacturing an image sensor having a pixel region and a logic region, the method comprising: sequentially forming a pad oxide layer and a pad nitride layer on a substrate; Forming a patterned photoresist on the pad nitride film, patterning the pad nitride film and the pad oxide film using the patterned photoresist, and forming a trench in the substrate; Wet etching the pad nitride layer to recess the pad nitride layer to a predetermined distance into an active region; After forming a channel stop ion implantation mask exposing only the pixel region with the photoresist remaining, a channel stop ion implantation process using high energy is performed to produce a channel stop ion implantation region having a first depth on the sidewall of the trench. Forming a channel stop ion implantation region deeper than the first depth in the trench; And filling the inside of the trench in the first and second regions with an insulator.
Description
본 발명은 시모스 이미지센서에 관한 것으로 특히, 트렌치를 이용하여 픽셀영역에서의 소자분리 방법에서, 채널스톱 이온주입영역의 형성공정을 단순화하여 인접 화소간의 누화(cross talk)현상과 누설전류를 감소시키고 암전류 특성을 향상시킨 발명이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CMOS image sensor. In particular, in a device isolation method in a pixel region using a trench, a cross talk phenomenon and a leakage current between adjacent pixels are reduced by simplifying a process of forming a channel stop ion implantation region. It is the invention which improved the dark current characteristic.
일반적으로, 이미지센서라 함은 광학 영상(optical image)을 전기 신호로 변환시키는 반도체소자로서, 이중에서 전하결합소자(CCD : charge coupled device)는 개개의 MOS(Metal-Oxide-Silicon) 커패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 커패시터에 저장되고 이송되는 소자이며, 시모스(Complementary MOS) 이미지센서는 제어회로(control circuit) 및 신호처리회로(signal processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하여 화소수 만큼의 MOS트랜지스터를 만들고 이것을 이용하여 차례차례 출력(output)을 검출하는 스위칭 방식을 채용하는 소자이다.In general, an image sensor is a semiconductor device that converts an optical image into an electrical signal. Among them, a charge coupled device (CCD) includes individual metal-oxide-silicon (MOS) capacitors. A device in which charge carriers are stored and transported in a capacitor while being in close proximity to each other. Complementary MOS image sensors use CMOS technology that uses a control circuit and a signal processing circuit as peripheral circuits. A device employing a switching scheme that creates MOS transistors as many as pixels and sequentially detects outputs using the MOS transistors.
도1a는 통상의 CMOS 이미지센서에서 1개의 포토다이오드(PD)와 4개의 n형 MOS 트랜지스터로 구성된 단위화소(Unit Pixel)를 도시한 회로도로서, 빛을 받아 광전하를 생성하는 포토다이오드와, 포토다이오드(PD)에서 모아진 광전하를 플로팅확산영역(FD)으로 운송하기 위한 트랜스퍼 트랜지스터(Tx)와, 원하는 값으로 플로팅확산영역의 전위를 세팅하고 전하를 배출하여 플로팅확산영역(FD)를 리셋시키기 위한 리셋 트랜지스터 (Rx)와, 소스 팔로워 버퍼 증폭기(Source Follower Buffer Amplifier) 역할을 하는 드라이브 트랜지스터(Dx), 및 스위칭(Switching) 역할로 어드레싱(Addressing)을 할 수 있도록 하는 셀렉트 트랜지스터(Sx)로 구성된다. 단위 화소 밖에는 출력신호(Output Signal)를 읽을 수 있도록 로드(load) 트랜지스터가 형성되어 있는데 이는 미도시되어 있다.1A is a circuit diagram showing a unit pixel composed of one photodiode (PD) and four n-type MOS transistors in a conventional CMOS image sensor. Transfer transistor Tx for transporting the photocharge collected from the diode PD to the floating diffusion region FD, and setting the potential of the floating diffusion region to a desired value and discharging the electric charge to reset the floating diffusion region FD. A reset transistor (Rx) for driving, a drive transistor (Dx) serving as a source follower buffer amplifier, and a select transistor (Sx) for addressing through a switching role. do. A load transistor is formed outside the unit pixel to read an output signal, which is not shown.
여기서 트랜스퍼 트랜지스터와 리셋 트랜지스터는 공핍형(depletion mode) 트랜지스터를 사용하며, 드라이브 트랜지스터와 셀렉트 트랜지스터는 일반형(nomal mode) 트랜지스터를 사용한다. Here, the transfer transistor and the reset transistor use a depletion mode transistor, and the drive transistor and the select transistor use a normal mode transistor.
그 이유는 플로팅확산영역의 캐패시턴스를 감소시키기 위해서이며, 이에 대해 설명하면 다음과 같다. 공핍형 트랜지스터로 이루어진 트랜스퍼 트랜지스터와 리셋 트랜지스터에는 LDD(Lightly Doped Drain) 구조를 적용하지 않아도 되므로, 트랜스퍼 트랜지스터의 게이트 및 리셋 트랜지스터의 게이트와 플로팅확산영역 사이의 정션(Junction) 캐패시턴스가 작아져서 드라이브 트랜지스터를 효율적으로 구동할 수 있어 이미지센서의 다이내믹 레인지가 증가하게 된다.The reason for this is to reduce the capacitance of the floating diffusion region, which will be described below. Since the LDD (Lightly Doped Drain) structure does not need to be applied to the transfer transistor and the reset transistor made of the depletion transistor, the junction capacitance between the gate of the transfer transistor and the gate of the reset transistor and the floating diffusion region is reduced, thereby driving the drive transistor. It can be driven efficiently, which increases the dynamic range of the image sensor.
또한, 공핍형 트랜지스터는 음의 문턱전압을 갖기 때문에 트랜스퍼 트랜지스터와 리셋 트랜지스터를 공핍형으로 구성하게 되면, 리셋 동작시에 문턱전압으로 인한 전압강하를 감소시킬 수 있다.In addition, since the depletion transistor has a negative threshold voltage, if the transfer transistor and the reset transistor are depleted, the voltage drop due to the threshold voltage during the reset operation can be reduced.
이와 같은 구조의 이미지센서는 점차로 소형화되고 미세화되고 있는 추세이다. 일례로, 이미지센서에 사용되는 회로의 최소선폭은 0.5㎛에서 0.3㎛로 감소하는 추세이며 아울러, 0.18㎛급 소자에 대한 연구도 활발히 진행되고 있다.Image sensors having such a structure are gradually miniaturized and miniaturized. For example, the minimum line width of the circuit used in the image sensor is decreasing from 0.5 μm to 0.3 μm, and the research on the 0.18 μm class device is also actively conducted.
도1b는 포토다이오드를 포함하는 단위화소가 수십내지 수백만개 모여서 구성된 수광부에서 인접한 단위화소간에 누화현상등이 발생하는 문제점을 도시한 단면도이다.FIG. 1B is a cross-sectional view illustrating a problem in which crosstalk occurs between adjacent unit pixels in a light receiving unit including tens or millions of unit pixels including a photodiode.
도1b에는 포토다이오드를 구성하는 4개의 트랜지스터 중에서 트랜스퍼 트랜지스터의 게이트 전극만 도시하였으며 나머지 트랜지스터들은 도시하지 않았다. In FIG. 1B, only the gate electrode of the transfer transistor is shown among the four transistors constituting the photodiode, and the remaining transistors are not shown.
이와같은 사항을 참조하여 도1b를 설명하면, 포토다이오드를 p/n/p형 포토다이오드로 구성한 경우로서, 고농도의 p형 기판(10)에 에피택셜 성장된 p형 에피층(11)이 형성되고, p형 에피층 표면(11)에는 소자분리를 위한 트렌치 구조의 소자분리막(12)이 형성되어 있으며 소자분리막(12) 하부에는 채널스톱 이온주입영역(19)이 형성되어 있음을 알 수 있다.Referring to FIG. 1B, the p-type epilayer 11 epitaxially grown on the high-concentration p-type substrate 10 is formed when the photodiode is composed of p / n / p-type photodiodes. The device isolation film 12 having a trench structure for device isolation is formed on the p-type epitaxial surface 11, and the channel stop ion implantation region 19 is formed under the device isolation film 12. .
또한, p형 에피층 표면(11)에는 트랜스퍼 트랜지스터의 게이트전극(13)과 게이트 전극(13)의 측벽에 스페이서(14)가 형성되어 있다.In addition, a spacer 14 is formed on the sidewalls of the gate electrode 13 and the gate electrode 13 of the transfer transistor on the p-type epi layer surface 11.
p형 에피층(11) 내부에는 포토다이오드용 n형 이온주입영역(15)이 깊숙히 형성되어 있으며, 이 포토다이오드용 n형 이온주입영역(15) 상부와 p형 에피층(11) 표면 하부에는 포토다이오드용 p형 이온주입영역(16)이 형성되어 이들이 p형 에피층(11)과 함께 p/n/p 형 포토다이오드를 구성하고 있다.The n-type ion implantation region 15 for the photodiode is deeply formed in the p-type epitaxial layer 11, and the upper portion of the n-type ion implantation region 15 for the photodiode and the lower surface of the p-type epilayer 11 is formed. P-type for photodiode Ion implantation regions 16 are formed, which together with the p-type epilayer 11 constitute a p / n / p-type photodiode.
상기한 구조와 같이, 시모스 이미지센서의 다이내믹 레인지의 감소를 보상하기 위해 포토다이오드용 n형 이온주입영역(15)이 깊숙하게 형성되면, 인접한 포토다이오드와의 간격이 좁아짐에 따라 인접화소간의 누화현상 (①번 화살표로 표시됨)이나 누설전류(②번 화살표로 표시됨)가 발생하는 빈도가 증가함을 알 수 있다.As described above, when the n-type ion implantation region 15 for the photodiode is deeply formed to compensate for the reduction in the dynamic range of the CMOS image sensor, crosstalk between adjacent pixels becomes narrower as the interval between adjacent photodiodes becomes narrower. (Indicated by arrow ①) or leakage current (indicated by arrow ②) increases.
따라서, 이와 같은 단점을 보완해줄 트렌치 소자분리방법이 필요하게 되었다.Thus, a trench isolation method is needed to compensate for this drawback.
이를 위해 본 출원인이 2002년 12월 27일 자로 출원한 발명(출원번호 2002-0085164)에서는 2단계 이온주입공정을 적용하여 상기의 문제점을 해결하고 있다.To this end, the invention (Application No. 2002-0085164) filed by the applicant of December 27, 2002 to solve the above problems by applying a two-step ion implantation process.
이하에서 도2a 내지 도2e를 참조하여 2 단계 이온주입공정을 적용한 종래기술을 설명하면 다음과 같다.Hereinafter, with reference to Figures 2a to 2e will be described the prior art applying the two-step ion implantation process as follows.
먼저, 도2a에 도시된 바와 같이 고농도의 p형 반도체 기판(20) 상에 에피택셜 성장된 비교적 저농도의 p형 에피층(21)을 성장시킨다. 비교적 저농도의 p형 에피층(21)을 사용하는 이유는 첫째, 저농도의 p형 에피층이 존재하므로 포토다이오드의 공핍영역(depletion region)을 크고 깊게 증가시킬 수 있어 광전하를 모으기 위한 포토다이오드의 능력(ability)을 증가시킬 수 있다. 둘째, p형 에피층(21)의 하부에 고농도의 p형 기판(20)을 갖게되면, 이웃하는 단위화소(pixel)로 전하가 확산되기 전에 이 전하가 빨리 재결합(Recombination)되기 때문에 광전하의 불규칙 확산(Random Diffusion)을 감소시켜 광전하의 전달 기능 변화를 감소시킬 수 있다.First, as shown in FIG. 2A, a relatively low concentration p-type epitaxial layer 21 epitaxially grown on the high concentration p-type semiconductor substrate 20 is grown. The reason why the relatively low concentration of the p-type epi layer 21 is used is firstly, since there is a low concentration of the p-type epi layer, the depletion region of the photodiode can be increased greatly and deeply. It can increase the ability. Secondly, if the p-type substrate 20 having a high concentration is provided under the p-type epitaxial layer 21, the charges are quickly recombined before the charge is diffused to the neighboring pixel, so that the irregularities of the photocharges It is possible to reduce the change in the transfer function of the photocharge by reducing the diffusion (Random Diffusion).
다음으로, p형 에피층(21) 상에 패드 산화막(22)과 패드질화막(23)을 차례로 형성한 다음, 패드질화막(23) 상에 제 1 감광막(24)을 형성하고 노광공정을 진행한다. 이후에 소자분리막이 형성될 영역의 패드 산화막(22)과 패드질화막(23)을 완전히 제거하는 패터닝 작업을 실시하여 p형 에피층(21)을 노출시킨다. 다음으로 제 1 감광막(24)을 제거하고 패드질화막(23)을 식각마스크로 하여 p형 에피층(21)을 일정두께 식각하여 소자분리막이 매립될 트렌치 구조를 형성한다.Next, the pad oxide film 22 and the pad nitride film 23 are sequentially formed on the p-type epitaxial layer 21, and then the first photosensitive film 24 is formed on the pad nitride film 23 and the exposure process is performed. . Thereafter, a patterning operation for completely removing the pad oxide film 22 and the pad nitride film 23 in the region where the device isolation film is to be formed is performed to expose the p-type epi layer 21. Next, the first photoresist layer 24 is removed, and the p-type epitaxial layer 21 is etched by a predetermined thickness using the pad nitride layer 23 as an etching mask to form a trench structure in which the device isolation layer is embedded.
다음으로 도2b에 도시된 바와 같이, 단차피복성(step coverage)이 우수한 TEOS(Tetra-Ethyl-Ortho-Silicate) 산화막(25)을 기판전면에 증착한다. TEOS 산화막(25)은 트렌치 구조의 측벽에 스페이서를 형성하는데 이용되며, 증착된 TEOS 산화막(25)을 전면식각하면 트렌치 구조의 측벽에 스페이서를 형성할 수 있다.Next, as shown in FIG. 2B, a TEOS (Tetra-Ethyl-Ortho-Silicate) oxide film 25 having excellent step coverage is deposited on the entire surface of the substrate. The TEOS oxide layer 25 is used to form a spacer on the sidewall of the trench structure. When the TEOS oxide layer 25 is etched, the spacer may be formed on the sidewall of the trench structure.
본 발명에서는 채널스톱 이온주입영역을 형성할 때, 고에너지 이온주입방법이 사용되므로, 이로인해 소자의 특성이 열화되는 것을 방지하기 위하여 스페이서 를 이용하여 채널스톱 이온주입영역이 트렌치 구조의 중앙에 위치하도록 자기정렬시킨다.In the present invention, when the channel stop ion implantation region is formed, a high energy ion implantation method is used. Therefore, the channel stop ion implantation region is positioned at the center of the trench structure by using a spacer to prevent deterioration of device characteristics. Self-align to
다음으로 도2c에 도시된 바와 같이 TEOS 산화막 스페이서(25)가 형성된 전면구조 상에 제 2 감광막(26)을 형성한 후, 노광/식각공정을 통해 제 2 감광막(26)의 소정부분을 제거하여 공핍형 트랜지스터 영역을 오픈시킨다. 본 발명의 일실시예에서는 제 2 감광막(26)을 이용하여 일반 트랜지스터가 형성될 영역을 마스킹하였으나, 감광막 이외의 다른 물질을 이용하여 마스킹공정을 수행할 수도 있다.Next, as shown in FIG. 2C, after forming the second photoresist layer 26 on the front structure on which the TEOS oxide spacer 25 is formed, a predetermined portion of the second photoresist layer 26 is removed by an exposure / etch process. Open the depletion transistor region. In the exemplary embodiment of the present invention, the region in which the general transistor is to be formed is masked by using the second photoresist layer 26, but a masking process may be performed using a material other than the photoresist layer.
이후에, 공핍형 트랜지스터 영역의 트렌치 구조 저변에 고에너지를 이용한 이온주입공정을 수행하여 제 1 채널스톱 이온주입영역(27)을 형성한다. 이때 고에너지 이온주입공정은 보론(B11)을 이용하며, 6.0 ×1012 ∼ 1.5 ×1013 cm-3 의 도즈(doze)량과 150 ∼ 250 KeV의 이온주입에너지로 진행된다. 이때 소정의 틸트각(tilt )이나 회전(rotation)은 적용되지 않는다.Subsequently, a first channel stop ion implantation region 27 is formed by performing an ion implantation process using high energy at the bottom of the trench structure of the depletion transistor region. In this case, the high energy ion implantation process uses boron (B 11 ), and proceeds with a dose of 6.0 × 10 12 to 1.5 × 10 13 cm −3 and an ion implantation energy of 150 to 250 KeV. At this time, a predetermined tilt angle or rotation is not applied.
이러한 고에너지 이온주입공정은 이온주입마스크가 미스얼라인(mis-align)되었을 경우, 기판을 손상시키거나 소자의 성능을 심각하게 저하시킬 수 있다. 따라서 스페이서 구조(25)를 형성하여 미스얼라인에 의한 소자성능을 저하를 방지함은 전술한 바와 같다. 이때 활성영역에 대한 이온주입 블로킹(blocking)역할은 패드질화막(23) 및 제 2 감광막(26)이 담당하게 된다.The high energy ion implantation process may damage the substrate or seriously degrade the device performance when the ion implantation mask is misaligned. Therefore, as described above, the spacer structure 25 is formed to prevent deterioration of device performance due to misalignment. In this case, the pad nitride layer 23 and the second photosensitive layer 26 play a role of blocking the ion implantation blocking for the active region.
다음으로, 도2d에 도시된 바와같이 제 2 감광막(26)을 제거한 뒤에, 공핍트랜지스터 영역과 일반트랜지스터 영역 모두에 형성된 스페이서(25)를 제거하는데, 이는 후속공정으로 트렌치 구조에 소자분리막(30)이 매립되어야 하기 때문이다.Next, as shown in FIG. 2D, after removing the second photoresist layer 26, the spacer 25 formed in both the depletion transistor region and the general transistor region is removed, which is subsequently removed, and the device isolation layer 30 is formed in the trench structure. Because it must be landfilled.
이와같이 스페이서(25)를 제거하고 난 뒤에, 제 3 감광막(28)을 기판 전면에 형성하고 노광/식각공정을 통해 제 3 감광막(28)의 소정부분을 제거하여 공핍 트랜지스터 영역을 노출시킨다. 본 발명의 일실시예에서는 제 3 감광막(28)을 이용하여 일반 트랜지스터가 형성될 영역을 마스킹하였으나, 감광막 이외의 다른 물질을 이용하여 마스킹공정을 수행할 수도 있다.After the spacer 25 is removed in this manner, the third photoresist layer 28 is formed on the entire surface of the substrate, and a portion of the third photoresist layer 28 is removed through the exposure / etch process to expose the depletion transistor region. In the exemplary embodiment of the present invention, the region in which the general transistor is to be formed is masked by using the third photoresist layer 28, but a masking process may be performed using a material other than the photoresist layer.
이어서, 제 2 채널스톱 이온주입영역(29)을 트렌치 구조의 측벽 및 저변에 걸쳐서 얕게 형성한다. 제 2 채널스톱 이온주입영역(29)은 보론(B11)을 이용하며, 6.0 ×1012 cm-3 의 도즈(doze)량과 40 KeV의 이온주입에너지로 진행되며, 트렌치 구조의 측벽과 저변에 형성하기 위하여 소정의 경사각(tilt)과 회전(rotation)공정을 적용하여 수행된다. 이를 도2d에 도시하였다.Subsequently, the second channel stop ion implantation region 29 is formed to be shallow over the sidewalls and the base of the trench structure. The second channel stop ion implantation region 29 uses boron (B 11 ), and proceeds with a dose of 6.0 × 10 12 cm −3 and an ion implantation energy of 40 KeV. It is performed by applying a predetermined tilt and rotation process to form a. This is shown in Figure 2d.
본 발명의 일실시예에 따른 제 1 채널스톱 이온주입영역(27)은 인접 셀간의 누화현상이나 누설전류를 방지하기 위한 목적으로 형성되며, 제 2 채널스톱이온주입(29)영역은 필드산화막(30)과 p형 에피층(21)의 접합영역에 존재하는 암전류 소스(Dark source)나 결정결함(crystalline defect)을 감싸줌으로써 이미지센서의 특성을 향상시키기 위해 형성된다.The first channel stop ion implantation region 27 according to an embodiment of the present invention is formed for the purpose of preventing crosstalk or leakage current between adjacent cells, and the second channel stop ion implantation region 29 is formed of a field oxide film ( 30) is formed to improve the characteristics of the image sensor by covering the dark current source (crystalline source) or crystalline defects present in the junction region of the p-type epi layer (21).
이어서, 도2e에 도시된 바와같이 제 3 감광막(28)을 제거한 이후에, 절연막(30)(예를 들면, 필드산화막)으로 트렌치구조를 갭-필(gap-fill) 하는 공정을 진행하고 상기 절연막(30)에 대한 어닐공정을 수행하여 필드산화막의 특성을 원하는 특성으로 조정한다. 이후에 갭-필된 필드산화막(30)을 화학기계연마하여 평탄화시킨 후, 패드질화막(23)을 제거하면 STI 공정에 의한 소자분리막 형성이 완성된다. 본 발명의 일실시예에서는 공핍형 트랜지스터가 형성되는 영역에서는 이중으로 형성된 채널스톱 이온주입영역에 의해 소자간의 전기적인 절연이 이루어지며, 일반형 트랜지스터가 형성되는 영역에서는 p-웰(well) 체인(chain) 이온주입영역에 의해 소자간의 전기적인 절연이 이루어진다.Subsequently, after removing the third photosensitive film 28 as shown in FIG. 2E, a process of gap-filling the trench structure with the insulating film 30 (for example, a field oxide film) is performed. An annealing process is performed on the insulating film 30 to adjust the characteristics of the field oxide film to desired characteristics. Subsequently, the gap-filled field oxide film 30 is chemically polished and planarized, and then the pad nitride film 23 is removed to form the device isolation film by the STI process. In an embodiment of the present invention, the device is electrically insulated by a channel stop ion implantation region formed in a double region in a region where a depletion transistor is formed, and a p-well chain in a region where a general transistor is formed. Electrical isolation between devices is achieved by the ion implantation region.
이와같이 종래기술에서는 2 단계 이온주입공정을 적용하여 문제점을 해결하고 있었으나, 종래기술에서는 다음과 같은 문제점이 있었다As described above, the conventional technology has solved the problem by applying the two-step ion implantation process, but the conventional technology has the following problems.
먼저, 2 단계 이온주입공정을 적용하는 관계로 공정이 복잡해지는 문제가 있었다, 즉, 제 1 채널스톱 이온주입영역(27)을 형성하기 위한 첫번째 이온주입공정은, 틸트각(tilt angle)이나 회전공정이 적용되지 않는 고에너지 이온주입공정이고, 제 2 채널스톱 이온주입영역(29)을 형성하기 위한 두번째 이온주입공정은, 소정의 틸트각과 회전공정(Rotation 4 scheme)이 적용되는 이온주입공정이다. First, there is a problem that the process becomes complicated due to the application of the two-step ion implantation process. That is, the first ion implantation process for forming the first channel stop ion implantation region 27 is a tilt angle or rotation. A high energy ion implantation process without a process is applied, and a second ion implantation process for forming the second channel stop ion implantation region 29 is an ion implantation process to which a predetermined tilt angle and rotation process (Rotation 4 scheme) are applied. .
이와같이 이온주입 단계가 2 단계로 분리되어 있을 뿐만 아니라, 두번째 이온주입공정은 틸트각과 회전공정(Rotation 4 scheme)이 적용되는 관계로 공정시간이 많이 걸려 생산률이 감소하는 문제가 있었다. In this way, the ion implantation step is not only separated into two stages, but the second ion implantation process has a problem that the production rate decreases due to a large process time due to the tilt angle and the rotation 4 scheme.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 틸트각과 회전공정이 적용되지 않는 한번의 이온주입공정만으로도 인접화소간의 누화나 누설전류를 감소시킨 이미지센서의 소자분리 방법을 제공함을 그 목적으로 한다. Disclosure of Invention The present invention has been made in view of the above-described problems, and an object of the present invention is to provide a device separation method of an image sensor that reduces crosstalk or leakage current between adjacent pixels even with a single ion implantation process in which a tilt angle and a rotation process are not applied. do.
상기한 목적을 달성하기 위한 본 발명은, 픽셀영역과 로직영역을 구비한 이미지센서의 제조방법에 있어서, 기판 상에 패드산화막 및 패드질화막을 차례로 형성하는 단계; 상기 패드질화막 상에 패터닝된 포토레지스트를 형성하고 상기 패터닝된 포토레지스트를 이용하여 상기 패드질화막 및 상기 패드산화막을 패터닝하고 상기 기판에 트렌치를 형성하는 단계; 상기 패드질화막을 습식식각하여 상기 패드질화막을 활성영역 안쪽으로 일정거리 리세스 시키는 단계; 상기 포토레지스트를 잔존한 채로 상기 픽셀영역만을 노출시키는 채널스톱 이온주입 마스크를 형성한 후, 고에너지를 이용한 채널스톱 이온주입공정을 진행하여 상기 트렌치의 측벽에는 제 1 깊이를 갖는 채널스톱 이온주입영역을 형성하고, 상기 트렌치의 저면에는 상기 제 1 깊이보다 깊은 채널스톱 이온주입영역을 형성하는 단계; 및 상기 제 1 및 제 2 영역의 상기 트렌치 내부를 절연물로 매립하는 단계를 포함하여 이루어진다.According to an aspect of the present invention, there is provided a method of manufacturing an image sensor having a pixel region and a logic region, the method comprising: sequentially forming a pad oxide film and a pad nitride film on a substrate; Forming a patterned photoresist on the pad nitride film, patterning the pad nitride film and the pad oxide film using the patterned photoresist, and forming a trench in the substrate; Wet etching the pad nitride layer to recess the pad nitride layer to a predetermined distance into an active region; After forming a channel stop ion implantation mask exposing only the pixel region with the photoresist remaining, a channel stop ion implantation process using high energy is performed to produce a channel stop ion implantation region having a first depth on the sidewall of the trench. Forming a channel stop ion implantation region deeper than the first depth in the trench; And filling the inside of the trench in the first and second regions with an insulator.
또한, 본 발명은 픽셀영역과 로직영역을 구비한 이미지센서의 제조방법에 있어서, 기판 상에 패드산화막 및 패드질화막을 차례로 형성하는 단계; 상기 패드질화막 상에 패터닝된 포토레지스트를 형성하고 상기 패터닝된 포토레지스트를 이용하여 상기 패드질화막을 습식식각하여 상기 패드질화막을 활성영역 안쪽으로 일정거리 리세스 시키는 단계; 상기 패드산화막을 패터닝하고 상기 기판에 트렌치를 형성하는 단계; 상기 포토레지스트를 잔존한 채로 상기 픽셀영역만을 노출시키는 채널스톱 이온주입 마스크를 형성한 후, 고에너지를 이용한 채널스톱 이온주입공정을 진행하여 상기 트렌치의 측벽에는 제 1 깊이를 갖는 채널스톱 이온주입영역을 형성하고, 상기 트렌치의 저면에는 상기 제 1 깊이보다 깊은 채널스톱 이온주입영역을 형성하는 단계; 및 상기 제 1 및 제 2 영역의 상기 트렌치 내부를 절연물로 매립하는 단계를 포함하여 이루어진다.In addition, the present invention provides a method of manufacturing an image sensor having a pixel region and a logic region, the method comprising: sequentially forming a pad oxide film and a pad nitride film on a substrate; Forming a patterned photoresist on the pad nitride layer and wet etching the pad nitride layer by using the patterned photoresist to recess the pad nitride layer to a predetermined distance into an active region; Patterning the pad oxide layer and forming a trench in the substrate; After forming a channel stop ion implantation mask exposing only the pixel region with the photoresist remaining, a channel stop ion implantation process using high energy is performed to produce a channel stop ion implantation region having a first depth on the sidewall of the trench. Forming a channel stop ion implantation region deeper than the first depth in the trench; And filling the inside of the trench in the first and second regions with an insulator.
또한, 본 발명은 픽셀영역과 로직영역을 구비한 이미지센서의 제조방법에 있어서, 기판 상에 패드산화막 및 패드질화막을 차례로 형성하는 단계; 상기 패드질화막 상에 포토레지스트를 형성하고 상기 포토레지스트를 패터닝하되, 임계치수를 트렌치 너비보다 크게 정의하여 상기 포토레지스트를 경사식각 하는 단계; 상기 경사식각된 포토레지스트를 이용하여 상기 패드질화막 및 상기 패드산화막을 패터닝하고 상기 기판에 트렌치를 형성하는 단계; 경사식각된 상기 포토레지스트를 잔존한 채로 상기 픽셀영역만을 노출시키는 채널스톱 이온주입 마스크를 형성한 후, 고에너지를 이용한 채널스톱 이온주입공정을 진행하여 상기 트렌치의 측벽에는 제 1 깊이를 갖는 채널스톱 이온주입영역을 형성하고, 상기 트렌치의 저면에는 상기 제 1 깊이보다 깊은 채널스톱 이온주입영역을 형성하는 단계; 및 상기 제 1 및 제 2 영역의 상기 트렌치 내부를 절연물로 매립하는 단계를 포함하여 이루어진다. In addition, the present invention provides a method of manufacturing an image sensor having a pixel region and a logic region, the method comprising: sequentially forming a pad oxide film and a pad nitride film on a substrate; Forming a photoresist on the pad nitride layer and patterning the photoresist, wherein the photoresist is inclined by defining a critical dimension larger than a trench width; Patterning the pad nitride layer and the pad oxide layer using the inclined etched photoresist and forming a trench in the substrate; After forming a channel stop ion implantation mask exposing only the pixel region with the inclined etched photoresist remaining, a channel stop ion implantation process using high energy is performed to produce a channel stop having a first depth on the sidewall of the trench. Forming an ion implantation region, and forming a channel stop ion implantation region deeper than the first depth in the bottom of the trench; And filling the inside of the trench in the first and second regions with an insulator.
본 발명은 시모스 이미지센서의 픽셀영역에서 소자분리 방법에 관한 것으로, 인접 화소간의 누화 현상과 누설전류가 증대되는 것을 방지하되 종래기술보다 공정을 단순화하여 생산성을 향상시킨 발명이다. 본 발명은 0.18㎛ 기술을 포함하여 그 이하의 미세선폭을 갖는 최신 미세기술에도 적용가능한 발명이다. The present invention relates to a device isolation method in the pixel region of the CMOS image sensor, to prevent crosstalk between adjacent pixels and increase in leakage current, but to improve productivity by simplifying the process compared to the prior art. The present invention is also applicable to the latest fine technology having a fine line width of less than or equal to 0.18 μm technology.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention.
도3a 내지 도3f는 본 발명의 제 1 실시예에 따른 트렌치 소자분리방법을 도시한 공정순서도로서 이를 참조하여 본 발명에 따른 제 1 실시예를 설명한다.3A to 3F are flowcharts illustrating a trench isolation method according to a first embodiment of the present invention, with reference to the following to describe a first embodiment according to the present invention.
먼저, 도3a에 도시된 바와 같이 고농도의 p형 반도체 기판(30) 상에 에피택셜 성장된 비교적 저농도의 p형 에피층(31)을 성장시킨다. 일반적으로 시모스 이미지센서는, 화소 어레이가 집적되어 있는 픽셀영역과 픽셀영역의 출력신호를 처리하는 로직영역으로 나눌 수 있는 바, 따라서 반도체 기판영역을 픽셀영역과 로직영역으로 구분하였다. 그리고, 본 발명의 일실시예에 따라 형성되는 채널스톱 이온주입영역은 픽셀 영역에만 형성된다.First, as shown in FIG. 3A, a relatively low concentration p-type epitaxial layer 31 epitaxially grown on a high concentration p-type semiconductor substrate 30 is grown. In general, the CMOS image sensor may be divided into a pixel area in which a pixel array is integrated and a logic area for processing an output signal of the pixel area. Thus, the semiconductor substrate area is divided into a pixel area and a logic area. In addition, the channel stop ion implantation region formed in accordance with an embodiment of the present invention is formed only in the pixel region.
다음으로, p형 에피층(31) 상에 120Å 정도 두께의 패드 산화막(32)을 형성하고 그 상부에 1450Å 정도 두께의 패드질화막(33)을 차례로 형성한다. 이어서, 패드질화막(33) 상에 패드질화막(33)을 패터닝하기 위한 포토레지스트(34)을 형성하고 노광공정을 진행한다.Next, a pad oxide film 32 having a thickness of about 120 mW is formed on the p-type epitaxial layer 31, and a pad nitride film 33 having a thickness of about 1450 mW is sequentially formed thereon. Subsequently, a photoresist 34 for patterning the pad nitride film 33 is formed on the pad nitride film 33 and the exposure process is performed.
다음으로 도3b에 도시된 바와같이 패터닝된 포토레지스트(34)를 이용하여 패드 질화막(33) 및 패드 산화막(32)을 선택적으로 제거하여 트렌치가 형성될 영역의 p형 에피층(31)을 노출시킨다. 이때, 패드 질화막(33) 및 패드 산화막(32)을 식각하는 공정은 모두 건식식각(dry etching) 공정을 이용한다.Next, as shown in FIG. 3B, the pad nitride layer 33 and the pad oxide layer 32 are selectively removed using the patterned photoresist 34 to expose the p-type epi layer 31 in the region where the trench is to be formed. Let's do it. In this case, all of the processes of etching the pad nitride layer 33 and the pad oxide layer 32 use a dry etching process.
이어서, 포토레지스트(34)를 잔존시킨 채로 p형 에피층(31)을 일정깊이 식각하여 소자분리막이 매립될 트렌치(35)를 형성한다. Subsequently, the p-type epi layer 31 is etched with a predetermined depth while the photoresist 34 remains, thereby forming a trench 35 in which the device isolation layer is to be embedded.
다음으로 도3c에 도시된 바와같이 패드 질화막(33)에 대한 습식식각(wet etching) 공정을 진행하여 패드 질화막(33)을 활성영역 안쪽으로 일정거리 리세스(recess) 시킨다. 도3c에서 도면부호 '36'은 리세스된 패드질화막 부분을 표시하고 있다.Next, as shown in FIG. 3C, the wet etching process of the pad nitride layer 33 is performed to recess the pad nitride layer 33 to a predetermined distance into the active region. In FIG. 3C, reference numeral 36 denotes a recessed pad nitride film portion.
이와같이 포토레지스트(34)와 활성영역 안쪽으로 리세스된 패드질화막(33)을 이용하면, 한번의 고에너지 이온주입공정을 통해서도 종래와 같은 기능을 하는 채널스톱 이온주입영역을 형성할 수 있게 된다.By using the photoresist 34 and the pad nitride film 33 recessed inside the active region, the channel stop ion implantation region having the same function as the conventional one can be formed even through one high energy ion implantation process.
다음으로 도3d에 도시된 바와같이, 로직영역은 마스킹하고 픽셀영역만을 노출시키는 채널스톱 이온주입용 마스크(37)를 형성한다. 이후에 100 ∼ 300 kev의 고에너지를 이용하여 보론(boron)을 이온주입하여 채널스톱 이온주입영역(38)을 픽셀영역에 형성한다.Next, as shown in FIG. 3D, the logic region forms a channel stop ion implantation mask 37 that masks and exposes only the pixel region. Thereafter, boron is implanted using high energy of 100 to 300 kev to form the channel stop ion implantation region 38 in the pixel region.
이때, 포토레지스트(34) 및 리세스된 패드질화막(33)의 존재로 인해 결과적으로 채널스톱 이온주입영역(38)은 도3d에 도시된 프로파일을 갖게 형성된다. 즉, 패드 질화막이 활성영역 안쪽으로 리세스됨에 따라 포토레지스트(34)만으로 마스킹된 영역에서는 얕은 깊이의 채널 스톱 이온주입 프로파일을 갖게 되는 반면에, 완전히 노출되어 있는 트렌치 저면에는 깊은 이온주입 프로파일이 형성된다.At this time, due to the presence of the photoresist 34 and the recessed pad nitride film 33, the channel stop ion implantation region 38 is formed with the profile shown in FIG. 3D. In other words, as the pad nitride layer is recessed into the active region, a shallow region of the channel stop ion implantation profile is formed in the region masked only by the photoresist 34, whereas a deep ion implantation profile is formed in the fully exposed trench bottom. do.
이때, 트렌치 저면에 형성된 깊은 이온주입 프로파일의 깊이는, p형 기판(30)과 맞닫도록 함이 바람직하다. 이는 누설전류와 누화현상 등을 좀더 확실히 방지하기 위함이다.At this time, it is preferable that the depth of the deep ion implantation profile formed on the bottom of the trench is in contact with the p-type substrate 30. This is to prevent leakage current and crosstalk more reliably.
도3d를 종래기술에 따른 도2e와 비교해보면, 포토레지스트(34)만으로 마스킹되어, 얕은 깊이의 이온주입 프로파일을 갖으며 주로 트렌치 측면에 형성된 이온주입영역은 종래기술의 제 1 채널스톱 이온주입영역(29)에 대응하고 있으며, 트렌치 저면에 형성되어 깊은 이온주입 프로파일을 갖는 채널스톱 이온주입영역은 종래기술의 제 2 채널스톱 이온주입영역(27)에 대응하고 있음을 알 수 있다. 이후에, 동일한 PR strip 공정을 통해 채널스톱 이온주입용 마스크(37) 및 포토레지스트(34)를 동시에 제거한다.Comparing FIG. 3D with FIG. 2E according to the prior art, an ion implantation region masked only with photoresist 34 and having an ion implantation profile of shallow depth and formed mainly on the trench side is the first channel stop ion implantation region of the prior art. Corresponding to (29), it can be seen that the channel stop ion implantation region formed on the bottom of the trench and having a deep ion implantation profile corresponds to the second channel stop ion implantation region 27 of the prior art. Thereafter, the channel stop ion implantation mask 37 and the photoresist 34 are simultaneously removed through the same PR strip process.
이와같이 본 발명에서는 종래의 2 단계 이온주입공정 대신에 한번의 고에너지 이온주입공정만으로도, 종래와 동일한 효과를 거둘 수 있어 공정이 단순화되었으며 또한, 본 발명에서는 틸트각과 회전공정이 적용되지 않으므로, 종래에 비해 생산성이 크게 향상되었다. 종래에는 2번째 이온주입공정에서 Rotattion 4 sheme 이 적용되었으나, 본 발명에서는 이러한 회전공정이 적용되지 않기 때문에 생산성이 4배로 향상되는 장점이 있다.Thus, in the present invention, instead of the conventional two-step ion implantation process, only one high-energy ion implantation process can achieve the same effect as the conventional one, and the process is simplified. Also, since the tilt angle and the rotation process are not applied in the present invention, The productivity is greatly improved. Conventionally, Rotattion 4 sheme is applied in the second ion implantation process, but in the present invention, since such a rotation process is not applied, productivity has an advantage of 4 times improvement.
다음으로 도3e에 도시된 바와같이 단차피복성이 우수한 HDP 산화막(39) 등으로 트렌치를 매립하고 화학기계연마(Chemical Mechanical Polishing : CMP) 등을 적용하여 표면을 평탄화한다. 다음으로 패드 질화막(33)을 제거한다.Next, as shown in FIG. 3E, the trench is filled with an HDP oxide film 39 having excellent step coverage, and the surface is planarized by applying chemical mechanical polishing (CMP). Next, the pad nitride film 33 is removed.
패드 질화막(33)을 제거한 후의 최종 단면모습이 도3f에 도시되어 있다. 도3f를 참조하면 보론 이온주입으로 형성된 채널 스톱 이온주입영역의 도핑 프로파일이 도시되어 있는데. 본 발명에 따른 채널스톱 이온주입영역은 p형 기판(30)과 접속될 정도로 p형 에피층(31)의 심부까지 형성되어 있다. 이는 누화현상과 누설전류를 더욱 방지하기 위함임은 전술한 바와같다. The final cross-sectional view after removing the pad nitride film 33 is shown in Fig. 3F. 3F shows a doping profile of a channel stop ion implantation region formed by boron implantation. The channel stop ion implantation region according to the present invention is formed up to the core portion of the p-type epitaxial layer 31 so as to be connected to the p-type substrate 30. This is to further prevent crosstalk and leakage current as described above.
이후에는 통상적인 제조공정을 통해 시모스 이미지센서를 완성한다. After that, the CMOS image sensor is completed through a conventional manufacturing process.
도4는 본 발명의 제 2 실시예에 따라 채널스톱 이온주입영역을 형성하는 모습을 도시한 단면도로써, 이를 참조하여 본 발명의 제 2 실시예를 설명한다.FIG. 4 is a cross-sectional view illustrating the formation of a channel stop ion implantation region according to a second embodiment of the present invention, with reference to the second embodiment of the present invention. FIG.
도4에는 p형 기판(40)과, p형 기판 상에 형성된 p형 에피층(41)과, p형 에피층 상에 형성된 패드산화막(42) 및 패드질화막(43)과 패드질화막 상에 형성되어 경사지게 패터닝된 포토레지스트(44)가 도시되어 있으며, 또한, 로직 영역만을 마스킹하고 있는 채널스톱 이온주입용 마스크(45)가 도시되어 있다.4 shows a p-type substrate 40, a p-type epitaxial layer 41 formed on the p-type substrate, a pad oxide film 42, a pad nitride film 43, and a pad nitride film formed on the p-type epitaxial layer. A slanted patterned photoresist 44 is shown, and a channel stop ion implantation mask 45 masking only the logic region is shown.
본 발명의 제 2 실시예에서는 포토레지스트(44) 패터닝 공정시에 임계치수 (Critical Dimension : CD)를 좀더 크게 정의(define)하고, 노광공정에 사용된 빛의 세기(intensity)를 조절하면 포토레지스트(44)를 경사지게 패터닝 할 수 있으며, 이후에 패드질화막(43)을 식각하는 공정 레시피(recipe)를 조절하면 도4에 도시된 바와같은 형태를 얻을 수 있었다.In the second embodiment of the present invention, when the photoresist 44 is patterned, the critical dimension (CD) is further defined and the photoresist is controlled by adjusting the intensity of light used in the exposure process. The 44 can be patterned obliquely, and after adjusting the process recipe for etching the pad nitride film 43, a shape as shown in FIG. 4 can be obtained.
즉, 경사식각된 포토레지스트(44)와 그 하부에 위치한 패드질화막(43)이 채널스톱 이온주입영역(46)이 2단계 프로파일을 가지며 형성되도록 마스크 역할을 수행하게 된다.That is, the inclined etched photoresist 44 and the pad nitride film 43 disposed below the mask resist are formed so that the channel stop ion implantation region 46 has a two-step profile.
이와같이 경사식각된 포토레지스트(44)를 이용하여 패드질화막(43) 및 패드 산화막(42)을 일정부분 제거하여 p형 에피층(41)을 노출시킨 후에, p형 에피층(41)을 일정깊이 식각하여 트렌치를 형성한다. After the pad nitride film 43 and the pad oxide film 42 are partially removed using the inclined etched photoresist 44, the p-type epi layer 41 is exposed, and then the p-type epi layer 41 has a predetermined depth. Etch to form trench.
다음으로 로직영역만을 마스킹하는 채널스톱 이온주입용 마스크(45)를 형성한 다음, 한번의 고에너지 이온주입 공정을 진행하게 되면, 도4에 도시된 바와같은 채널스톱 이온주입영역(46)을 얻을 수 있다.Next, after forming the channel stop ion implantation mask 45 masking only the logic region, and performing a single high energy ion implantation process, a channel stop ion implantation region 46 is obtained as shown in FIG. Can be.
즉, 트렌치의 측면부분에서는 얕은 이온주입 프로파일을 가지며, 트렌치의 저면에서는 깊은 이온주입 프로파일을 갖는 채널스톱 이온주입영역(46)을 얻을 수 있다. 이때, 트렌치 저면에 형성되는 깊은 이온주입 프로파일을 갖는 채널스톱 이온주입영역(46)은 p형 기판(40)과 맞닫도록 함에 바람직하다. That is, the channel stop ion implantation region 46 having a shallow ion implantation profile at the side of the trench and a deep ion implantation profile at the bottom of the trench can be obtained. In this case, the channel stop ion implantation region 46 having a deep ion implantation profile formed on the bottom of the trench is preferably brought into contact with the p-type substrate 40.
다음으로 도5a 내지 도5c를 참조하여 본 발명의 제 3 실시예를 설명한다. Next, a third embodiment of the present invention will be described with reference to FIGS. 5A to 5C.
본 발명의 제 3 실시예에서는 패터닝된 포토레지스트를 이용하여 패드질화막을 식각할 때에 습식식각공정을 적용하여 활성영역 안쪽으로 리세스된 패드질화막 형태를 얻었다.In the third embodiment of the present invention, when the pad nitride layer is etched using the patterned photoresist, a wet etching process is applied to obtain a pad nitride layer recessed into the active region.
이를 참조하여 본 발명의 제 3 실시예를 설명하면, 도5a에 도시된 바와같이 p형 기판(50) 상에 p형 에피층(51)을 에피택셜 성장시키고, p형 에피층(51) 상에 패드산화막(52) 및 패드 질화막(53)을 차례로 적층하여 형성한다. 다음으로 패드 질화막(53) 상에 포토레지스트(54)를 형성하고 적절한 노광공정을 통해 상기 포토레지스트(54)를 패터닝한다.Referring to the third embodiment of the present invention, the p-type epitaxial layer 51 is epitaxially grown on the p-type substrate 50 and shown on the p-type epitaxial layer 51 as shown in FIG. The pad oxide film 52 and the pad nitride film 53 are laminated in this order. Next, the photoresist 54 is formed on the pad nitride film 53, and the photoresist 54 is patterned through an appropriate exposure process.
다음으로 패터닝된 포토레지스트(54)를 이용하여 패드질화막(53)을 일정부분 식각하는데, 본 발명의 제 3 실시예에서는 습식식각법을 이용하였다.Next, the pad nitride film 53 is partially etched by using the patterned photoresist 54. In the third embodiment of the present invention, a wet etching method is used.
본 발명의 제 1 실시예에서는 건식식각으로 패드질화막을 제거하여 패드산화막(52)을 노출시켰지만, 본 발명의 제 3 실시예에서는 습식식각법을 이용하여 패드질화막(53)을 일정부분 제거하여 패드산화막(52)을 노출시키기고 있는 점이 다른점 이다.In the first embodiment of the present invention, the pad oxide film 52 is exposed by removing the pad nitride film by dry etching, but in the third embodiment of the present invention, the pad nitride film 53 is partially removed by using the wet etching method. The difference is that the oxide film 52 is exposed.
잘 알려진 바와같이 습식식각의 등방성(isotropic) 식각성질을 이용하게 되면, 패드질화막(53)이 활성영역의 안쪽으로 일정거리 리세스된다.As is well known, when the isotropic etching property of wet etching is used, the pad nitride film 53 is recessed a predetermined distance into the active region.
다음으로 패드산화막(52)을 일정부분 제거하여 p형 에피층(51)을 노출시킨 후, p형 에피층(51)을 일정깊이 식각하여 트렌치를 형성한다.Next, the pad oxide layer 52 is partially removed to expose the p-type epi layer 51, and then the p-type epi layer 51 is etched to a predetermined depth to form a trench.
이어서, 도5c에 도시된 바와같이 채널스톱 이온주입영역이 형성될 픽셀영역만을 노출시키는 채널스톱 이온주입용 마스크(55)를 형성한다. 이후에 채널스톱 이온주입용 마스크(55) 및 포토레지스트(54)를 잔존시킨 채로 100 ∼ 200 kev의 고에너지를 이용하여 보론(boron)을 이온주입하여 채널스톱 이온주입영역(56)을 형성한다.Subsequently, as shown in FIG. 5C, a channel stop ion implantation mask 55 exposing only the pixel region where the channel stop ion implantation region is to be formed is formed. Thereafter, boron is implanted using high energy of 100 to 200 kev while the channel stop ion implantation mask 55 and the photoresist 54 remain to form the channel stop ion implantation region 56. .
결과적으로 채널스톱 이온주입영역의 도핑 프로파일은 도5c에 도시된 바와같으며, 본 발명의 제 3 실시예에서도 한번의 이온주입공정만으로도 종래와 동일한 효과를 얻을 수 있다. 또한, 본 발명의 제 3 실시예에서는 제 1 실시예보다 공정 스텝이 한 단계 더 감소하므로, 더욱 우수한 공정단순화 효과를 얻을 수 있다. As a result, the doping profile of the channel stop ion implantation region is as shown in Fig. 5c, and in the third embodiment of the present invention, the same effect as in the conventional art can be obtained by only one ion implantation process. In addition, in the third embodiment of the present invention, the process step is reduced by one step more than the first embodiment, so that an excellent process simplification effect can be obtained.
전술한 바와같은 본 발명은 0.18㎛ 기술을 포함하여 그 이하의 미세선폭을 갖는 최신 미세기술에도 적용가능한 발명이며 또한, 본 발명은 시모스 이미지센서 이외에도 CCD(charge coupled device)와 같은 이미지센서에서도 트렌치 구조를 이용하는 경우 본 발명을 적용할 수 있다. As described above, the present invention is applicable to the latest fine technology having a fine line width of less than 0.18 μm, and the present invention also has a trench structure in an image sensor such as a CCD (charge coupled device) in addition to the CMOS image sensor. When using the present invention can be applied.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. As described above, the present invention is not limited to the above-described embodiments and the accompanying drawings, and the present invention may be variously substituted, modified, and changed without departing from the spirit of the present invention. It will be apparent to those of ordinary skill in Esau.
본 발명을 이미지센서에 적용하면, 단순화된 공정을 통해, 미세화된 이미지센서의 다이내믹 레인지를 감소시킴 없이 인접 화소간의 누화 현상을 감소시킬 수 있으며 또한 누설전류특성도 향상시킬 수 있는 효과가 있다. When the present invention is applied to an image sensor, crosstalk between adjacent pixels can be reduced and leakage current characteristics can be improved through a simplified process without reducing the dynamic range of the miniaturized image sensor.
도1a는 1개의 포토다이오드와 4개의 트랜지스터로 구성된 이미지센서의 단위화소를 보인 회로도,1A is a circuit diagram showing a unit pixel of an image sensor composed of one photodiode and four transistors;
도1b는 종래기술에 따른 시모스 이미지센서에서 인접한 단위화소간의 누화 문제 등을 도시한 단면도,1B is a cross-sectional view illustrating a crosstalk problem between adjacent unit pixels in the CMOS image sensor according to the related art;
도2a 내지 도2e는 종래기술에 따른 시모스 이미지센서의 트렌치 소자분리방법을 도시한 공정순서도,2A to 2E are process flowcharts showing a trench element isolation method of a CMOS image sensor according to the prior art;
도3a 내지 도3f는 본 발명의 제 1 실시예에 따른 소자분리 공정을 도시한 공정단면도,3A through 3F are cross-sectional views illustrating a device isolation process according to a first embodiment of the present invention;
도4는 본 발명의 제 2 실시예를 요약 도시한 단면도,4 is a cross-sectional view showing a summary of a second embodiment of the present invention;
도5a내지 도5c는 본 발명의 제 3 실시예를 도시한 공정순서도. 5A to 5C are process flowcharts showing a third embodiment of the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
30 : p형 기판30: p-type substrate
31 : p형 에피층 31: p-type epi layer
32 : 패드 산화막32: pad oxide film
33 : 패드 질화막33: pad nitride film
34 : 포토레지스트34: photoresist
35 : 트렌치35: trench
36 : 활성영역 안쪽으로 리세스된 부분36: recessed portion inside the active area
37 : 채널스톱 이온주입용 마스크37: channel stop ion implantation mask
38 : 채널스톱 이온주입영역38: channel stop ion implantation area
39 : 소자분리막 39: device isolation film
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2003
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