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KR20050054363A - 반도체 소자의 소자분리막 형성방법 - Google Patents

반도체 소자의 소자분리막 형성방법 Download PDF

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KR20050054363A
KR20050054363A KR1020030087724A KR20030087724A KR20050054363A KR 20050054363 A KR20050054363 A KR 20050054363A KR 1020030087724 A KR1020030087724 A KR 1020030087724A KR 20030087724 A KR20030087724 A KR 20030087724A KR 20050054363 A KR20050054363 A KR 20050054363A
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류상욱
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Abstract

본 발명은 반도체 소자의 소자분리막 형성방법을 개시한다. 개시된 본 발명의 소자분리막 형성방법은, 실리콘 기판 상에 패드산화막, 질화막, 폴리실리콘막, 반사방지막을 차례로 형성하는 단계; 상기 반사방지막 상에 레지스트 패턴을 형성하는 단계; 상기 레지스트 패턴을 사용하여 상기 반사방지막을 식각하여 제거하는 단계; 상기 질화막이 노출되도록 폴리실리콘막을 식각함과 동시에 상기 레지스트 패턴과 식각된 반사방지막 및 폴리실리콘막의 양측벽에 측벽 폴리머를 형성하는 단계; 상기 실리콘 기판이 노출되도록 질화막 및 패드산화막을 식각하여 제거하는 단계; 상기 레지스트 패턴 및 반사방지막을 식각하여 측벽 폴리머를 제거하는 단계; 및 상기 실리콘 기판을 식각하여 트렌치를 형성하고 폴리실리콘막을 제거하는 단계를 포함한다.

Description

반도체 소자의 소자분리막 형성방법{METHOD FOR FORMING ELEMENT ISOLATION LAYER OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, 질화막 식각시 발생하는 스트리에이션(striation) 및 위글링(wiggling)을 억제할 수 있는 반도체 소자의 소자분리막 형성방법에 관한 것이다.
반도체 소자의 고집적화에 따른 선폭 축소를 위해, 노광장비의 광파장은 KrF 광원을 이용한 248㎚에서 ArF 광원을 이용한 193㎚로 이동중에 있다. 예컨데, 상기 248㎚ 대역의 광원으로 구현 가능한 최소 선폭은 0.15㎛ 정도가 일반적이었으며, 0.13㎛ 이하의 선폭을 패터닝하기 위해서는 193㎚ 대역의 파장을 가진 광원이 필요하게 되었다.
한편, 광원의 변경은 레지스트 물질 자체에 대한 변경도 수반한다. 즉, KrF 광원의 사용시에는 상기 KrF 광원에 반응하는 레지스트를 사용해야 하며, ArF 광원을 적용할 경우에는 레지스트 또한 ArF 광원에 반응하는 레지스트(이하, ArF 레지스트)를 사용해야만 한다. 이것은 광원에 따라 반응하는 레지스트 물질의 특성이 서로 다름을 의미한다.
그런데, 193㎚ 대역의 광원을 이용하여 패터닝하는 레지스트는 248㎚ 대역의 광원을 이용하여 패터닝하는 레지스트 보다 건식식각시에, 도 1에서 보여지는 바와 같이, 스트리에이션(striation) 및 위글링(wiggling) 현상이 심하게 나타난다.
이러한 현상은 건식식각시에 주입된 식각 가스와 첨가 가스 등에 의해, 레지스트에 따라, 국부적으로 결합이 약한 부분의 증발(evaporation) 현상과 교차-결합 (cross-linking)되어 있는 구조의 응집(agglomeration) 현상이 동시에 발생되기 때문이며, CxHyFz(x,y,z는 0 또는 자연수) 가스와 O2 등의 가스를 사용하여 질화막 식각시 주로 발생하는 것으로 알려져 있다.
특히, 상기 스트리에이션 및 위글링 현상이 일어나게 되면, 소자분리를 위한 질화막 건식식각시 원하지 않는 트랜지스터 특성인 문턱전압 저하 및 포화전류 증가 등이 발생되는 바, 반도체 소자의 특성 제어에 어려움을 갖게 된다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 스트리에이션 및 위글링 현상이 발생됨에 따른 소자 특성 저하를 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 실리콘 기판 상에 패드산화막, 질화막, 폴리실리콘막, 반사방지막을 차례로 형성하는 단계; 상기 반사방지막 상에 레지스트 패턴을 형성하는 단계; 상기 레지스트 패턴을 사용하여 상기 반사방지막을 식각하여 제거하는 단계; 상기 질화막이 노출되도록 폴리실리콘막을 식각함과 동시에 상기 레지스트 패턴과 식각된 반사방지막 및 폴리실리콘막의 양측벽에 측벽 폴리머를 형성하는 단계; 상기 실리콘 기판이 노출되도록 질화막 및 패드산화막을 식각하여 제거하는 단계; 상기 레지스트 패턴 및 반사방지막을 식각하여 측벽 폴리머를 제거하는 단계; 및 상기 실리콘 기판을 식각하여 트렌치를 형성하고 폴리실리콘막을 제거하는 단계를 포함한다.
여기에서, 상기 측벽 폴리머를 형성하는 단계는 할로겐족 원소가 포함된 Cl2, HBr 등의 식각 가스와 O2, N2, He 및 Ar 등의 첨가 가스를 이용한 건식식각으로 수행한다.
상기 레지스트 패턴을 제거하는 단계는 레지스트의 제거가 용이하도록 산소를 포함하여 N2, He, Ar의 첨가 가스를 이용하여 플라즈마를 희석시키거나 플라즈마의 균일도를 증가시켜 수행한다.
상기 레지스트 패턴을 제거하는 단계는 H2SO4 및 H2O2의 산화 용액을 이용하거나 하이드록실 아민(Hydroxyl amine)을 이용한 습식 방식으로 수행한다.
상기 패드질화막 및 패드산화막을 제거하는 단계는 CxHyFz (x,y,z는 0 또는 자연수) 가스와 O2, N2, He 및 Ar 등의 가스를 이용한 건식식각으로 수행한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 실리콘 기판(1) 상에 패드산화막(3)과 질화막(5) 및 폴리실리콘막(7)을 차례로 형성한 후, 상기 폴리실리콘막(7) 상에 반사방지막(9)을 형성한다. 그 다음, 상기 반사방지막(9) 상에 레지스트 패턴(11)을 형성한다. 여기에서, 반사방지막(9)은 질산화막 또는 유기층을 1개 이상 포함하여 형성하고, 상기 패드산화막(3)은 20~300Å, 질화막(5)은 500~2000Å, 폴리실리콘막(7)은 30~2000Å, 반사방지막(9)은 200~1200Å의 두께로 형성한다.
도 2b를 참조하면, 폴리실리콘막(7)이 노출되도록 상기 레지스트 패턴(11)을 사용하여 반사방지막(9) 부분을 O2 또는 O2를 포함한 N2 등의 식각 가스와 He, Ar 등의 첨가 가스를 이용하여 건식식각 한다.
도 2c를 참조하면, 상기 질화막(5)이 노출되도록 폴리실리콘막(7)을 식각함과 동시에 상기 레지스트 패턴(11)과 식각된 반사방지막(9) 및 폴리실리콘막(7)의 양측벽에 측벽 폴리머(13)를 형성한다. 여기에서, 측벽 폴리머(13)를 형성하기 위한 식각 공정은 할로겐족 원소가 포함된 Cl2, HBr 등의 식각 가스와 O2, N2, He 및 Ar 등의 첨가 가스를 사용하여 건식식각 한다.
도 2d를 참조하면, 상기 기판(1)이 노출되도록 질화막(5)과 패드산화막(3) 부분을 CxHyFz (x,y,z는 0 또는 자연수) 가스와 O2, N2, He 및 Ar 등의 가스를 사용하여 건식식각 함으로써 상기 측벽 폴리머(13)에 의해 스트레이션 및 위글링이 감소된 질화막 패턴을 얻을 수 있다. 여기에서, CxHyFz 가스에서 산화막 대 질화막의 선택비를 조절하고자 x,y,z의 비율이 다른 식각 가스를 이용하여 C/F 비율(ratio)을 변경하여 식각을 진행할 수 있다.
도 2e를 참조하면, O2 가스를 이용하여 포토 레지스트 스트립(strip) 공정에 따라 레지스트 패턴(11)을 제거한 후에 반사방지막(9)을 제거한다.
여기서, 상기 레지스트 패턴(11)의 제거는 산소를 포함하여 N2, He, Ar 등의 첨가 가스를 이용하여 플라즈마를 희석시키거나, 플라즈마의 균일도를 증가시켜서 레지스트의 제거가 용이하도록 한다.
또한, 상기 레지스트 패턴(11)은 H2SO4 및 H2O2 등의 산화 용액 또는 하이드록실 아민(Hydroxyl amine : NH2OH) 등을 이용하는 솔벤트를 이용하거나, 습식 방식으로 제거하는 것도 가능하다.
도 2f를 참조하면, 상기 실리콘 기판(1)을 Cl2, HBr 등을 식각가스로 사용하여 건식식각 하여 트렌치(15)를 형성한 후에 상기 폴리실리콘막(7)을 제거하여 0.13㎛ 이하의 미세 선폭을 갖는 게이트를 형성한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정들을 진행한다.
본 발명에서는 상기 질화막 및 패드산화막을 제거한 후에 레지스트 패턴을 제거하였으나, 레지스트 패턴이 존재하는 상태에서 실리콘 기판을 건식식각 한 후에 레지스트 패턴을 제거하는 것도 가능한다.
또한, 상기와 같이 레지스트 패턴이 존재하는 상태에서 실리콘 기판을 건식 식각 하는 경우에는 폴리실리콘막이 남게 되므로, 후속 공정인 산화막 매립 및 평탄화 과정에서 폴리실리콘막을 제거하도록 한다.
이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.
이상에서와 같이, 본 발명은 소자분리막 형성 과정에서 상기 질화막이 노출되도록 폴리실리콘막을 식각함과 동시에 상기 레지스트 패턴과 식각된 반사방지막 및 폴리실리콘막의 양측벽에 측벽 폴리머를 형성함으로써 질화막을 건식식각 과정에서 레지스트의 국부적 증발 및 응집에 의해 스트리에이션 및 위글링 현상 등이 억제된 소자분리막을 얻을 수 있다.
따라서, 본 발명은 소자분리막 형성 과정에서 스트리에이션 및 위글링 현상 등의 발생을 방지할 수 있으므로 소자 특성 및 수율을 개선시킬 수 있다.
도 1은 종래 ArF 레지스트에서 나타나는 스트리에이션 및 위글링 현상을 보여주는 사진.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
1 : 실리콘 기판 3 : 패드산화막
5 : 질화막 7 : 폴리실리콘막
9 : 반사방지막 11 : 레지스트 패턴
13 : 측벽 폴리머 15 : 트렌치

Claims (5)

  1. 실리콘 기판 상에 패드산화막, 질화막, 폴리실리콘막, 반사방지막을 차례로 형성하는 단계;
    상기 반사방지막 상에 레지스트 패턴을 형성하는 단계;
    상기 레지스트 패턴을 사용하여 상기 반사방지막을 식각하여 제거하는 단계;
    상기 질화막이 노출되도록 폴리실리콘막을 식각함과 동시에 상기 레지스트 패턴과 식각된 반사방지막 및 폴리실리콘막의 양측벽에 측벽 폴리머를 형성하는 단계;
    상기 실리콘 기판이 노출되도록 질화막 및 패드산화막을 식각하여 제거하는 단계;
    상기 레지스트 패턴 및 반사방지막을 식각하여 측벽 폴리머를 제거하는 단계; 및
    상기 실리콘 기판을 식각하여 트렌치를 형성하고 폴리실리콘막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서, 상기 측벽 폴리머를 형성하는 단계는 할로겐족 원소가 포함된 Cl2, HBr 등의 식각 가스와 O2, N2, He 및 Ar 등의 첨가 가스를 이용한 건식식각으로 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  3. 제 1 항에 있어서, 상기 레지스트 패턴을 제거하는 단계는 레지스트의 제거가 용이하도록 산소를 포함하여 N2, He, Ar의 첨가 가스를 이용하여 플라즈마를 희석시키거나 플라즈마의 균일도를 증가시켜 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  4. 제 1 항에 있어서, 상기 레지스트 패턴을 제거하는 단계는 H2SO4 및 H2O2의 산화 용액을 이용하거나 하이드록실 아민(Hydroxyl amine)을 이용한 습식 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  5. 제 1 항에 있어서, 상기 질화막 및 패드산화막을 제거하는 단계는 CxHyFz (x,y,z는 0 또는 자연수) 가스와 O2, N2, He 및 Ar 등의 가스를 이용한 건식식각으로 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100758296B1 (ko) * 2006-01-31 2007-09-12 삼성전자주식회사 트렌치의 형성 방법
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