KR100843899B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 게이트 형성 공정 단계를 단순화시키고, 비용을 줄이기 위해, 셀 영역과 주변회로 영역이 구분된 반도체 기판 상부에 폴리실리콘층, 전극층, 제 1 하드마스크층, 제 2 하드마스크층 및 제 3 하드마스크층을 형성하는 단계와, 게이트 마스크를 이용한 사진 식각공정으로 제 3 하드마스크층 패턴 및 제 2 하드마스크층 패턴을 형성하는 단계와, 주변회로 영역의 제 2 하드마스크층 패턴을 트리밍(trimming)하여 제 2 하드마스크층 패턴의 선폭을 예정된 선폭만큼 감소시키는 단계와, 제 3 하드마스크층 패턴을 제거하고, 제 2 하드마스크층 패턴을 마스크로 제 1 하드마스크층, 전극층 및 폴리실리콘층을 식각하여 게이트를 완성하는 단계를 포함하여, 페리 영역의 게이트 선폭을 조절하기 위한 트리밍(trimming) 공정을 효율적으로 수행할 수 있는 기술이다.
트리밍, 스핀 온 코팅
Description
도 1a 내지 도 1f는 종래기술에 따른 반도체 소자의 제조방법을 도시한 단면도.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 제조방법을 도시한 단면도.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 게이트 형성방법에 관한 기술이다.
현재 반도체 소자의 디자인 룰(design rule)이 감소됨에 따라 미세 패턴을 형성하기 위하여 렌즈 개구수(NA: numerical aperture) 및 광원 파장(λ)을 높이고 있다. 이러한 노광 조건은 게이트 형성시 셀 영역에서는 유리하게 작용하나, 페리 영역에서는 DOF(depth of focus) 마진 확보가 어려워 게이트 선폭 조절에 한계가 있다. 이를 위해, 페리 영역만 노출시킨 상태에서 트리밍 공정을 실시하여 셀 영역과 독립적으로 게이트 선폭을 제어하는 기술을 개발하고 있다.
한편, 65nm 이하급 소자에서 최소 게이트 선폭인 45nm를 패터닝하기 위해서는 1nm 수준의 선폭 제어가 필요하다. 이를 위해, 감광막 트리밍(PR Trimming)을 실시하는 공정이 진행되고 있다. 트리밍이란 건식식각을 통해 감광막의 폭을 감소시켜 원하는 미세패턴의 폭을 결정하는 기술이다.
그러나, 감광막을 트리밍하는 방법은 공정 적용에 어려움이 있어 하드마스크를 이용하여 게이트 선폭을 조절하는 방법이 진행되고 있다. 하드마스크를 이용한 게이트 트리밍 공정은 식각에 대한 내구성과 스트립(strip) 공정에 의한 손상을 최소화하기 위해 비정질 카본(Amorphous-Carbon)을 하드마스크로 사용하고 있다.
도 1a 내지 도 1f는 종래기술에 따른 반도체 소자의 제조방법을 도시한 단면도이다.
도 1a를 참조하면, 셀 영역(C)과 페리 영역(D)이 구분되고, 활성영역을 정의하는 소자분리막(미도시)을 구비하는 반도체 기판(10) 상부에 게이트 산화막(미도시)을 형성한다.
이때, 셀 영역(C)의 상기 반도체 기판(10)은 N 타입의 불순물로 도핑되어 있고, 페리 영역(F)의 상기 반도체 기판(10)은 P 타입의 불순물로 도핑되어 있다.
그 다음, 상기 게이트 산화막 상부에 게이트 폴리실리콘층(12), 게이트 전극층(14), 제 1 하드마스크층(16), 제 2 하드마스크층(18), 제 3 하드마스크층(20) 및 반사방지막(22)을 형성한다.
이때, 상기 제 1 하드마스크층(16)은 질화막으로 형성하고, 상기 제 2 하드마스크층(18)은 비정질 탄소(Amorphous-Carbon)층으로 형성하며, 상기 제 3 하드마 스크층(20)은 실리콘 산화 질화(SiON)막으로 형성한다.
그 다음, 상기 반사방지막(22) 상부에 게이트 예정영역을 노출시키는 제 1 감광막 패턴(24)을 형성한다.
도 1b를 참조하면, 상기 제 1 감광막 패턴(24)을 마스크로 상기 반사방지막(22), 상기 제 3 하드마스크층(20) 및 상기 제 2 하드마스크층(18)을 식각하여 반사방지막 패턴(미도시), 제 3 하드마스크층 패턴(20a), 제 2 하드마스크층 패턴(18a)을 형성한다.
그 다음, 상기 제 1 감광막 패턴(24) 및 상기 반사방지막 패턴을 제거한다.
도 1c를 참조하면, 전체 표면 상부에 제 2 감광막(미도시)을 형성하고, 셀 차단 마스크로 상기 제 2 감광막을 노광 및 현상하여 제 2 감광막 패턴(26)을 형성한다.
도 1d를 참조하면, 상기 제 2 하드마스크층 패턴(18a)에 트리밍(trimming)을 실시하여 원하는 게이트 선폭만큼 상기 제 2 하드마스크층 패턴(18a)의 선폭(CD)을 감소시킨다.
도 1e를 참조하면, 상기 제 2 감광막 패턴(26)을 제거한다.
도 1f를 참조하면, 상기 제 2 및 제 3 하드마스크층 패턴(18a, 20a)을 마스크로 상기 제 1 하드마스크층(16)을 식각하여 제 1 하드마스크층 패턴(16a)을 형성한다.
그 다음, 상기 제 3 하드마스크층 패턴(20a)을 제거한다.
그 다음, 후속 공정으로 상기 제 1 및 제 2 하드마스층 패턴(16a, 18a)을 마 스크로 상기 게이트 전극층(14), 상기 게이트 폴리실리콘층(12)을 식각하여 게이트를 완성한다.
상술한 종래기술에 따른 반도체 소자의 제조방법은, 비정질 탄소층을 하드마스크층으로 사용함으로써 비정질 탄소층을 형성하기 위해서는 CVD(chemical vapor deposition) 공정이 이용되므로 원가가 상승한다.
그리고, 비정질 탄소층의 스텝 커버리지(step coverage)가 낮아 하드마스크층으로 실리콘 산화질화(SiON)막을 추가로 형성해야 하기 때문에, 공정이 복잡해지는 문제점이 있다.
본 발명은 상기한 문제점을 해결하기 위하여 창출한 것으로, 게이트 형성 공정 단계를 단순화시키고, 비용을 줄일 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은,
셀 영역과 주변회로 영역이 구분된 반도체 기판 상부에 폴리실리콘층, 전극층, 제 1 하드마스크층, 제 2 하드마스크층 및 제 3 하드마스크층을 형성하는 단계와,
게이트 마스크를 이용한 사진 식각공정으로 제 3 하드마스크층 패턴 및 제 2 하드마스크층 패턴을 형성하는 단계와,
상기 주변회로 영역의 상기 제 2 하드마스크층 패턴을 트리밍(trimming)하여 상기 제 2 하드마스크층 패턴의 선폭을 예정된 선폭만큼 감소시키는 단계와,
상기 제 3 하드마스크층 패턴을 제거하고, 상기 제 2 하드마스크층 패턴을 마스크로 상기 제 1 하드마스크층, 상기 전극층 및 상기 폴리실리콘층을 식각하여 게이트를 완성하는 단계를 포함하되, 상기 제 2 하드마스크층은 폴리머막을 포함하고, 상기 제 3 하드마스크층은 실리콘(Si)을 포함하는 것을 특징으로 한다.
삭제
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 제조방법을 도시한 단면도이다.
도 2a를 참조하면, 셀 영역(C)과 페리 영역(D)이 구분되고, 활성영역을 정의하는 소자분리막(미도시)을 구비하는 반도체 기판(100) 상부에 게이트 산화막(미도시)을 형성한다.
이때, 셀 영역(C)의 상기 반도체 기판(100)은 N 타입의 불순물로 도핑되어 있고, 페리 영역(F)의 상기 반도체 기판(100)은 P 타입의 불순물로 도핑되어 있는 것이 바람직하다.
그 다음, 상기 게이트 산화막 상부에 게이트 폴리실리콘층(102), 게이트 전극층(104), 제 1 하드마스크층(106)을 형성한다.
이때, 상기 게이트 전극층(104)은 W 및 WN 중 선택된 어느 하나로 형성하고, 상기 제 1 하드마스크층(106)은 질화막으로 형성하는 것이 바람직하다.
그 다음, 상기 제 1 하드마스크층(106) 상부에 제 2 하드마스크층(108) 및 제 3 하드마스크층(110)을 형성한다.
이때, 상기 제 2 하드마스크층(108)은 폴리머(polymer)막을 스핀 온 코팅(SOC; Spin On Coating)한 후, 베이킹(baking)하여 형성하는 것이 바람직하다.
여기서, 상기 폴리머(polymer)막은 탄소(C)가 약 90wt% 함유된 노볼락 수지를 포함하고 있는 것이 바람직하다.
그리고, 상기 제 3 하드마스크층(110)은 실리콘(Si)을 일정비율, 예컨대 25% 이상 함유한 물질을 스핀 온 코팅(SOC; Spin On Coating)한 후, 베이킹하여 형성하고, 반사방지막(BARC; Bottom Anti-Reflective Coating) 및 하드마스크의 역할을 동시에 수행하는 것이 바람직하다.
또한, 상기 제 2 및 제 3 하드마스크층(108, 110)이 후속 제 2 감광막 패턴(114) 제거공정시 유기용매에 의해 제거되지 않도록 하기 위해 베이킹 온도를 일반적인 감광막 형성 온도보다 10~20℃ 높게 하여 가교(Crosslinking)화 시키는 것이 바람직하다.
그 다음, 상기 제 3 하드마스크층(110) 상부에 게이트 예정영역을 노출시키는 제 1 감광막 패턴(112)을 형성한다.
도 2b를 참조하면, 상기 제 1 감광막 패턴(112)을 마스크로 상기 제 3 하드마스크층(110)을 식각하여 제 3 하드마스크층 패턴(110a)을 형성한다.
이때, 상기 제 3 하드마스크층(110) 식각 공정은 CHF3, CF4 및 이들의 조합 중 선택된 하나의 가스를 사용하여 수행하는 것이 바람직하다.
그 다음, 상기 제 3 하드마스크층 패턴(110a)을 마스크로 상기 제 2 하드마 스크층(108)을 식각하여 제 2 하드마스크층 패턴(108a)을 형성한다.
이때, 상기 제 2 하드마스크층(108) 식각 공정은 O2, N2, H2 및 이들의 조합 중 선택된 하나의 가스를 사용하여 수행하는 것이 바람직하다.
그 다음, 상기 제 1 감광막 패턴(112)을 제거한다.
도 2c를 참조하면, 전체 표면 상부에 제 2 감광막(미도시)을 형성하고, 셀 차단 마스크로 상기 제 2 감광막을 노광 및 현상하여 제 2 감광막 패턴(114)을 형성한다.
이때, 상기 제 2 감광막은 I-line용 감광막을 사용하는 것이 바람직하며, 후속 트리밍 공정시 상기 제 2 감광막이 식각되어 셀 영역(C)의 상기 제 3 하드마스크층 패턴(110a)이 노출되지 않도록 상기 제 3 하드마스크층 패턴(110a) 상측으로 부터 900~1100Å의 두께로 형성하는 것이 바람직하다.
도 2d를 참조하면, 상기 제 2 하드마스크층 패턴(108a)에 트리밍(trimming) 공정을 실시하여 원하는 게이트 선폭만큼 상기 제 2 하드마스크층 패턴(108a)의 선폭(CD)을 감소시킨다.
이때, 상기 제 2 하드마스크층 패턴(108a) 식각 공정은 O2, N2 및 이들의 조합 중 선택된 하나의 가스를 사용하여 수행하는 것이 바람직하다.
도 2e를 참조하면, 상기 제 2 감광막 패턴(114)을 제거한다.
이때, 상기 제 2 감광막 패턴(114) 제거 공정은 유기용매인 씨너(thinner)를 현상액으로 사용하여 수행하는 것이 바람직하다.
도 2f를 참조하면, 상기 제 2 및 제 3 하드마스크층 패턴(108a, 110a)을 마 스크로 상기 제 1 하드마스크층(106)을 식각하여 제 1 하드마스크층 패턴(106a)을 형성한다.
이때, 상기 제 1 하드마스크층(106) 식각 공정은 CF4, CHF3 및 이들의 조합 중 선택된 하나의 가스를 사용하여 수행하는 것이 바람직하다.
그 다음, 상기 제 3 하드마스크층 패턴(110a)을 제거한다.
그 다음, 후속 공정으로 상기 제 1 및 제 2 하드마스층 패턴(106a, 108a)을 마스크로 상기 게이트 전극층(104), 상기 게이트 폴리실리콘층(102)을 식각하여 게이트를 완성한다.
도 3은 도 2d에 도시된 제 2 및 제 3 하드마스크층 패턴(108a, 110a)을 도시한 사진이다.
도 3을 참조하면, 상기 제 2 및 제 3 하드마스크층 패턴(108a, 110a)은 스텝 커버리지(step coverage) 특성이 우수하고, 식각(etch) 내성이 강해 트리밍 공정을 효율적으로 수행할 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 소자의 제조방법은, 폴리머막과 실리콘(Si)을 함유한 하드마스크층을 사용함으로써 페리 영역의 게이트 선폭을 조절하기 위한 트리밍(trimming) 공정을 효율적으로 수행할 수 있고, CVD(chemical vapor deposition) 방법 대신 스핀 온 코팅(spin on coating) 방법을 사용하여 비용을 절감할 수 있다. 또한, 추가로 반사방지막을 형성할 필요가 없어 공정을 단순화할 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (13)
- 셀 영역과 주변회로 영역이 구분된 반도체 기판 상부에 폴리실리콘층, 전극층, 제 1 하드마스크층, 제 2 하드마스크층 및 제 3 하드마스크층을 형성하는 단계;게이트 마스크를 이용한 사진 식각공정으로 제 3 하드마스크층 패턴 및 제 2 하드마스크층 패턴을 형성하는 단계;상기 주변회로 영역의 상기 제 2 하드마스크층 패턴을 트리밍(trimming)하여 상기 제 2 하드마스크층 패턴의 선폭을 예정된 선폭만큼 감소시키는 단계; 및상기 제 3 하드마스크층 패턴을 제거하고, 상기 제 2 하드마스크층 패턴을 마스크로 상기 제 1 하드마스크층, 상기 전극층 및 상기 폴리실리콘층을 식각하여 게이트를 완성하는 단계를 포함하되,상기 제 2 하드마스크층은 폴리머막을 포함하고, 상기 제 3 하드마스크층은 실리콘(Si)을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 1 하드마스크층은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 폴리머막은 노볼락 수지를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 삭제
- 제 1 항에 있어서, 상기 제 2 및 제 3 하드마스크층은 스핀 온 코팅(spin on coating) 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 3 하드마스크층 식각 공정은 CHF3, CF4 및 이들의 조합 중 선택된 하나의 가스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 2 하드마스크층 식각 공정은 O2, N2, H2 및 이들의 조합 중 선택된 하나의 가스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 2 하드마스크층 패턴 트리밍 공정은 O2, N2 및 이들의 조합 중 선택된 하나의 가스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 2 하드마스크층 패턴을 트리밍하는 단계는전체 표면 상부에 감광막을 형성하는 단계;셀 차단 마스크로 상기 감광막을 노광 및 현상하여 상기 주변회로 영역을 노 출시키는 감광막 패턴을 형성하는 단계;상기 주변회로 영역의 상기 제 2 하드마스크층 패턴을 트리밍하는 단계; 및상기 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 9 항에 있어서, 상기 감광막은 I-line용 감광막인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 9 항에 있어서, 상기 감광막은 상기 제 3 하드마스크층 패턴 상측으로부터 900~1100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 9 항에 있어서, 상기 감광막 패턴 제거 공정은 씨너(thinner)를 현상액으로 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 1 하드마스크층 식각 공정은 CF4, CHF3 및 이들의 조합 중 선택된 하나의 가스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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