KR20050039084A - 넌-살리사이드 공정을 이용하여 반도체 소자를 제조하는방법 - Google Patents
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Abstract
본 발명은 LDD(Lightly Doped Drain) 접합 프로파일을 갖는 고전압 트랜지스터(High Voltage Transistor)의 브레이크다운 전압 특성을 향상시키는 넌-살리사이드 공정을 이용하여 반도체 소자를 제조하는 방법에 관한 것이다. 본 발명에 따른 반도체 소자를 제조하는 방법은, ⅰ) 반도체 기판 상에 게이트를 형성하는 단계; ⅱ) 상기 게이트를 마스크로 하여 LDD(Lightly Doped Drain) 이온 주입 영역을 형성하는 단계; ⅲ) 상기 게이트 및 LDD 영역이 정의된 기판상에 질화막을 증착한 후, 전면 식각을 통해 질화막 스페이서(Nitride Spacer)를 형성하는 단계; ⅳ) 상기 질화막 스페이서가 형성된 상기 기판상의 넌 살리사이드 영역 전면에 넌 살리사이드 물질을 증착하는 단계; 및 ⅴ) 상기 넌 살리사이드 물질을 증착한 후에 소스/드레인(S/D) 불순물 주입 공정을 통하여 S/D 확산 영역을 형성하는 단계를 포함하여 이루어진다. 본 발명에 따르면, 넌 살리사이드 TEOS 증착 이후에 S/D 이온 주입을 진행함으로써 넌 살리사이드 TEOS 두께만큼의 스페이서를 더 확보하여 LDD 이온주입과 N+ 이온주입 간의 공핍 영역 폭을 증가시킴으로써, 플래시 고전압 트랜지스터의 접합 브레이크다운 전압을 향상시킬 수 있다.
Description
본 발명은 넌-살리사이드(Non-salicide) 공정을 이용하여 반도체 소자를 제조하는 방법에 관한 것으로, 보다 구체적으로, LDD(Lightly Doped Drain) 접합 프로파일을 갖는 고전압 트랜지스터(High Voltage Transistor)의 브레이크다운 전압(Breakdown Voltage) 특성을 향상시키는 넌-살리사이드 공정을 이용하여 반도체 소자를 제조하는 방법에 관한 것이다.
일반적으로, 0.25㎛급 이하의 로직 코어 영역의 트랜지스터는 살리사이드 공정을 적용하고 있으나, ESD용 보호회로가 필요한 입출력 단자 영역에서는 넌 살리사이드 공정을 필요로 하는 경우가 많다. 이 경우에 있어서, 넌 살리사이드 영역은 소스/드레인 콘택과 게이트 사이의 확산층에만 형성되도록 하고, 나머지 확산층 영역(콘택 영역)과 게이트 전극 위에는 저항(확산층 영역에서의 접촉 저항과 게이트에서의 시트 저항)을 낮추기 위하여 살리사이드를 형성하는 것이 일반적이다.
또한, 플랫셀 타입의 마스크 롬이나 EEPROM 계열의 비휘발성 소자들 중에는 게이트 형성 공정 이전에 메모리 셀 영역에서의 소스/드레인 층으로 BN+(Buried N+) 확산층을 사용하는 기법들이 많다. 또한, 메모리와 로직 공정을 한 개의 칩 내에 구현하는 SOC화 추세에서는 이러한 비휘발성 소자들이 살리사이드 공정을 기본으로 하는 로직 공정의 토대 위에 구현되고 있는 실정이다.
상기한 살리사이드 공정이란 트랜지스터 형성시 소스/드레인, LDD (Lightly Doped Drain) 영역 형성 후에 소자의 소스/드레인 확산 영역과 게이트 배선의 저항을 낮추기 위하여 8족의 금속 원소(Ni, Co, Pt 등) 혹은 티타늄(Ti) 등의 재료를 스퍼터링한 후에 어닐링하며, 이때 산화물층 위의 금속은 반응이 일어나지 않으므로 습식 식각을 통하여 소스/드레인 및 게이트 상부를 제외한 영역의 메탈을 제거하는 일련의 공정을 말한다. 특히, 고속을 구현하여야 하는 로직 소자에서는 게이트 저항과 콘택의 저항 증가로 인하여 퍼포먼스 측면에서 큰 문제가 발생하는데 이는 구조적인 측면에서 첫째, 콘택홀 크기를 작게 할 경우 콘택 저항값을 보증하지 못하며 이는 상호연결 상에서의 지연을 초래하며 소자 전체적으로 고속을 구현하지 못한다. 둘째, 기존의 확산 구조에서는 시트 저항이 크기 때문에 자연히 배선과의 콘택 저항도 크다. 이 또한 초고속을 구현하여야 하는 로직 소자에서는 치명적 장애 요인이다. 따라서 확산 시트 저항을 개선하여 콘택 저항을 감소시킬 수 있는 살리사이드 공정을 채택하게 된다.
한편, MOSFET 소자의 폴리 게이트 전극과 소스/드레인 영역에 살리사이드를 형성하여 소자의 동작 특성을 향상시키는 기술은 일반적인 기술이며, 로직 소자에서는 살리사이드 구조의 트랜지스터와 넌 살리사이드 구조의 소자가 동일 칩 내에 만들어지는 것 또한 일반적인 기술이다.
이하, 도 1a 내지 도 1e 및 도 2를 참조하여, 종래 기술에 따른 넌-살리사이드 공정을 이용하여 반도체 소자를 제조하는 공정을 설명한다.
도 1a 내지 도 1e는 종래의 기술에 따른 넌-살리사이드 공정을 이용하여 반도체 소자를 제조하는 공정을 나타내는 도면들이다.
먼저, LDD(Lightly Doped Drain) 접합 구조를 갖는 트랜지스터를 제조하기 위해서는 먼저 도 1a와 같이 반도체 기판(11) 상에 게이트(12)를 형성한다.
다음으로, P31(Phosphorus)을 이용하여 소스/드레인 접합 영역에 LDD 이온 주입(implantation)하여, LDD 이온 주입 영역(13a, 13b)을 형성한다(도 1b 참조). 여기서, 통상적으로 트랜지스터에서 LDD 접합 구조를 사용하는 이유는 접합 브레이크다운 전압을 증가시키고, 채널 핫 캐리어(Hot Carrier) 발생을 줄이기 위한 것이다.
다음으로, 스페이서 질화막을 상기 게이트(12)의 양쪽 측벽에 증착한 후에, 스페이서 질화막의 식각을 통해 질화막 스페이서(Nitride Spacer)(14a, 14b)를 형성한다(도 1c 참조).
다음으로, 소스/드레인 접합을 형성하기 위해 예를 들어, AS75를 이용하여 N+ 소스/드레인(S/D) 이온 주입하여 소스/드레인 확산 영역(15a, 15b)을 형성한다(도 1d 참조).
마지막으로, 넌 살리사이드 TEOS(tetra-ethyl-ortho-silicate)(16)를 넌 살리사이드(Non-salicide) 공정을 위한 영역에 증착한다(도 1e 참조).
한편, 도 2는 종래의 기술에 따른 LDD 접합 프로파일을 갖는 고전압 트랜지스터의 접합 프로파일을 나타내는 도면이다.
전술한 바와 같이, 현재 개발 중인 플래시 고전압 트랜지스터는 도 1a 내지 1e의 공정 순서로 만들어지고 있다. 도 1a 및 도 1e를 다시 참조하면, 종래의 LDD 접합 프로파일을 갖는 고전압 트랜지스터는 질화막 스페이서(14a, 14b) 폭이 작아져 상기 LDD 영역 및 N+ 접합 영역의 거리 L이 작아져 트랜지스터 브레이크다운 전압(BV) 특성이 나빠질 수 있다. 통상적으로 플래시(Flash) 공정은 플래시 셀과 주변회로 트랜지스터의 모든 경우를 고려해서 공정을 설계해야 한다. 일반적으로 살리사이드(Salicide) 공정을 사용할 경우, 습식 식각(Wet etch) 공정을 사용해야 하므로 상기 질화막 스페이서(14a, 14b)를 사용하게 된다.
한편, 최근 반도체 기술이 고집적화됨에 따라 배선 간격이 줄어들수록 STI(Shallow Trench Isolation) 기술을 사용하고 있고, 이러한 접합에 따른 스페이서 폭도 작아지고 있다. 그런데, 상기 플래시의 특성상 13V 이상을 펌핑(Pumping)해야 하므로 펌핑 회로에 사용되는 플래시 고전압 트랜지스터의 접합 브레이크다운 전압도 13V 이상의 특성을 만족시켜야 한다. 그러나 도 2에 도시된 바와 같이, 질화막 스페이서(14a, 14b)의 폭이 작아지게 되면, 반도체 기판(P-substrate)(11)과 N+ 접합 영역(15a, 15b) 사이의 LDD 공핍영역(13a, 13b) 폭 L이 작아지게 되고, 이로 인해 접합 브레이크다운 전압이 작아지는 현상이 나타난다. 통상적으로, 이러한 트랜지스터의 접합 브레이크다운 전압이 낮아지게 되면 펌핑 회로에서 높은 전압을 형성할 수 없기 때문에 프로그래밍 및 소거(Erase)를 하기 위한 적당한 바이어스(Bias)를 인가할 수 없게 되므로 플래시 셀의 효율이 떨어져 경쟁력 있는 제품을 만들 수 없다는 문제점이 있다.
상기 문제점을 해결하기 위한 본 발명의 목적은 LDD 접합 프로파일을 갖는 고전압 트랜지스터의 브레이크다운 전압 특성을 향상시킬 수 있는 넌-살리사이드 공정을 이용하여 반도체 소자를 제조하는 방법을 제공하기 위한 것이다.
또한, 본 발명의 다른 목적은 넌-살리사이드 공정을 사용하는 모든 소자에 있어서 넌-살리사이드 TEOS막을 이용하여 스페이서 폭을 늘리지 않고도 브레이크다운 전압 특성을 개선할 수 있는 넌-살리사이드 공정을 이용하여 반도체 소자를 제조하는 방법을 제공하기 위한 것이다.
상기 목적을 달성하기 위한 수단으로서, 본 발명에 따른 넌-살리사이드 공정을 이용하여 반도체 소자를 제조하는 방법은, ⅰ) 반도체 기판 상에 게이트를 형성하는 단계; ⅱ) 상기 게이트를 마스크로 하여 LDD(Lightly Doped Drain) 이온 주입 영역을 형성하는 단계; ⅲ) 상기 게이트 및 LDD 영역이 정의된 기판상에 질화막을 증착한 후, 전면 식각을 통해 질화막 스페이서(Nitride Spacer)를 형성하는 단계; ⅳ) 상기 질화막 스페이서가 형성된 상기 기판상의 넌 살리사이드 영역 전면에 넌 살리사이드 물질을 증착하는 단계; 및 ⅴ) 상기 넌 살리사이드 물질을 증착한 후에 소스/드레인(S/D) 불순물 주입 공정을 통하여 S/D 확산 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
여기서, 상기 넌 살리사이드 TEOS는 이온 주입에 대한 스크린 층(screen layer)으로 사용되는 것을 특징으로 한다.
여기서, 상기 스페이서의 실질적인 폭은 상기 질화막 스페이서 폭과 상기 넌 살리사이드 TEOS 두께를 합한 만큼인 것을 특징으로 한다.
본 발명에 따르면, 넌 살리사이드 TEOS 증착 이후 에 N+ S/D 이온 주입을 진행함으로써 넌 살리사이드 TEOS 두께만큼의 스페이서를 더 확보하여 LDD 이온주입과 N+ 이온주입 간의 공핍 영역 폭을 증가시킴으로써, 플래시 고전압 트랜지스터의 접합 브레이크다운 전압을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 넌-살리사이드 공정을 이용하여 반도체 소자를 제조하는 방법을 상세히 설명한다.
도 3a 내지 도3e는 본 발명에 따른 넌-살리사이드 공정을 이용하여 반도체 소자를 제조하는 공정을 나타내는 도면들이다.
최근, 반도체 소자가 고집적화되면서 디자인룰이 0.18㎛ 기술에서는 종래의 0.25㎛ 기술에서보다 스페이서 폭을 약 70%로 스케일 다운해서 셀과 주변 트랜지스터를 개발하고 있다. 스페이서 폭을 줄일 경우, 플래시 고전압 트랜지스터에서 LDD 이온주입과 N+ S/D 이온 주입 간의 거리가 작아져 접합 브레이크다운 전압이 낮아지는 현상이 발생하는데, 본 발명에서는 공정 순서만을 바꾸어 접합 브레이크다운 전압 특성을 개선하게 된다.
본 발명은 도 3a 내지 도 3e와 같은 공정 순서로 이루어지며, 도 3a 내지 도 3c는 기존의 공정 순서 도 1a 내지 도 1c와 동일하다.
먼저, LDD(Lightly Doped Drain) 접합 구조를 갖는 트랜지스터를 제조하기 위해서는 먼저 도 3a와 같이 반도체 기판(31) 상에 게이트(32)를 형성한다.
다음으로, P31(Phosphorus)을 이용하여 소스/드레인 접합 영역에 LDD 이온 주입(implantation)하여, LDD 이온 주입 영역(33a, 33b)을 형성한다(도 3b 참조). 여기서, 통상적으로 트랜지스터에서 LDD 접합 구조를 사용하는 이유는 접합 브레이크다운 전압을 증가시키고, 채널 핫 캐리어(Hot Carrier) 발생을 줄이기 위한 것이다.
다음으로, 스페이서 질화막을 상기 게이트(32)의 양쪽 측벽에 증착한 후에, 스페이서 질화막의 식각을 통해 질화막 스페이서(Nitride Spacer)(34a, 34b)를 형성한다(도 3c 참조).
다음으로, 스페이서 질화막(34a, 34b) 식각 이후 넌 살리사이드 TEOS(tetra-ethyl- ortho-silicate)(35)를 증착하게 되는데, 기존의 넌 살리사이드 공정을 위해 사용하는 넌 살리사이드 TEOS막(35)으로 스페이서 폭을 증가시켜 접합 브레이크다운 전압을 증가시키게 된다(도 3d 참조). 도시된 바와 같이 넌 살리사이드 TEOS(35)를 스크린 층(screen layer)으로 사용하여, 후속적으로 N+ S/D 이온주입을 진행하게 된다. 도 1d를 다시 참조하면, 기존의 공정에서는 스페이서(14a, 14b) 식각 후에 나머지 층(이온 주입 스크린 층)이 거의 없기 때문에 N+ S/D 이온 주입 진행시에 AS75 입자가 실리콘에 주입되는 경우에 실리콘 격자와 충돌하지 않고, 실리콘 깊숙이 침투하는 채널링(channeling) 현상이 발생하였으나, 본 발명에서는 넌 살리사이드 TEOS(35)를 이온 주입 스크린 층으로 사용함으로써, 보다 균일한 이온 주입 분포를 갖게 되어 트랜지스터 소자의 균일성을 향상시킬 수 있다. 이후, 도 4를 참조하여 구체적으로 설명하기로 한다.
마지막으로, 넌 살리사이드 TEOS(35) 증착 이후에 N+ S/D 이온 주입하여 S/D 확산 영역(36a, 36b)을 형성하게 되며, 실질적인 스페이서(34a, 34b) 폭이 질화막 스페이서 폭 + 넌 살리사이드 TEOS 두께가 되고, 또한 N+ S/D 이온 주입 진행시에 LDD 이온 주입 영역과 N+ 이온 주입 영역 사이의 공핍 영역 폭을 증가시켜, 플래시 고전압 접합 브레이크다운 전압을 증가시킬 수 있다(도 3e 참조). 따라서 스페이서 측벽 외측에 형성된 TEOS(35)를 이온 주입의 보호막으로 사용하여 접합 브레이크다운 전압 특성을 개선할 수 있다.
도 4는 본 발명에 따른 LDD 접합 프로파일을 갖는 고전압 트랜지스터의 접합 프로파일을 나타내는 도면이다.
본 발명에 따른 도 4를 종래의 기술에 따른 도 2와 비교하면, 종래에는 LDD 영역 및 N+ 접합 영역의 거리가 L이지만, 본 발명에서는 LDD 이온 주입 영역과 N+ 이온 주입 영역 사이의 공핍 영역 폭이 L'가 되므로 L'-L 만큼의 간격이 넓어지는 것을 알 수 있다. 도 4에 도시된 바와 같이, 넌 살리사이드 TEOS(35) 증착 이후 에 N+ S/D 이온 주입을 진행함으로써 넌 살리사이드 TEOS(35) 두께만큼의 스페이서를 더 확보하여 LDD 이온주입과 N+ 이온주입 간의 공핍 영역 폭(L')을 L'-L만큼 증가시킴으로써, 플래시 고전압 트랜지스터의 접합 브레이크다운 전압을 증가시킬 수 있게 된다.
이상의 설명에서 본 발명은 특정의 실시예와 관련하여 도시 및 설명하였지만, 특허청구범위에 의해 나타난 발명의 사상 및 영역으로부터 벗어나지 않는 한도 내에서 다양한 개조 및 변화가 가능하다는 것을 당업계에서 통상의 지식을 가진 자라면 누구나 쉽게 알 수 있을 것이다.
본 발명에 따른 넌-살리사이드 공정을 이용하여 반도체 소자를 제조하는 방법은 LDD 접합 프로파일을 갖는 고전압 트랜지스터의 브레이크다운 전압 특성을 향상시킬 수 있다.
또한, 본 발명에 따르면, 넌-살리사이드 TEOS막을 이용하여 스페이서 폭을 늘리지 않고도 브레이크다운 전압 특성을 개선할 수 있기 때문에 넌-살리사이드 공정을 사용하는 모든 소자에 적용할 수 있다.
도 1a 내지 도 1e는 종래의 기술에 따른 넌-살리사이드 공정을 이용하여 반도체 소자를 제조하는 공정을 나타내는 도면들이다.
도 2는 종래의 기술에 따른 LDD 접합 프로파일을 갖는 고전압 트랜지스터의 접합 프로파일을 나타내는 도면이다.
도 3a 내지 도3e는 본 발명에 따른 넌-살리사이드 공정을 이용하여 반도체 소자를 제조하는 공정을 나타내는 도면들이다.
도 4는 본 발명에 따른 LDD 접합 프로파일을 갖는 고전압 트랜지스터의 접합 프로파일을 나타내는 도면이다.
Claims (4)
- 넌-살리사이드(Non-Salicide) 공정을 이용하여 반도체 소자를 제조하는 방법에 있어서,ⅰ) 반도체 기판 상에 게이트를 형성하는 단계;ⅱ) 상기 게이트를 마스크로 하여 LDD(Lightly Doped Drain) 이온 주입 영역을 형성하는 단계;ⅲ) 상기 게이트 및 LDD 영역이 정의된 기판상에 질화막을 증착한 후, 전면 식각을 통해 질화막 스페이서(Nitride Spacer)를 형성하는 단계;ⅳ) 상기 질화막 스페이서가 형성된 상기 기판상의 넌 살리사이드 영역 전면에 넌 살리사이드 물질을 증착하는 단계; 및ⅴ) 상기 넌 살리사이드 물질을 증착한 후에 소스/드레인(S/D) 불순물 주입 공정을 통하여 S/D 확산 영역을 형성하는 단계를 포함하여 이루어지는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 넌 살리사이드 물질은 TEOS를 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제2항에 있어서,상기 넌 살리사이드 TEOS는 이온 주입에 대한 스크린 층(screen layer)으로 사용되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 스페이서의 실질적인 폭은 상기 질화막 스페이서 폭과 상기 넌 살리사이드 TEOS 두께를 합한 만큼인 것을 특징으로 하는 반도체 소자의 제조 방법.
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| KR1020030074446A KR100545198B1 (ko) | 2003-10-23 | 2003-10-23 | 넌-살리사이드 공정을 이용하여 반도체 소자를 제조하는방법 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100790291B1 (ko) * | 2006-08-29 | 2008-01-02 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
-
2003
- 2003-10-23 KR KR1020030074446A patent/KR100545198B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100790291B1 (ko) * | 2006-08-29 | 2008-01-02 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
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