KR20050039084A - A method for manufacturing a semiconductor device using a non-salicide process - Google Patents
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Abstract
본 발명은 LDD(Lightly Doped Drain) 접합 프로파일을 갖는 고전압 트랜지스터(High Voltage Transistor)의 브레이크다운 전압 특성을 향상시키는 넌-살리사이드 공정을 이용하여 반도체 소자를 제조하는 방법에 관한 것이다. 본 발명에 따른 반도체 소자를 제조하는 방법은, ⅰ) 반도체 기판 상에 게이트를 형성하는 단계; ⅱ) 상기 게이트를 마스크로 하여 LDD(Lightly Doped Drain) 이온 주입 영역을 형성하는 단계; ⅲ) 상기 게이트 및 LDD 영역이 정의된 기판상에 질화막을 증착한 후, 전면 식각을 통해 질화막 스페이서(Nitride Spacer)를 형성하는 단계; ⅳ) 상기 질화막 스페이서가 형성된 상기 기판상의 넌 살리사이드 영역 전면에 넌 살리사이드 물질을 증착하는 단계; 및 ⅴ) 상기 넌 살리사이드 물질을 증착한 후에 소스/드레인(S/D) 불순물 주입 공정을 통하여 S/D 확산 영역을 형성하는 단계를 포함하여 이루어진다. 본 발명에 따르면, 넌 살리사이드 TEOS 증착 이후에 S/D 이온 주입을 진행함으로써 넌 살리사이드 TEOS 두께만큼의 스페이서를 더 확보하여 LDD 이온주입과 N+ 이온주입 간의 공핍 영역 폭을 증가시킴으로써, 플래시 고전압 트랜지스터의 접합 브레이크다운 전압을 향상시킬 수 있다.The present invention relates to a method of manufacturing a semiconductor device using a non-salicide process for improving breakdown voltage characteristics of a high voltage transistor having a lightly doped drain (LDD) junction profile. The method of manufacturing a semiconductor device according to the present invention comprises the steps of: i) forming a gate on a semiconductor substrate; Ii) forming a lightly doped drain (LDD) ion implantation region using the gate as a mask; Iv) depositing a nitride film on the substrate on which the gate and the LDD region are defined, and forming a nitride spacer through front side etching; Iii) depositing a non-salicide material on the entire surface of the non-salicide region on the substrate on which the nitride film spacer is formed; And iii) forming an S / D diffusion region through a source / drain (S / D) impurity implantation process after depositing the non-salicide material. According to the present invention, the S / D ion implantation is performed after the non-salicide TEOS deposition to further secure a spacer equal to the non-salicide TEOS thickness, thereby increasing the depletion region width between the LDD ion implantation and the N + ion implantation, thereby increasing the flash high voltage transistor. The junction breakdown voltage can be improved.
Description
본 발명은 넌-살리사이드(Non-salicide) 공정을 이용하여 반도체 소자를 제조하는 방법에 관한 것으로, 보다 구체적으로, LDD(Lightly Doped Drain) 접합 프로파일을 갖는 고전압 트랜지스터(High Voltage Transistor)의 브레이크다운 전압(Breakdown Voltage) 특성을 향상시키는 넌-살리사이드 공정을 이용하여 반도체 소자를 제조하는 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device using a non-salicide process, and more particularly, to a breakdown of a high voltage transistor having a lightly doped drain (LDD) junction profile. The present invention relates to a method for manufacturing a semiconductor device using a non-salicide process for improving voltage (Breakdown Voltage) characteristics.
일반적으로, 0.25㎛급 이하의 로직 코어 영역의 트랜지스터는 살리사이드 공정을 적용하고 있으나, ESD용 보호회로가 필요한 입출력 단자 영역에서는 넌 살리사이드 공정을 필요로 하는 경우가 많다. 이 경우에 있어서, 넌 살리사이드 영역은 소스/드레인 콘택과 게이트 사이의 확산층에만 형성되도록 하고, 나머지 확산층 영역(콘택 영역)과 게이트 전극 위에는 저항(확산층 영역에서의 접촉 저항과 게이트에서의 시트 저항)을 낮추기 위하여 살리사이드를 형성하는 것이 일반적이다.In general, transistors in a logic core region of 0.25 탆 or less have a salicide process, but a nonsalicide process is often required in an input / output terminal region requiring an ESD protection circuit. In this case, the non-salicide region is formed only in the diffusion layer between the source / drain contact and the gate, and the resistance (contact resistance in the diffusion layer region and sheet resistance in the gate) over the remaining diffusion layer region (contact region) and the gate electrode. It is common to form salicides to lower the temperature.
또한, 플랫셀 타입의 마스크 롬이나 EEPROM 계열의 비휘발성 소자들 중에는 게이트 형성 공정 이전에 메모리 셀 영역에서의 소스/드레인 층으로 BN+(Buried N+) 확산층을 사용하는 기법들이 많다. 또한, 메모리와 로직 공정을 한 개의 칩 내에 구현하는 SOC화 추세에서는 이러한 비휘발성 소자들이 살리사이드 공정을 기본으로 하는 로직 공정의 토대 위에 구현되고 있는 실정이다.In addition, among the flat cell type mask ROM or the EEPROM-based nonvolatile devices, many techniques use a BN + diffusion layer as a source / drain layer in a memory cell region before a gate forming process. In addition, in the SOC trend of implementing memory and logic processes in one chip, these nonvolatile devices are being implemented on the basis of the salicide-based logic process.
상기한 살리사이드 공정이란 트랜지스터 형성시 소스/드레인, LDD (Lightly Doped Drain) 영역 형성 후에 소자의 소스/드레인 확산 영역과 게이트 배선의 저항을 낮추기 위하여 8족의 금속 원소(Ni, Co, Pt 등) 혹은 티타늄(Ti) 등의 재료를 스퍼터링한 후에 어닐링하며, 이때 산화물층 위의 금속은 반응이 일어나지 않으므로 습식 식각을 통하여 소스/드레인 및 게이트 상부를 제외한 영역의 메탈을 제거하는 일련의 공정을 말한다. 특히, 고속을 구현하여야 하는 로직 소자에서는 게이트 저항과 콘택의 저항 증가로 인하여 퍼포먼스 측면에서 큰 문제가 발생하는데 이는 구조적인 측면에서 첫째, 콘택홀 크기를 작게 할 경우 콘택 저항값을 보증하지 못하며 이는 상호연결 상에서의 지연을 초래하며 소자 전체적으로 고속을 구현하지 못한다. 둘째, 기존의 확산 구조에서는 시트 저항이 크기 때문에 자연히 배선과의 콘택 저항도 크다. 이 또한 초고속을 구현하여야 하는 로직 소자에서는 치명적 장애 요인이다. 따라서 확산 시트 저항을 개선하여 콘택 저항을 감소시킬 수 있는 살리사이드 공정을 채택하게 된다.The salicide process is a group 8 metal element (Ni, Co, Pt, etc.) in order to lower the resistance of the source / drain diffusion region and the gate wiring of the device after the formation of the source / drain and lightly doped drain (LDD) regions during transistor formation. Alternatively, annealing is performed after sputtering a material such as titanium (Ti). In this case, since the metal on the oxide layer does not react, it refers to a series of processes of removing metals in regions other than the source / drain and the gate top through wet etching. Particularly, in the logic device that needs to implement high speed, there is a big problem in terms of performance due to the increase of the gate resistance and the resistance of the contact. In terms of structure, the contact resistance value is not guaranteed when the contact hole size is reduced. This causes delays in the connection and does not allow high speeds across the device. Second, since the sheet resistance is large in the conventional diffusion structure, the contact resistance with the wiring is also large. This is also a fatal obstacle in logic devices that require high speeds. Therefore, the salicide process can be adopted to improve the diffusion sheet resistance and reduce the contact resistance.
한편, MOSFET 소자의 폴리 게이트 전극과 소스/드레인 영역에 살리사이드를 형성하여 소자의 동작 특성을 향상시키는 기술은 일반적인 기술이며, 로직 소자에서는 살리사이드 구조의 트랜지스터와 넌 살리사이드 구조의 소자가 동일 칩 내에 만들어지는 것 또한 일반적인 기술이다.On the other hand, a technique of improving the operating characteristics of the device by forming salicide in the poly gate electrode and the source / drain region of the MOSFET device is a general technique, and in the logic device, the transistor of the salicide structure and the device of the non-salicide structure are the same chip. Being built inside is a common technique.
이하, 도 1a 내지 도 1e 및 도 2를 참조하여, 종래 기술에 따른 넌-살리사이드 공정을 이용하여 반도체 소자를 제조하는 공정을 설명한다.Hereinafter, a process of manufacturing a semiconductor device using a non-salicide process according to the prior art will be described with reference to FIGS. 1A to 1E and 2.
도 1a 내지 도 1e는 종래의 기술에 따른 넌-살리사이드 공정을 이용하여 반도체 소자를 제조하는 공정을 나타내는 도면들이다.1A to 1E are diagrams illustrating a process of fabricating a semiconductor device using a non-salicide process according to the related art.
먼저, LDD(Lightly Doped Drain) 접합 구조를 갖는 트랜지스터를 제조하기 위해서는 먼저 도 1a와 같이 반도체 기판(11) 상에 게이트(12)를 형성한다.First, in order to manufacture a transistor having a lightly doped drain (LDD) junction structure, a gate 12 is first formed on a semiconductor substrate 11 as shown in FIG. 1A.
다음으로, P31(Phosphorus)을 이용하여 소스/드레인 접합 영역에 LDD 이온 주입(implantation)하여, LDD 이온 주입 영역(13a, 13b)을 형성한다(도 1b 참조). 여기서, 통상적으로 트랜지스터에서 LDD 접합 구조를 사용하는 이유는 접합 브레이크다운 전압을 증가시키고, 채널 핫 캐리어(Hot Carrier) 발생을 줄이기 위한 것이다.Next, LDD ion implantation regions 13a and 13b are formed by implanting LDD ions into the source / drain junction region using P 31 (Phosphorus) (see FIG. 1B). Here, the reason for using the LDD junction structure in the transistor is typically to increase the junction breakdown voltage, and to reduce the occurrence of channel hot carrier (Hot Carrier).
다음으로, 스페이서 질화막을 상기 게이트(12)의 양쪽 측벽에 증착한 후에, 스페이서 질화막의 식각을 통해 질화막 스페이서(Nitride Spacer)(14a, 14b)를 형성한다(도 1c 참조).Next, after the spacer nitride film is deposited on both sidewalls of the gate 12, nitride spacers 14a and 14b are formed by etching the spacer nitride film (see FIG. 1C).
다음으로, 소스/드레인 접합을 형성하기 위해 예를 들어, AS75를 이용하여 N+ 소스/드레인(S/D) 이온 주입하여 소스/드레인 확산 영역(15a, 15b)을 형성한다(도 1d 참조).Next, to form a source / drain junction, N + source / drain (S / D) ions are implanted using, for example, AS 75 to form source / drain diffusion regions 15a and 15b (see FIG. 1D). .
마지막으로, 넌 살리사이드 TEOS(tetra-ethyl-ortho-silicate)(16)를 넌 살리사이드(Non-salicide) 공정을 위한 영역에 증착한다(도 1e 참조).Finally, non-salicide tetra-ethyl-ortho-silicate (TEOS) 16 is deposited in the area for the non-salicide process (see FIG. 1E).
한편, 도 2는 종래의 기술에 따른 LDD 접합 프로파일을 갖는 고전압 트랜지스터의 접합 프로파일을 나타내는 도면이다.2 is a diagram illustrating a junction profile of a high voltage transistor having an LDD junction profile according to the related art.
전술한 바와 같이, 현재 개발 중인 플래시 고전압 트랜지스터는 도 1a 내지 1e의 공정 순서로 만들어지고 있다. 도 1a 및 도 1e를 다시 참조하면, 종래의 LDD 접합 프로파일을 갖는 고전압 트랜지스터는 질화막 스페이서(14a, 14b) 폭이 작아져 상기 LDD 영역 및 N+ 접합 영역의 거리 L이 작아져 트랜지스터 브레이크다운 전압(BV) 특성이 나빠질 수 있다. 통상적으로 플래시(Flash) 공정은 플래시 셀과 주변회로 트랜지스터의 모든 경우를 고려해서 공정을 설계해야 한다. 일반적으로 살리사이드(Salicide) 공정을 사용할 경우, 습식 식각(Wet etch) 공정을 사용해야 하므로 상기 질화막 스페이서(14a, 14b)를 사용하게 된다.As mentioned above, flash high voltage transistors currently under development are made in the process sequence of FIGS. 1A-1E. Referring again to FIGS. 1A and 1E, in the conventional high voltage transistor having the LDD junction profile, the width of the nitride spacers 14a and 14b decreases, so that the distance L between the LDD region and the N + junction region decreases, resulting in a transistor breakdown voltage BV. ) Properties may deteriorate. In general, the flash process should be designed in consideration of all cases of the flash cell and the peripheral circuit transistor. In general, when the salicide process is used, a wet etch process requires the use of the nitride spacers 14a and 14b.
한편, 최근 반도체 기술이 고집적화됨에 따라 배선 간격이 줄어들수록 STI(Shallow Trench Isolation) 기술을 사용하고 있고, 이러한 접합에 따른 스페이서 폭도 작아지고 있다. 그런데, 상기 플래시의 특성상 13V 이상을 펌핑(Pumping)해야 하므로 펌핑 회로에 사용되는 플래시 고전압 트랜지스터의 접합 브레이크다운 전압도 13V 이상의 특성을 만족시켜야 한다. 그러나 도 2에 도시된 바와 같이, 질화막 스페이서(14a, 14b)의 폭이 작아지게 되면, 반도체 기판(P-substrate)(11)과 N+ 접합 영역(15a, 15b) 사이의 LDD 공핍영역(13a, 13b) 폭 L이 작아지게 되고, 이로 인해 접합 브레이크다운 전압이 작아지는 현상이 나타난다. 통상적으로, 이러한 트랜지스터의 접합 브레이크다운 전압이 낮아지게 되면 펌핑 회로에서 높은 전압을 형성할 수 없기 때문에 프로그래밍 및 소거(Erase)를 하기 위한 적당한 바이어스(Bias)를 인가할 수 없게 되므로 플래시 셀의 효율이 떨어져 경쟁력 있는 제품을 만들 수 없다는 문제점이 있다.On the other hand, as semiconductor technology has recently been highly integrated, Shallow Trench Isolation (STI) technology is used as the wiring spacing decreases, and the spacer width due to such a junction is also decreasing. However, because the characteristics of the flash need to pump 13V or more, the junction breakdown voltage of the flash high voltage transistor used in the pumping circuit should also satisfy the 13V or more characteristic. However, as shown in FIG. 2, when the widths of the nitride spacers 14a and 14b become smaller, the LDD depletion regions 13a and 14b between the semiconductor substrate (P-substrate) 11 and the N + junction regions 15a and 15b are formed. 13b) The width L becomes small, which results in a decrease in the junction breakdown voltage. In general, when the junction breakdown voltage of such a transistor is lowered, a high voltage cannot be formed in the pumping circuit, so that an appropriate bias for programming and erasing cannot be applied, thereby increasing the efficiency of the flash cell. There is a problem that can not make a competitive product apart.
상기 문제점을 해결하기 위한 본 발명의 목적은 LDD 접합 프로파일을 갖는 고전압 트랜지스터의 브레이크다운 전압 특성을 향상시킬 수 있는 넌-살리사이드 공정을 이용하여 반도체 소자를 제조하는 방법을 제공하기 위한 것이다.An object of the present invention for solving the above problems is to provide a method for manufacturing a semiconductor device using a non-salicide process that can improve the breakdown voltage characteristics of a high voltage transistor having an LDD junction profile.
또한, 본 발명의 다른 목적은 넌-살리사이드 공정을 사용하는 모든 소자에 있어서 넌-살리사이드 TEOS막을 이용하여 스페이서 폭을 늘리지 않고도 브레이크다운 전압 특성을 개선할 수 있는 넌-살리사이드 공정을 이용하여 반도체 소자를 제조하는 방법을 제공하기 위한 것이다.In addition, another object of the present invention is to use a non-salicide process that can improve the breakdown voltage characteristics without increasing the spacer width by using a non-salicide TEOS film for all devices using the non-salicide process It is to provide a method of manufacturing a semiconductor device.
상기 목적을 달성하기 위한 수단으로서, 본 발명에 따른 넌-살리사이드 공정을 이용하여 반도체 소자를 제조하는 방법은, ⅰ) 반도체 기판 상에 게이트를 형성하는 단계; ⅱ) 상기 게이트를 마스크로 하여 LDD(Lightly Doped Drain) 이온 주입 영역을 형성하는 단계; ⅲ) 상기 게이트 및 LDD 영역이 정의된 기판상에 질화막을 증착한 후, 전면 식각을 통해 질화막 스페이서(Nitride Spacer)를 형성하는 단계; ⅳ) 상기 질화막 스페이서가 형성된 상기 기판상의 넌 살리사이드 영역 전면에 넌 살리사이드 물질을 증착하는 단계; 및 ⅴ) 상기 넌 살리사이드 물질을 증착한 후에 소스/드레인(S/D) 불순물 주입 공정을 통하여 S/D 확산 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.As a means for achieving the above object, a method for manufacturing a semiconductor device using a non-salicide process according to the present invention, i) forming a gate on a semiconductor substrate; Ii) forming a lightly doped drain (LDD) ion implantation region using the gate as a mask; Iv) depositing a nitride film on the substrate on which the gate and the LDD region are defined, and forming a nitride spacer through front side etching; Iii) depositing a non-salicide material on the entire surface of the non-salicide region on the substrate on which the nitride film spacer is formed; And iii) forming an S / D diffusion region through a source / drain (S / D) impurity implantation process after depositing the non-salicide material.
여기서, 상기 넌 살리사이드 TEOS는 이온 주입에 대한 스크린 층(screen layer)으로 사용되는 것을 특징으로 한다.In this case, the non-salicide TEOS is used as a screen layer for ion implantation.
여기서, 상기 스페이서의 실질적인 폭은 상기 질화막 스페이서 폭과 상기 넌 살리사이드 TEOS 두께를 합한 만큼인 것을 특징으로 한다.Here, the substantially width of the spacer is characterized in that the sum of the nitride spacer width and the thickness of the non-salicide TEOS.
본 발명에 따르면, 넌 살리사이드 TEOS 증착 이후 에 N+ S/D 이온 주입을 진행함으로써 넌 살리사이드 TEOS 두께만큼의 스페이서를 더 확보하여 LDD 이온주입과 N+ 이온주입 간의 공핍 영역 폭을 증가시킴으로써, 플래시 고전압 트랜지스터의 접합 브레이크다운 전압을 향상시킬 수 있다.According to the present invention, N + S / D ion implantation is performed after the non-salicide TEOS deposition to further secure a spacer equal to the non-salicide TEOS thickness, thereby increasing the depletion region width between the LDD ion implantation and the N + ion implantation, thereby increasing the flash high voltage. The junction breakdown voltage of the transistor can be improved.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 넌-살리사이드 공정을 이용하여 반도체 소자를 제조하는 방법을 상세히 설명한다.Hereinafter, a method of manufacturing a semiconductor device using a non-salicide process according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도3e는 본 발명에 따른 넌-살리사이드 공정을 이용하여 반도체 소자를 제조하는 공정을 나타내는 도면들이다.3A to 3E are views illustrating a process of manufacturing a semiconductor device using a non-salicide process according to the present invention.
최근, 반도체 소자가 고집적화되면서 디자인룰이 0.18㎛ 기술에서는 종래의 0.25㎛ 기술에서보다 스페이서 폭을 약 70%로 스케일 다운해서 셀과 주변 트랜지스터를 개발하고 있다. 스페이서 폭을 줄일 경우, 플래시 고전압 트랜지스터에서 LDD 이온주입과 N+ S/D 이온 주입 간의 거리가 작아져 접합 브레이크다운 전압이 낮아지는 현상이 발생하는데, 본 발명에서는 공정 순서만을 바꾸어 접합 브레이크다운 전압 특성을 개선하게 된다. In recent years, as semiconductor devices have been highly integrated, design rules have been developed in cells of 0.18 μm and scaled down to about 70% of the spacer width in the conventional 0.25 μm technology to develop cells and peripheral transistors. When the spacer width is reduced, the junction breakdown voltage is lowered due to a smaller distance between LDD ion implantation and N + S / D ion implantation in the flash high voltage transistor. However, in the present invention, the junction breakdown voltage characteristics are changed only by changing the process sequence. Will improve.
본 발명은 도 3a 내지 도 3e와 같은 공정 순서로 이루어지며, 도 3a 내지 도 3c는 기존의 공정 순서 도 1a 내지 도 1c와 동일하다.The present invention is made in the same process sequence as Figures 3a to 3e, Figures 3a to 3c is the same as the existing process sequence of Figures 1a to 1c.
먼저, LDD(Lightly Doped Drain) 접합 구조를 갖는 트랜지스터를 제조하기 위해서는 먼저 도 3a와 같이 반도체 기판(31) 상에 게이트(32)를 형성한다.First, in order to manufacture a transistor having a lightly doped drain (LDD) junction structure, a gate 32 is formed on a semiconductor substrate 31 as shown in FIG. 3A.
다음으로, P31(Phosphorus)을 이용하여 소스/드레인 접합 영역에 LDD 이온 주입(implantation)하여, LDD 이온 주입 영역(33a, 33b)을 형성한다(도 3b 참조). 여기서, 통상적으로 트랜지스터에서 LDD 접합 구조를 사용하는 이유는 접합 브레이크다운 전압을 증가시키고, 채널 핫 캐리어(Hot Carrier) 발생을 줄이기 위한 것이다.Next, LDD ion implantation regions 33a and 33b are formed by implanting LDD ions into the source / drain junction region using P 31 (Phosphorus) (see FIG. 3B). Here, the reason for using the LDD junction structure in the transistor is typically to increase the junction breakdown voltage, and to reduce the occurrence of channel hot carrier (Hot Carrier).
다음으로, 스페이서 질화막을 상기 게이트(32)의 양쪽 측벽에 증착한 후에, 스페이서 질화막의 식각을 통해 질화막 스페이서(Nitride Spacer)(34a, 34b)를 형성한다(도 3c 참조).Next, after the spacer nitride film is deposited on both sidewalls of the gate 32, nitride spacers 34a and 34b are formed by etching the spacer nitride film (see FIG. 3C).
다음으로, 스페이서 질화막(34a, 34b) 식각 이후 넌 살리사이드 TEOS(tetra-ethyl- ortho-silicate)(35)를 증착하게 되는데, 기존의 넌 살리사이드 공정을 위해 사용하는 넌 살리사이드 TEOS막(35)으로 스페이서 폭을 증가시켜 접합 브레이크다운 전압을 증가시키게 된다(도 3d 참조). 도시된 바와 같이 넌 살리사이드 TEOS(35)를 스크린 층(screen layer)으로 사용하여, 후속적으로 N+ S/D 이온주입을 진행하게 된다. 도 1d를 다시 참조하면, 기존의 공정에서는 스페이서(14a, 14b) 식각 후에 나머지 층(이온 주입 스크린 층)이 거의 없기 때문에 N+ S/D 이온 주입 진행시에 AS75 입자가 실리콘에 주입되는 경우에 실리콘 격자와 충돌하지 않고, 실리콘 깊숙이 침투하는 채널링(channeling) 현상이 발생하였으나, 본 발명에서는 넌 살리사이드 TEOS(35)를 이온 주입 스크린 층으로 사용함으로써, 보다 균일한 이온 주입 분포를 갖게 되어 트랜지스터 소자의 균일성을 향상시킬 수 있다. 이후, 도 4를 참조하여 구체적으로 설명하기로 한다.Next, after the spacer nitride layers 34a and 34b are etched, non-salicide tetra-ethyl-ortho-silicate (TEOS) 35 is deposited, and the non-salicide TEOS layer 35 used for the conventional non-salicide process (35). Increase the spacer width to increase the junction breakdown voltage (see FIG. 3D). As shown, non-salicide TEOS 35 is used as the screen layer, followed by N + S / D ion implantation. Referring to Figure 1d again, if in the conventional process spacer (14a, 14b) because there are few remaining layer (ion implantation screen layer) after etching N + S / D ion implantation AS 75 in the process the particles are injected into the silicon Channeling phenomenon that penetrates deep into the silicon without colliding with the silicon lattice has occurred, but in the present invention, by using the non-salicide TEOS 35 as an ion implantation screen layer, the transistor device has a more uniform ion implantation distribution. The uniformity of can be improved. Hereinafter, with reference to Figure 4 will be described in detail.
마지막으로, 넌 살리사이드 TEOS(35) 증착 이후에 N+ S/D 이온 주입하여 S/D 확산 영역(36a, 36b)을 형성하게 되며, 실질적인 스페이서(34a, 34b) 폭이 질화막 스페이서 폭 + 넌 살리사이드 TEOS 두께가 되고, 또한 N+ S/D 이온 주입 진행시에 LDD 이온 주입 영역과 N+ 이온 주입 영역 사이의 공핍 영역 폭을 증가시켜, 플래시 고전압 접합 브레이크다운 전압을 증가시킬 수 있다(도 3e 참조). 따라서 스페이서 측벽 외측에 형성된 TEOS(35)를 이온 주입의 보호막으로 사용하여 접합 브레이크다운 전압 특성을 개선할 수 있다.Finally, after the non-salicide TEOS 35 deposition, N + S / D ions are implanted to form the S / D diffusion regions 36a and 36b, and the substantially spacers 34a and 34b have a nitride spacer width + non-salicide. It becomes the side TEOS thickness and can increase the flash high voltage junction breakdown voltage by increasing the depletion region width between the LDD ion implantation region and the N + ion implantation region during N + S / D ion implantation progression (see FIG. 3E). . Therefore, TEOS 35 formed on the outer sidewall of the spacer can be used as a protective film for ion implantation to improve junction breakdown voltage characteristics.
도 4는 본 발명에 따른 LDD 접합 프로파일을 갖는 고전압 트랜지스터의 접합 프로파일을 나타내는 도면이다.4 is a diagram illustrating a junction profile of a high voltage transistor having an LDD junction profile according to the present invention.
본 발명에 따른 도 4를 종래의 기술에 따른 도 2와 비교하면, 종래에는 LDD 영역 및 N+ 접합 영역의 거리가 L이지만, 본 발명에서는 LDD 이온 주입 영역과 N+ 이온 주입 영역 사이의 공핍 영역 폭이 L'가 되므로 L'-L 만큼의 간격이 넓어지는 것을 알 수 있다. 도 4에 도시된 바와 같이, 넌 살리사이드 TEOS(35) 증착 이후 에 N+ S/D 이온 주입을 진행함으로써 넌 살리사이드 TEOS(35) 두께만큼의 스페이서를 더 확보하여 LDD 이온주입과 N+ 이온주입 간의 공핍 영역 폭(L')을 L'-L만큼 증가시킴으로써, 플래시 고전압 트랜지스터의 접합 브레이크다운 전압을 증가시킬 수 있게 된다.Comparing FIG. 4 according to the present invention with FIG. 2 according to the prior art, the distance between the LDD region and the N + junction region is conventionally L, but in the present invention, the width of the depletion region between the LDD ion implantation region and the N + ion implantation region is Since it is L ', it can be seen that the interval as much as L'-L is widened. As shown in FIG. 4, N + S / D ion implantation is performed after the deposition of the non-salicide TEOS 35 to further secure a spacer equal to the thickness of the non-salicide TEOS 35 so that the LDD ion implantation and the N + ion implantation can be performed. By increasing the depletion region width L 'by L'-L, it is possible to increase the junction breakdown voltage of the flash high voltage transistor.
이상의 설명에서 본 발명은 특정의 실시예와 관련하여 도시 및 설명하였지만, 특허청구범위에 의해 나타난 발명의 사상 및 영역으로부터 벗어나지 않는 한도 내에서 다양한 개조 및 변화가 가능하다는 것을 당업계에서 통상의 지식을 가진 자라면 누구나 쉽게 알 수 있을 것이다.While the invention has been shown and described in connection with specific embodiments thereof, it will be appreciated that various modifications and changes can be made without departing from the spirit and scope of the invention as indicated by the claims. Anyone who owns it can easily find out.
본 발명에 따른 넌-살리사이드 공정을 이용하여 반도체 소자를 제조하는 방법은 LDD 접합 프로파일을 갖는 고전압 트랜지스터의 브레이크다운 전압 특성을 향상시킬 수 있다.The method of manufacturing a semiconductor device using the non-salicide process according to the present invention can improve breakdown voltage characteristics of a high voltage transistor having an LDD junction profile.
또한, 본 발명에 따르면, 넌-살리사이드 TEOS막을 이용하여 스페이서 폭을 늘리지 않고도 브레이크다운 전압 특성을 개선할 수 있기 때문에 넌-살리사이드 공정을 사용하는 모든 소자에 적용할 수 있다.In addition, according to the present invention, since the breakdown voltage characteristic can be improved without increasing the spacer width by using the non-salicide TEOS film, it can be applied to all devices using the non-salicide process.
도 1a 내지 도 1e는 종래의 기술에 따른 넌-살리사이드 공정을 이용하여 반도체 소자를 제조하는 공정을 나타내는 도면들이다.1A to 1E are diagrams illustrating a process of fabricating a semiconductor device using a non-salicide process according to the related art.
도 2는 종래의 기술에 따른 LDD 접합 프로파일을 갖는 고전압 트랜지스터의 접합 프로파일을 나타내는 도면이다.2 illustrates a junction profile of a high voltage transistor having an LDD junction profile according to the related art.
도 3a 내지 도3e는 본 발명에 따른 넌-살리사이드 공정을 이용하여 반도체 소자를 제조하는 공정을 나타내는 도면들이다.3A to 3E are views illustrating a process of manufacturing a semiconductor device using a non-salicide process according to the present invention.
도 4는 본 발명에 따른 LDD 접합 프로파일을 갖는 고전압 트랜지스터의 접합 프로파일을 나타내는 도면이다.4 is a diagram illustrating a junction profile of a high voltage transistor having an LDD junction profile according to the present invention.
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|---|---|---|---|---|
| KR100790291B1 (en) * | 2006-08-29 | 2008-01-02 | 동부일렉트로닉스 주식회사 | Semiconductor device and method of manufacturing the same |
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