KR20040066024A - 반도체 장치와 그 제조 방법 - Google Patents
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Abstract
본 발명은, 종래의 LDD 구조의 MOS형 트랜지스터에 의해서 얻을 수 없었던, 드레인/소스 영역을 구성하는 고 농도 영역이 제조 편차에 기인하여 컨택트 홀 이상 연장하는 것을 방지하도록 안정하게 얕은 고 농도 접합이 형성될 수 있는 MOS형 트랜지스터를 간단한 프로세스에 의해 제공하는 것을 목적으로 한다. 본 발명은 다음 특징을 갖는다. 즉, MOS형 트랜지스터의 컨택트 홀을 형성할 때, 에칭-스톱 막으로서 질화막이 사용되어 Si 기판이 오버-에칭되는 것을 방지한다. 컨택트 홀을 마스크로서 이용함으로써, 이온 주입이 수행되어 소스/드레인 영역을 구성하는 고 농도 확산 영역을 형성한다.
Description
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 안정하게 소스/드레인 영역을 형성하는 얕은 고 농도 접합을 갖는 MOS형 트랜지스터에 관한 것이다.
지금까지, 채널 영역(207)을 갖는 다음 구조(예를 들면, JP 2002-057326 A(도 1) 참조)가 알려져 있다. 즉, 필드 산화막으로 둘러싸인 실리콘 반도체 기판 상에 형성되는 게이트 산화막을 통해 게이트 전극이 형성되고, 이 게이트 전극의 양 측의 실리콘 반도체 기판 표면에 저 농도의 확산층이 형성되어 있다. 각각의 저 농도의 확산층에는, 게이트 전극과 떨어져, 소스/드레인 영역이라고 불리는 고 농도의 확산층이 형성되어 있다. 물론, 게이트 전극 밑의 실리콘 반도체 기판 표면에는, 채널 영역이 형성된다.
그러나, 최근의 미세화에 따라, 종래의 LDD(lightly doped drain) 구조의 MOS형 트랜지스터에서는 얕은 접합이 요구된다. 또한, 컨택트 홀의 깊이와 드레인/소스 영역을 형성하는 고 농도 영역의 깊이에 대한 규정 정밀도가 엄밀하게부여되어, 상기 요구를 기존의 제조 라인으로 충족시키기는 것은 곤란하였다.
따라서, 본 발명의 목적은, 종래의 LDD 구조의 MOS형 트랜지스터에 의해서 얻을 수 없었던, 드레인/소스 영역을 구성하는 고 농도 영역이 제조 편차에 기인하여 컨택트 홀 이상 연장하는 것을 방지하도록 안정하게 얕은 고 농도 접합이 형성될 수 있는 MOS형 트랜지스터를 제공하는 것이다.
상술한 목적을 달성하기 위해서, 본 발명에 의하면, 다음 수단이 채용된다.
(1) 일 도전형의 반도체 기판 상에 형성된 필드 산화막;
상기 필드 산화막으로 둘러싸인 상기 일 도전형의 반도체 기판 상에 게이트 산화막을 통해 형성된 게이트 전극;
상기 필드 산화막과 상기 게이트 전극으로 둘러싸인 영역에 형성된 저 농도의 역(reverse) 도전형의 소스/드레인 영역;
상기 게이트 전극과 상기 저 농도의 역 도전형의 소스/드레인 영역을, 이들 위에 형성된 배선과 전기적으로 절연시키기 위한 층간막;
상기 배선과 상기 게이트 전극과 상기 저 농도의 역 도전형의 소스/드레인 영역 간을 전기적으로 접속시키기 위해서 상기 층간막에 형성된 컨택트 홀;
상기 층간막에 상기 컨택트 홀을 형성할 때, 상기 일 도전형의 반도체 기판이 오버-에칭되는 것을 방지하기 위해서 형성된 질화막; 및
상기 컨택트 홀이 형성되어 있는 상기 저 농도의 역 도전형의 소스/드레인 영역에만 선택적으로 형성된 고 농도의 역 도전형의 확산층을 포함하는 반도체 장치.
(2) 상기 저 농도의 역 도전형의 소스/드레인 영역은 1 ×1016내지 1 ×1018atoms/㎤의 불순물 농도를 갖는 반도체 장치.
(3) 상기 고 농도의 역 도전형의 확산층은 1 ×1019내지 5 ×1020atoms/㎤의 불순물 농도를 갖는 반도체 장치.
(4) 상기 질화막은 100 내지 500 Å의 막 두께를 갖는 반도체 장치.
(5) 반도체 기판의 표면에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막 상에 게이트 전극을 패터닝을 통해 형성하는 단계;
상기 게이트 전극을 마스크로서 이용하여 불순물을 상기 반도체 기판의 표면에 이온 주입을 통해 첨가함으로써 저 농도의 확산 영역을 형성하는 단계;
전체면에 질화막을 형성하는 단계;
상기 질화막의 전체면에 불순물을 포함하는 층간막을 형성하고 이 층간막을 열처리를 통해 평탄화하는 단계;
상기 층간막을 선택적으로 에칭하여 상기 저 농도의 확산 영역 및 상기 게이트 전극에 컨택트 홀을 형성하는 단계;
상기 컨택트 홀을 마스크로서 이용하여 불순물을 상기 반도체 기판의 표면에 이온 주입을 통해 첨가함으로써 고 농도의 확산 영역을 형성하는 단계;
열처리를 수행하는 단계;
진공 증착 또는 스퍼터링에 의해 금속 재료를 전체면에 퇴적시키고 포토리소그래피 또는 에칭에 의해 상기 금속 재료를 패터닝하는 단계; 및
상기 반도체 기판의 전체를 표면 보호막으로 피복하는 단계를 포함하는 MOS형 트랜지스터의 제조 방법.
(6) 상기 불순물을 포함하는 층간막은 BPSG 층간막을 포함하는 MOS형 트랜지스터의 제조 방법.
(7) 상기 불순물을 포함하는 산화막 형성 후의 열처리는 800 내지 1050℃로 3분 이내로 수행되어 상기 불순물을 활성화시키는 MOS형 트랜지스터의 제조 방법.
도 1은 본 발명의 실시예 1에 의한 P채널 MOS형 트랜지스터를 도시하는 개략 단면도,
도 2는 게이트 전극의 일 단부와 소스/드레인 영역용 컨택트 홀의 일 단부 간의 거리(S1)와 드레인 내전압의 관계를 도시하는 그래프,
도 3은 필드 산화막 밑의 채널 스톱의 일 단부와 소스/드레인 영역용 컨택트 홀의 일 단부 간의 거리(S2)와 드레인 내전압의 관계를 도시하는 그래프,
도 4a 내지 도 4e는 본 발명의 실시예 1에 의한 P채널 MOS형 트랜지스터의 제조 방법을 단계 순으로 각각 도시하는 단면도,
도 5f 내지 도 5i는 본 발명의 실시예 1에 의한 P채널 MOS형 트랜지스터의 제조 방법을 도 4e 단계 이후의 단계 순으로 각각 도시하는 단면도이다.
〈도면의 주요부분에 대한 부호의 설명〉
201 : P형 실리콘 반도체 기판 202 : N형 웰 층
203 : P+형 확산층 204 : P-형 확산층
205 : 다결정 실리콘 게이트 전극 207 : 채널 영역
208 : 필드 산화막 209 : 채널 스톱
210 : 컨택트 홀 211 : 게이트 산화막
212 : 금속 배선 213 : BPSG 층간막
214 : 보호막 215 : 질화막
301 : 폴리실리콘 배선
본 발명의 반도체 장치에 의해, 드레인/소스 영역을 구성하는 고 농도 영역이 제조 편차 등에 기인하여 컨택트 홀 이상 연장하는 것을 방지하도록 얕게 형성되는 안정한 드레인/소스 영역을 갖는 MOS형 트랜지스터가 제공될 수 있다.
이후, 첨부 도면을 참조하여, 본 발명의 바람직한 실시예를 설명한다. 여기서, 본 발명의 실시예 1에 의한 반도체 장치를 상세히 설명한다. 도 1은 본 발명의 반도체 장치의 P채널 MOS형 트랜지스터를 도시하는 개략 단면도이다.
P채널 MOS형 트랜지스터는, P형 실리콘 반도체 기판(201) 상에 형성된 N형 웰(well) 영역(202) 상에 형성된 게이트 산화막(211) 및 다결정 실리콘 게이트 전극(205); 게이트 전극의 양 측의 실리콘 기판 표면에 형성되는 저 농도의 P-형 확산층(204); 컨택트 홀(210)을 마스크로서 이용하여 형성된 고 농도의 P+형 확산층(203); 및 그 사이에 형성되는 채널 영역(207)으로 구성되어 있다. 소자들 간의 분리를 위해 필드 산화막(208) 및 채널 스톱(stop) 영역(209)이 형성된다.반드시 P형 실리콘 반도체 기판을 사용하여 N형 웰 영역을 형성할 필요가 없다는 것에 유의한다. N형 실리콘 반도체 기판에 P채널 MOS형 트랜지스터가 형성되어도 된다.
또한, 역 도전형의 N채널 MOS형 트랜지스터를 형성할 때에는, N형 실리콘 반도체 기판 상에 P형 웰 영역이 형성되어, 이 트랜지스터는, P형 웰 영역 상에 형성되는 게이트 산화막 및 다결정 실리콘 게이트 전극, 게이트 전극의 양 측의 실리콘 기판 표면에 형성되는 저 농도의 N-형 확산층, 고 농도의 N+형 확산층, 및 그 사이에 형성되는 채널 영역으로 구성된다. 소자들 간의 분리를 위해 필드 산화막 및 채널 스톱 영역이 형성된다. 반드시 N형 실리콘 반도체 기판을 사용할 필요는 없다는 것에 유의한다. P형 실리콘 반도체 기판을 사용하여, N채널 MOS형 트랜지스터가 형성되어도 된다.
통상, 컨택트 홀을 형성할 때, 표면적을 축소하기 위해서 드라이 에칭이 홀을 형성하는데 이용된다. 드라이 에칭에 의해, Si 기판 표면도 에칭되어, 컨택트 홀의 깊이가 불균일하게 된다. 그러나, 도 1로부터 알 수 있듯이, 본 실험에서는, 연속적으로 질화막까지 홀을 형성하는데 드라이 에칭이 이용되고 질화막은 웨트 에칭에 의해 홀이 형성된다. 그 결과, Si 기판 표면을 에칭시키지 않고 손상도 적게 컨택트 홀이 형성될 수 있다. 또한, 컨택트 홀을 마스크로서 이용하여 이온 주입을 통해 소스/드레인 영역을 구성하는 고 농도 영역이 형성된다. 이것으로 알 수 있는 바와 같이, 셀프-얼라인먼트(self-alignment)에 의해 소스/드레인 영역이 형성된다. 따라서, 제조 편차의 영향이 거의 없는 안정한 고 농도 접합이 얕게 형성될 수 있어, 안정한 전기 특성을 가능하게 한다.
또한, 동시에, 컨택트 홀이 형성되는 위치가 변화되고, 따라서 게이트 전극의 일 단부와 고 농도의 확산 영역의 일 단부 간의 거리(S1) 뿐만 아니라, 고 농도의 확산 영역의 일 단부와 필드 산화막의 일 단부 간의 거리(S2)도 용이하게 변화시킬 수 있다. 즉, 요구되는 드레인 내전압, 필드 산화막 밑의 채널 스톱 영역에 대한 접합 내전압, 및 드레인/소스 영역과 게이트 전극의 오버랩 용량에 따라, 저 농도의 확산 영역의 폭(S1, S2) 및 각 저 농도의 확산 영역의 농도가 제어된다. 이와 같이, 고 집적화 및 고속 작동에 적합한 MOS형 트랜지스터를 얻을 수 있다. 도 2 및 도 3을 참조하여, 그 예를 설명한다.
도 2는, 저 농도의 확산 영역을 이온 주입을 통해 2.5 ×1012atoms/㎠의 조사량으로 형성할 때, 게이트 전극의 일 단부와 컨택트 홀의 일 단부 간의 거리(S1)와 드레인 내전압의 관계를 도시하는 그래프이다.
도 2로부터 알 수 있듯이, 드레인 전압과 거리(S1)가 상관적으로 변화된다. 또한, 각 저 농도 영역 및 각 고 농도 영역의 농도를 변화시킴으로써 드레인 내전압이 용이하게 변화될 수 있다.
또한, 도 3은, 고 농도의 확산 영역의 일 단부와 필드 산화막의 일 단부 간의 거리(S2)와 산화막 밑의 채널 스톱 영역에 대한 접합 내전압의 관계를 도시하는 그래프이다. 도 3으로부터 알 수 있듯이, 거리(S2)를 변화시킴으로써 접합 내전압이 용이하게 변화될 수 있다. 또, 채널 스톱 영역, 각 저 농도의 확산 영역, 및 각 고 농도의 확산 영역의 농도를 변화시킴으로써 접합 내전압이 또한 용이하게 변화될 수도 있다.
도 4a 내지 도 5i는 본 발명의 실시예 1에 의한 P채널 MOS형 트랜지스터의 제조 방법을 단계 순으로 각각 도시하는 단면도이다.
먼저, 단계 "a"(도 4a, 이하 동일하게 적용할 수 있음)에서, P형 실리콘 반도체 기판(201)의 표면에 N 웰 층(202)이 형성된다. 기판 표면에 마스크로서 소정의 형상으로 패터닝된 실리콘 질화막을 형성한 후, N형 불순물, 예를 들면 인(phosphorous)이 이온 주입을 통해 2 ×1012atoms/㎠의 조사량으로 첨가된다. 이 후, 소위 LOCOS가 수행되어, 이전 단계에서 형성된 실리콘 질화막이 제거된다. 다음에, 1150℃로 6시간 동안 열처리가 행해진 후, 주입된 불순물, 즉, 인의 확산 및 활성화가 행해져 도면에 도시되는 바와 같이 N 웰 층(202)을 얻는다. 이 N 웰 층(202)에 P채널 MOS형 트랜지스터가 형성되게 된다. 반드시 P형 실리콘 반도체 기판을 사용할 필요는 없다는 것에 유의한다. N형 실리콘 반도체 기판을 사용하여, N형 웰 영역이 형성되어, N형 웰 영역 중에 P채널 MOS형 트랜지스터를 형성하여도 된다. 대안으로, N형 실리콘 반도체 기판 중에 P채널 MOS형 트랜지스터가 형성되어도 된다.
단계 "b"에서, 채널 스톱 영역(209)이 형성된다. 이 영역을 형성하기 위해서, 먼저 트랜지스터 소자가 형성되어야 하는 활성 영역을 피복하도록 실리콘 질화막(601)이 패터닝을 통해 형성된다. N 웰 층(202) 상에는 실리콘 질화막(601)에 중첩하여 포토레지스트(602)가 형성된다. 이 상태에서, 불순물로서 붕소가 30 KeV의 가속 에너지 및 이온 주입을 통해 2 ×1013atoms/㎠의 조사량으로 첨가됨으로써 채널 스톱 영역(209)을 완성한다. 도면에 도시되는 바와 같이, 소자 영역을 포함하는 부분에 채널 스톱 영역(209)이 형성된다.
계속해서, 단계 "c"에서, 소위 LOCOS에 의해 소자 영역을 둘러싸도록 필드 산화막(206)이 형성된다. 이 후, 희생 산화 및 그 제거 처리가 수행되어, 기판 표면에 남은 이물을 제거하여 청결하게 한다.
단계 "d"에서, 기판 표면에 열산화 처리가 H2O 분위기 중에서 수행되어 게이트 산화막(211)을 형성한다. 본 발명에서는, 열산화 처리가 H2O 분위기 중에서 860℃로 수행되어 약 300 Å 두께의 산화막을 형성한다. 통상, 반도체 장치의 신뢰성을 보증하기 위해서 열산화된 막으로 형성되는 게이트 절연막은 약 3 MV/㎝의 두께를 가져야 한다. 예를 들면, 전원 전압이 30V인 MOS형 트랜지스터는 1000 Å 이상의 산화막 두께를 필요로 한다.
다음에, 단계 "e"에서, 게이트 산화막(211) 상에 폴리실리콘(603)이 CVD에 의해 퇴적된다. 본 발명에서는, 4000 Å 두께의 막으로 폴리실리콘이 퇴적된다. MOS 트랜지스터용 게이트 전극(205)을 형성하기 위해서, 폴리실리콘(603)이 N형 도전성으로 변화된다. 이 목적을 위해, 이온 주입을 통해 또는 불순물 확산 노(furnace)에서 불순물 원소로서의 인이 폴리실리콘(603)에 고 농도로 첨가된다. 주입 농도는 다음과 같이 설정된다. 이온 주입량/폴리실리콘 막 두께 = 2 ×1019atoms/㎤ 이상. MOS 트랜지스터용 게이트 전극은 반드시 N형 도전성을 갖을 필요는 없고, 이온 주입 또는 불순물 확산 노 대신에 불순물 원소로서의 붕소가 고 농도로 첨가되어 P형 도전성을 가져도 된다.
다음에, 단계 "f"(도 5f, 이하 동일하게 적용하고 있음)에서, 이전 단계에서 형성된 포토레지스트가 제거되고, 그 후 P형 MOS 트랜지스터의 저 농도의 확산층(204)이 형성된다. 이 상태에서, 게이트 전극(205)을 마스크로서 이용하는 셀프-얼라인먼트에 의해 P형 불순물로서의 BF2또는 붕소가 이온 주입을 통해 1 ×1012내지 1 ×1013atoms/㎠의 조사량으로, 즉, 농도로 환산하면 1 ×1016내지 1 ×1018atoms/㎤ 정도로 첨가된다.
계속해서, 단계 "g"에서, P채널 MOS형 트랜지스터의 저 농도의 확산층(204)이 형성된 후, 포토레지스트를 제거한다. 전체면에, 컨택트 홀을 형성할 때에 P형 실리콘 반도체 기판(201) 상에 에칭되는 질화막이 형성된다. 이 질화막은, 예를 들면 CVD에 의해 형성된다. 이 후, 전체면에, 예를 들면 BPSG 층간막(213)이 형성된다. 이 층간막은, 예를 들면 CVD에 의해 형성되고 계속해서 900 내지 950℃로 30분 내지 2시간 정도 열처리되어 평탄화된다. 계속해서, 층간막(213)이 선택적으로 에칭되어 각각의 고 농도 확산 영역(203) 및 게이트 전극(205)에 컨택트 홀(210)을 형성한다. 본 발명에서는, 상기 컨택트 홀을 형성할 때에는, 먼저 드라이 에칭이 행해진 후, 웨트 에칭이 행해져 층간막, 예를 들면, BPSG 층간막을 제거한다. 그 다음, 질화막까지 에칭이 선택적으로 수행된 후, 질화막을 웨트 에칭에 의해 제거한다. 본 발명에서는, 100 내지 500 Å의 두께를 갖는 질화막이 형성된다.
계속해서, 단계 "h"에서, 컨택트 홀(210)을 마스크로서 이용하는 셀프-얼라인먼트에 의해 P형 불순물로서의 BF2가 이온 주입을 통해 3 ×1015내지 5 ×1016atoms/㎠ 조사량, 즉, 농도로 환산하면 1 ×1019내지 5 ×1020atoms/㎤ 정도로 첨가된다. 이 후, 이온 주입된 불순물의 활성화 및 컨택트 조건의 조정을 위해 열처리가 수행된다. 본 발명에서는, 800 내지 1050℃에서 3분 이내로 열처리가 수행된다.
계속해서, 단계 "i"에서, 진공 증착 또는 스퍼터링을 통해 금속 재료가 전체면에 걸쳐 막에 퇴적된 후, 이 막을 포토리소그래피 또는 에칭에 의해 금속 배선(212)에 패터닝한다. 기판 전체는 표면 보호막(214)으로 피복된다.
상기는 P채널 MOS형 트랜지스터의 실시예를 설명하였지만, 역 도전형의 불순물을 사용하여 N채널 MOS형 트랜지스터를 형성함으로써 동일한 효과가 얻어질 수 있다.
지금까지 설명한 바와 같이, 본 발명에 의하면, 컨택트 홀을 마스크로서 이용함으로써 이온 주입이 수행되어, MOS형 트랜지스터의 소스/드레인 영역을 구성하는 고 농도의 확산 영역을 형성한다. 이 때문에, 종래의 LDD 구조의 MOS형 트랜지스터에 의해서는 얻을 수 없었던, 드레인/소스 영역을 구성하는 고 농도 영역이 제조 편차에 기인하여 컨택트 홀 이상 연장하는 것이 방지되는 MOS형 트랜지스터를간단한 프로세스에 의해 제공할 수 있다.
Claims (7)
- 반도체 장치에 있어서,일 도전형의 반도체 기판 상에 형성된 필드 산화막;상기 필드 산화막으로 둘러싸인 상기 일 도전형의 반도체 기판 상에 게이트 산화막을 통해 형성된 게이트 전극;상기 필드 산화막과 상기 게이트 전극으로 둘러싸인 영역에 형성된 저 농도의 역 도전형의 소스/드레인 영역;상기 게이트 전극과 상기 저 농도의 역 도전형의 소스/드레인 영역을, 이들 위에 형성된 배선과 전기적으로 절연시키기 위한 층간막;상기 배선과 상기 게이트 전극과 상기 저 농도의 역 도전형의 소스/드레인 영역 간을 전기적으로 접속시키기 위해서 상기 층간막에 형성된 컨택트 홀;상기 층간막에 상기 컨택트 홀을 형성할 때, 상기 일 도전형의 반도체 기판이 오버-에칭되는 것을 방지하기 위해서 형성된 질화막; 및상기 컨택트 홀이 형성되어 있는 상기 저 농도의 역 도전형의 소스/드레인 영역에만 선택적으로 형성된 고 농도의 역 도전형의 확산층을 포함하는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 저 농도의 역 도전형의 소스/드레인 영역은 1 ×1016내지 1 ×1018atoms/㎤의 불순물 농도를 갖는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 고 농도의 역 도전형의 확산층은 1 ×1019내지 5 ×1020atoms/㎤의 불순물 농도를 갖는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 질화막은 100 내지 500 Å의 막 두께를 갖는 것을 특징으로 하는 반도체 장치.
- MOS형 트랜지스터의 제조 방법에 있어서,반도체 기판의 표면에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 게이트 전극을 패터닝을 통해 형성하는 단계;상기 게이트 전극을 마스크로서 이용하여 불순물을 상기 반도체 기판의 표면에 이온 주입을 통해 첨가함으로써 저 농도의 확산 영역을 형성하는 단계;전체면에 질화막을 형성하는 단계;상기 질화막의 전체면에 불순물을 포함하는 층간막을 형성하고 이 층간막을 열처리를 통해 평탄화하는 단계;상기 층간막을 선택적으로 에칭하여 상기 저 농도의 확산 영역 및 상기 게이트 전극에 컨택트 홀을 형성하는 단계;상기 컨택트 홀을 마스크로서 이용하여 불순물을 상기 반도체 기판의 표면에이온 주입을 통해 첨가함으로써 고 농도의 확산 영역을 형성하는 단계;열처리를 수행하는 단계;진공 증착 또는 스퍼터링에 의해 금속 재료를 전체면에 퇴적시키고 포토리소그래피 또는 에칭에 의해 상기 금속 재료를 패터닝하는 단계; 및상기 반도체 기판의 전체를 표면 보호막으로 피복하는 단계를 포함하는 것을 특징으로 하는 MOS형 트랜지스터의 제조 방법.
- 제5항에 있어서, 상기 불순물을 포함하는 층간막은 BPSG 층간막을 포함하는 것을 특징으로 하는 MOS형 트랜지스터의 제조 방법.
- 제5항에 있어서, 상기 불순물을 포함하는 산화막 형성 후의 열처리는 800 내지 1050℃에서 3분 이내로 수행되어 상기 불순물을 활성화시키는 것을 특징으로 하는 MOS형 트랜지스터의 제조 방법.
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