KR20040025599A

KR20040025599A - 메모리회로, 표시회로 및 표시장치

Info

Publication number: KR20040025599A
Application number: KR1020030064331A
Authority: KR
Inventors: 마츠무라마사키요; 고레나리다카히로
Original assignee: 가부시키가이샤 에키쇼센탄 기쥬쓰 가이하쓰센타
Priority date: 2002-09-17
Filing date: 2003-09-17
Publication date: 2004-03-24
Also published as: CN1316627C; CN1490877A; TWI286236B; TW200405084A; US7173593B2; US20040070560A1

Abstract

액정표시장치는 매트릭스상으로 배치되는 복수의 화소(P)와, 복수의 화소(P)의 행을 따라서 배치되는 복수의 주사선(11+, 11-, 12+, 12-)과, 복수의 화소(P)의 열을 따라서 배치되는 복수의 신호선(20)과, 이들 주사선(11+, 11-, 12+, 12-) 및 신호선(20)의 교차위치 근방에 각각 배치되어 각각 적어도 1주사선(11+, 11-, 12+, 12-)으로부터의 제어에 의해 1신호선(20)으로부터 데이터신호를 수신하여, 이 데이터신호를 1화소로 출력하는 복수의 화소구동부(PX)를 구비한다. 특히, 각 화소구동부(PX)는 1신호선(20)에 게이트를 접속한 트랜지스터(T1), 및 데이터신호를 양극성 및 음극성의 아날로그 구동전압으로서 저장하기 위한 양(+) 및 음(-)의 전원전압으로 충전하여 트랜지스터의 소스 및 드레인에 각각 접속되는 제1 및 제2 축전용량(C1, C2)을 가진 메모리회로를 포함한다.

Description

메모리회로, 표시회로 및 표시장치{Memory Circuit, Display Circuit, and Display Device}

본 발명은, 일반적으로 액정표시장치나 EL(Electro Luminescence) 표시장치 등의 표시장치에 관한 것으로, 예를 들면 화소에 대한 데이터신호를 저장하도록 구성된 메모리회로, 표시회로 및 표시장치에 관한 것이다.

액정표시장치에서는, 복수의 화소가 퍼스널 컴퓨터와 같은 외부신호원으로부터 입력되는 1프레임분의 영상신호에 대응하는 화소를 표시하기 위해 매트릭스상으로 배치된다. 영상신호는 각 행의 화소에 대한 데이터신호로 직병렬 변환된다. 영상신호가 디지털형식인 경우에는, DAC(Digital-Analog Converter)가 화소에 아날로그 구동전압으로서 인가되는 데이터신호를 얻기 위해 이용된다. 이들 데이터신호는 각각 복수의 신호선을 통해서 각 행의 화소에 공급된다. 각 화소의 화소용량은 데이터신호의 아날로그 구동전압에 의해 충방전되어, 데이터신호의 갱신까지 구동전압을 전하로서 유지한다.

데이터신호는 통상 프레임기간마다 갱신되어, 그 때마다 신호선을 통해서 화소에 공급된다. 데이터신호의 송출을 이와 같이 빈번하게 행하면, 소비전력을 낮게 억제하는 것이 어렵다. 예를 들면 정지 화소표시나 전 화소의 휘도가 인접 프레임 사이에서 유지되도록 한 동화(動畵)표시에서는, 전 데이터신호를 항상 프레임기간 단위로 화소에 송출할 필요가 없다. 이러한 점에서 장시간에 걸쳐서 구동전압을 저장하는 화소메모리를 각 화소에 부가하여 휘도를 변화시킬 필요가 발생한 경우나, 휘도를 변화시키지 않고 구동전압의 극성을 반전할 필요가 생긴 경우만 데이터신호를 갱신하도록 하여 그 송출 빈도를 저하시키는 수법이 제안되고 있다. 단, 종래 화소 메모리는 일반적으로 1비트 정도로, 풀 칼라화상을 표시하기 위한 중간 계조(階調)를 얻는데는 불충분하다.

중간 계조는, 화소 메모리를 다음과 같은 구성으로 조합하면 얻을 수 있다.

(1) 각 화소의 화소 메모리를 복수 비트의 구성으로 하여 ADC(Analog-Digital Converter) 및 DAC를 화소 메모리에 부가한다.

(2) 각 화소를 복수의 부(副)화소로 구성하여 백(白) 표시면적의 비를 변화시킨다.

(3) 각 화소에 대하여 시분할 변조를 행하여 백 표시기간의 비율을 변화시킨다.

(1), (2)의 구성은 작은 화소 사이즈로 실현하는 것이 곤란하며, (3)의 구성은 플리커(깜빡임)가 발생하기 쉽다는 등 다(多)계조화를 할 때에 많은 문제가 있다. 이것을 해결하는 데는 화소 메모리에 아날로그 구동전압을 저장하는 기능을 가지면 된다.

일반적으로는 임의의 아날로그 구동전압은 캐패시터를 이용하여 유지하는 것이 가능하다. 화소내에 이 캐패시터를 도입할 경우에는, 캐패시터 내의 전하를 소거하지 않고 아날로그 구동전압을 출력하는 것과 같은 회로구성이 필요해진다. 또 액정표시장치에서는, 동일한 극성의 전압이 장시간에 걸쳐서 액정층에 인가되면,예를 들면 저항율이 감소하는 것 같은 액정재료의 열화현상이 일어난다. 따라서, 액정 수명의 관점에서 극성 반전구동이 필요해져, 신호선을 통해서 공급되는 데이터신호의 전압(Vdata)에 대하여, 역(逆)극성의 전압(-Vdata)도 저장하여 화소전극에 프레임 기간마다 서로 번갈아 공급하는 것이 바람직하다.

본 발명의 목적은 데이터 신호를 양극성 및 음극성의 아날로그 구동전압으로서 유지하는 것이 가능한 메모리회로, 표시회로 및 표시장치를 제공하는 데 있다.

도 1은 본 발명의 일실시형태에 관한 액정표시장치의 회로구성을 도시하는 도면이다.

도 2는 도 1에 도시된 액정표시장치의 단면구조를 개략적으로 도시한 도면이다.

도 3은 도 1에 도시하는 화소구동부의 등가회로이다.

도 4는 도 3에 도시하는 화소구동부의 동작을 설명하기 위한 타임 차트이다.

도 5는 도 3에 도시하는 화소구동부에 있어서 전압 강하용인 트랜지스터를 부가한 제 1변형예의 등가회로이다.

도 6은 도 3에 도시하는 화소구동부에 있어서 제2 주사선을 생략한 제2 변형예의 등가회로이다.

도 7은 도 3에 도시하는 화소구동부에 있어서 접지선을 생략한 제3 변형예의 등가회로이다.

도 8은 도 3에 도시하는 화소구동부에 있어서 음측의 제1 주사선을 생략한 제4 변형예의 등가회로이다.

도 9는 도 3에 도시하는 화소구동부의 회로구성을 시뮬레이션하는 회로 시뮬레이터에서 얻어진 구동전압 파형도이다.

본 발명의 제1 양태에 따르면, 데이터신호를 입력하도록 게이트를 접속한 트랜지스터와, 데이터신호를 양극성 및 음극성의 아날로그 구동전압으로서 유지하기 위해 양 및 음의 전원전압으로 충전하여 트랜지스터의 소스 및 드레인에 각각 접속되는 제1 및 제2 축전용량(storage capacitances)을 구비한 메모리 회로가 제공된다.

본 발명의 제2 양태에 따르면, 액정재료가 한 쌍의 전극간에 끼여 지지되는 구조를 가지는 액정표시소자와, 데이터신호를 입력하도록 게이트를 접속한 트랜지스터 및 데이터신호를 양극성 및 음극성의 아날로그 구동전압으로서 유지하기 위해 양 및 음의 전원전압으로 충전하여 트랜지스터의 소스 및 드레인에 각각 접속되는 제1 및 제2 축전용량을 가지는 메모리회로와, 제1 및 제2 축전용량에 유지된 양극성 및 음극성의 아날로그 구동전압을 서로 번갈아 액정표시소자에 인가하는 회로를 구비하는 표시회로가 제공된다.

본 발명의 제3 양태에 따르면, 매트릭스상으로 배치되는 복수의 화소와, 복수의 화소의 행을 따라서 배치되는 복수의 주사선과, 복수의 화소의 열을 따라서 배치되는 복수의 신호선과, 이들 주사선 및 신호선의 교차위치 근방에 각각 배치되어 각각 적어도 1주사선으로부터의 제어에 의해 1신호선으로부터 데이터신호를 수신하여, 이 데이터신호를 1화소로 출력하는 복수의 화소구동부를 구비하고, 각 화소구동부는 1신호선에 게이트를 접속한 트랜지스터, 및 데이터신호를 양극성 및 음극성의 아날로그 구동전압으로서 유지하기 위해 양 및 음의 전원전압으로 충전하여 트랜지스터의 소스 및 드레인에 각각 접속되는 제1 및 제2 축전용량을 가진 메모리회로를 포함하는 표시장치가 제공된다.

이들 메모리회로, 표시회로 및 표시장치에서는, 트랜지스터의 소스 및 드레인이 제1 및 제2 축전용량에 각각 접속된 경우, 제1 및 제2 축전용량 내의 전하가 재분할되어, 데이터신호를 양극성 및 음극성의 아날로그 구동전압으로서 얻을 수 있다. 이들 양극성 및 음극성의 아날로그 구동전압은 데이터신호를 갱신할 필요가 없는 동안, 제1 및 제2 축전용량에 계속적으로 유지된다. 따라서, 소비전력을 저감하기 위해서 데이터신호의 갱신을 중지해도 중간 계조를 얻는 것이 가능하다. 또, 화소가 액정화소인 경우에도, 화소 전압의 극성이 제1 및 제2 축전용량에 저장된 양극성 및 음극성의 아날로그 구동전압을 서로 번갈아 출력함으로써 반전되므로, 액정재료의 열화를 방지할 수 있다.

이하, 본 발명의 일실시형태에 관한 액정표시장치에 관하여 첨부 도면을 참조하여 설명한다.

도 1은 본 액정표시장치(100)의 개략적인 회로구성을 도시하며, 도 2는 본 액정표시장치(100)의 개략적인 단면구조를 도시한다.

이 액정표시장치(100)는, 액정표시패널(101) 및 이 액정표시패널(101)을 제어하는 액정컨트롤러(102)를 구비한다. 액정표시패널(101)은, 예를 들면 액정층(LQ)이 어레이기판(AR) 및 대향기판(CT) 사이에 유지되는 구조를 가지며, 액정컨트롤러(102)는 액정표시패널(1)로부터 독립된 구동회로기판(PCB) 상에 배치된다.

어레이기판(AR)은, 글라스판(GL) 상의 표시영역(DP)에 있어서 매트릭스상으로 배치되는 복수의 화소전극(PE), 복수의 화소전극(PE)의 행을 따라서 배치되는 복수의 주사선(12), 복수의 화소전극(PE)의 열을 따라서 배치되는 복수의 신호선(20), 신호선(20) 및 주사선(12)의 교차위치 근방에 각각 배치되어 각각 대응 주사선(12)으로부터의 주사신호에 응답하고 대응 신호선(20)으로부터의 데이터신호의 전압(Vdata)을 수신하여 이 데이터신호전압(Vdata)을 대응 화소전극(PE)에 출력하는 화소구동부(PX), 복수의 주사선(12)을 구동하는 주사선 구동회로(103), 및 복수의 신호선(20)을 구동하는 신호선 구동회로(104)를 구비한다.

대향기판(CT)은 복수의 화소전극(PE)에 대향하여 배치되어 접지전위(GND)로설정되는 단일 대향전극(CE) 및 도시하지 않는 칼라 필터 등을 포함한다.

액정컨트롤러(102)는, 예를 들면 외부에서 공급되는 디지털 영상신호(VIDEO) 및 동기신호를 수취하여, 수직주사 제어신호(YCT), 수평주사 제어신호(XCT), 극성 제어신호(POL) 등을 발생한다. 수직주사 제어신호(YCT)는 주사선 구동회로(103)에공급된다. 수평주사 제어신호(XCT)는 영상신호와 함께 신호선 구동회로(104)에 공급된다. 극성 제어신호(POL)는 복수의 화소구동부(PX)에 공통으로 공급된다.

주사선 구동회로(103)는 수직주사 제어신호(YCT)에 의해 제어되며, 1수직주사(프레임) 기간에 있어서 양극성 및 음극성의 주사신호를 복수의 주사선(12)에 순차적으로 공급한다. 주사신호는 각 주사선(12)에 1수평주사기간(1H)만 공급된다.

신호선 구동회로(104)는 수평주사 제어신호(XCT)에 의해 제어되며, 1주사선(12)이 주사신호에 의해 구동되는 각 수평주사기간에 있어서 입력되는 영상신호(VIDEO)의 직병렬 변환 및 디지털 아날로그변환을 행하여 1행분의 데이터신호전압(Vdata)을 복수의 신호선(20)에 각각 공급한다.

도 3은 도 1에 도시된 화소구동부(PX)의 등가회로를 도시한다. 도 3에 있어서, P는 화소전극(PE), 대향전극(CE), 및 이들 전극(PE, CE) 사이에 끼여 지지된 액정층(LQ)의 액정재료에 의해 구성되는 액정표시소자, 즉 액정소자를 나타낸다. 각 화소구동부(PX)는 화소에 대한 데이터신호를 양극성 및 음극성의 아날로그 구동전압으로서 유지하는 화소 메모리회로를 포함한다. 어레이기판(AR) 상에서, 각 주사선(12)은 서로 평행하여 행 방향으로 늘어나도록 배치된 양극성 및 음극성의 제1 부(副)주사선(11+, 11-), 제2 부주사선(12+, 12-)으로 구성된다. 또, 극성 제어선(13), 양극성 및 음극성의 전원선(14+, 14-), 접지선(15)이 서로 평행하게 행 방향으로 연장되도록 배치되어 있다.

메모리 회로는, 양음 2전원, 트랜지스터(T1∼T9), 제1 및 제2 축전용량(C1, C2)을 조합하여 구성되어, 부하가 되는 화소전극(PE)에 접속한다. 도 3에 있어서,T1, T3, T5, T7, T9는 P채널 트랜지스터, T2, T4, T6, T8은 N채널 트랜지스터이다. 이 메모리회로에서, 트랜지스터(T2∼T5)는 제1 및 제2 축전용량(C1, C2)이 양 및 음의 전원전압을 공급하는 양극성 및 음극성 전원선(14+, 14-)에 각각 접속되고, 계속해서 제1 및 제2 축전용량(C1, C2)을 트랜지스터(T1)의 소스 및 드레인에 각각 접속하는 스위치회로를 구성한다. 또, 트랜지스터(T6∼T9)는 제1 및 제2 축전용량(C1, C2)에 유지된 양극성 및 음극성의 아날로그 구동전압을 출력하는 출력회로를 구성한다.

트랜지스터(T1∼T5)의 게이트는 각각 신호선(20), 제1 부주사선(11+, 11-), 제2 부주사선(12+, 12-)에 접속된다. 트랜지스터(T2)의 소스는 전원선(14+)에 접속되며, 트랜지스터(T2)의 드레인은 제1 축전용량(C1)과 트랜지스터(T4)의 소스에 접속된다. 트랜지스터(T3)의 드레인은 전원선(14-)에 접속되며, 트랜지스터(T2)의 소스는 제2 축전용량(C2)과 트랜지스터(T5)의 드레인에 접속된다. 제1 및 제2 축전용량(C1, C2)은, 접지측 단자가 각각 접지선(15)과 인접 행의 접지선(15)에 접속된다. 트랜지스터(T1)의 소스 및 드레인은 트랜지스터(T4, T5)의 드레인 및 소스에 각각 접속된다. 트랜지스터(T6∼T9)의 게이트는 각각 제1 및 제2 축전용량(C1, C2)과 극성 제어선(13)에 접속된다. 트랜지스터(T6)의 소스 및 드레인은 각각 전원선(14+)과 트랜지스터(T8)의 소스에 접속되며, 트랜지스터(T8)의 드레인은 화소전극(PE)에 접속된다. 트랜지스터(T7)의 드레인 및 소스는 각각 전원선(14-) 및 트랜지스터(T9)의 드레인에 접속되며, 트랜지스터(T9)의 소스는 화소전극(PE)에 접속된다.

다음에, 상술한 구성의 화소구동부(PX)의 동작에 관하여 도 4에 도시된 타임 차트를 참조하여 설명한다. 표시패널(101)에서는, 최초로 1행 전의 수평주사 기간에 있어서 트랜지스터(T2, T3)의 게이트에 제1 부주사선(11+, 11-)을 통해서 양극성 및 음극성 펄스(P1+, P1-)를 가하여 트랜지스터(T2, T3)를 온(ON)시킨다. 이에 따라, 제1 및 제2 축전용량(C1, C2)이 전원선(14+, 14-)에 접속되어 제 1 및 제2 축전용량(C1, C2)에 양극성 및 음극성의 초기전압(+Vpi, -Vmi)이 유지된다.

트랜지스터(T2, T3)의 게이트에 전원전압(+VDD, -VDD)과 같은 전압을 가하면 게이트 소스간의 전압이 0이 되어 드레인에 포화전류가 흐른다. 이것에 의해, 제1 및 제2 축전용량(C1, C2)의 초기 전압(+Vpi, -Vmi)은 트랜지스터(T2, T3)의 스레시홀드값 전압분만큼 내려가, +Vpi=+VDD-VTn, -Vmi=-VDD+VTp가 된다. 그 때문에, 제1 및 제2 축전용량(C1, C2)에 전원전압과 같은 초기 전압(+Vpi=+VDD, -Vmi=-VDD)을 저장하는 데는, 게이트에 가하는 전압을 전원전압보다 스레시홀드값 전압분 만큼 큰 +VDD+VTn, -VDD-VTp 이상으로 할 필요가 있다. 여기서, VTn을 N채널 트랜지스터, VTp를 P채널 트랜지스터의 스레시홀드값 전압으로 한다. 트랜지스터가 N채널의 경우 게이트 전위를 소스보다 높게 하면 온이 되고, P채널의 경우 게이트 전위를 소스보다 낮게 하면 온이 된다. 그 때문에, 게이트 전압을 +VDD+VTn, -VDD-VTp 이상으로 하면 트랜지스터(T2, T3)는 온이 되지만, 이 때의 게이트 전위가 소스보다 높기(또는 낮기) 때문에 트랜지스터(T2, T3)의 소스 전위는 게이트 전위보다 높아(또는 낮아)지려고 하지만, 전원전압 이상(또는 이하)으로는 되지 않으므로, 이 때의 초기 전압은 +Vpi=+VDD, -Vmi=-VDD가 된다. 여기서 펄스(P1+, P1-)를 0으로 하면, 트랜지스터(T2, T3)는 오프(OFF)가 되어, 제1 및 제2 축전용량(C1, C2)의 전하는 어디에도 빠져나갈 경로가 없어져, 제1 및 제2 축전용량(C1, C2)에는 펄스(P1+, P1-)가 0이 된 순간의 초기 전압(+Vpi, -Vmi)이 유지된다. 실제로는 트랜지스터(T2, T3)나 제1 및 제2 축전용량(C1, C2)의 누설 전류때문에 느리기는 하지만 제1 및 제2 축전용량(C1, C2)의 초기 전압(+Vpi, -Vmi)은 변화한다.

다음으로, 이번회 주사하는 행에 대한 수평주사간에 있어서 트랜지스터(T4, T5)의 게이트에 제2 부주사선(12+, 12-)을 통해서 각각 양극성 및 음극성 펄스(P2+, P2-)를 가하여 트랜지스터(T4, T5)를 온(ON)시킨다. 이때, 동시에 트랜지스터(T1)의 게이트에 신호선(20)을 통해서 데이터신호전압(+Vdata)이 공급된다. 이로써, 제1 및 제2 축전용량(C1, C2)이 트랜지스터(T1)의 소스와 드레인에 접속되어 초기전압(+Vpi, -Vmi)이 인가되어, 제1 및 제2 축전용량(C1, C2)에 양극성 및 음극성의 구동전압(+Vp, -Vm)이 유지된다.

트랜지스터(T1)의 게이트와 드레인에 초기전압(+Vpi, -Vmi)을 유지한 상태로 게이트에 데이터신호전압(+Vdata)을 가하면, 소스 전위는 게이트보다 트랜지스터(T1)의 스레시홀드값 전압(VTp)만큼 높아져, 드레인 전위는 소스와 역상(逆相)이 되므로, 이 때의 구동전압은 +Vp=+Vdata+VTp, -Vm=-Vdata-VTp+Vpi-Vmi가 된다. 여기서 펄스(P2+, P2-)를 0으로 하면, 트랜지스터(T4, T5)는 오프가 되어, 제1 및 제2 축전용량(C1, C2)에는 펄스(P2+, P2-)가 0이 된 순간의 구동전압(+Vp, -Vm)이 유지된다. 동시에 트랜지스터(T1)가 분리되어 이후의 신호선(20)으로부터의 데이터 입력이 중지된다.

초기 전압이 구동전압보다 작은 +Vpi=+VDD-VTn, -Vmi=-VDD+VTp의 경우, 구동전압은 +Vp=+Vdata+VTp, -Vm=-Vdata-VTp+Vpi-Vmi=-Vdata-VTp+VDD-VTn-VDD+VTp=-Vdata-VTn가 된다.

초기 전압이 구동전압과 같은 +Vpi=+VDD, -Vmi=-VDD의 경우, 구동전압은 +Vp=+Vdata+VTp, -Vm=-Vdata-VTp+Vpi-Vmi=-Vdata+VTp+VDD-VDD=-Vdata-VTp가 된다.

따라서, 초기전압(+Vpi, -Vmi)의 값에 따라서 구동전압(+Vp, -Vm)이 달라, N채널 트랜지스터와 P채널 트랜지스터의 스레시홀드값 전압(VTn, VTp)의 절대값이 같으면 문제는 없지만, 다를 경우는 정합시키기 위한 대책이 필요해진다. 또한, 제1 및 제2 축전용량(C1, C2)에 유지되는 구동전압을 데이터신호전압과 같은 +Vp=+Vdata, -Vm=-Vdata로 하고 싶은 경우는 트랜지스터(T1)의 게이트에 +Vdata보다 스레시홀드값 전압(VTp)만큼 작은 전압 +Vdata-VTp을 가하면 된다. 또, 트랜지스터(T1)에 N채널 트랜지스터를 이용하는 경우는, 게이트에 음극성의 데이터신호전압(-Vdata)을 가함으로써 같은 결과를 얻을 수 있다.

제1 및 제2 축전용량(C1, C2)에 유지된 구동전압(+Vp, -Vm)은, 트랜지스터(T6, T7)의 게이트에 입력되어, 판독시에 파괴되지 않고 트랜지스터(T8, T9)의 소스와 드레인에 보내진다. 이 때의 트랜지스터(T6, T7)는 전압이득1의 증폭기로서 동작하여, 소스 전위는 일정한 전위차를 가지면서 게이트전위를 따른다.

상술한 바와 같이, 초기 전압이 전원전압과 같은 +Vpi=+VDD, -Vmi=-VDD인 경우, 제1 및 제2 축전용량(C1, C2)에 유지되는 구동전압은 +Vp=+Vdata+VTp, -Vm=-Vdata-VTp가 된다. 이 구동전압은, 트랜지스터(T6, T7)의 후단에서 스레시홀드값전압(VTn, VTp)분 만큼 전압이 하강하여, +Vp=+Vdata+VTp-VTn, -Vm=-Vdata-VTp+VTp=-Vdata가 된다. 따라서, N채널 트랜지스터와 P채널 트랜지스터의 스레시홀드값 전압(VTn, VTp)을 같게 설계하여 VTn=VTp로 하면, 구동전압 +Vp=+Vdata, -Vm=-Vdata로 되어, 데이터신호전압과 절대값이 같은 양극성 및 음극성의 구동전압이 얻어진다.

다음으로, 트랜지스터(T8, T9)의 게이트에 극성 제어선(13)을 통해서 프레임 마다 양극성 및 음극성 펄스(P3+, P3-)를 서로 번갈아 가한다. 트랜지스터(T8, T9)의 게이트에 양극성 펄스(P3+)이 가해지면, 트랜지스터(T8)가 온, 트랜지스터(T9)가 오프가 된다. 이로 인해, 제1 축전용량(C1)과 트랜지스터(T6)가 화소 전극(PE)에 접속되어, 제1 축전용량(C1)에 유지된 양극성의 구동전압(+Vp)이 트랜지스터(T6)에 의해 읽어내어져 화소전극(PE)에 기입된다. 트랜지스터(T8, T9)의 게이트에 음극성 펄스(P3-)가 가해지면, 트랜지스터(T8)가 오프, 트랜지스터(T9)가 온이 된다. 이로 인해, 제2 축전용량(C2)과 트랜지스터(T7)가 화소 전극(PE)에 접속되어, 제2 축전용량(C2)에 유지된 음극성의 구동전압(-Vm)이 트랜지스터(T7)에 의해 읽어내어져 화소전극(PE)에 기입된다. 이상에 의해, 프레임 기간마다 극성 반전된 구동전압(+Vp, -Vm)이 서로 번갈아 보내져, 화소전극(PE)과 대향 전극에 공급되는 전압이 반전 구동된다.

상술한 바와 같이, N채널 트랜지스터와 P채널 트랜지스터의 스레시홀드값 전압(VTn, VTp)을 같게 하면, 데이터신호전압과 절대값이 동등한 양극성 및 음극성의 구동전압(+Vp=+Vdata, -Vm=-Vdata)이 얻어진다.

도 5는 도 3에 도시된 화소구동부(PX)의 제1 변형예의 등가 회로를 도시한다. 도 3과 동일 부분에는, 동일 참조부호를 부여하여 중복되는 상세한 설명은 생략한다. N채널 트랜지스터와 P채널 트랜지스터의 스레시홀드값 전압(VTn, VTp)이 다른 경우에는, 도 5에 도시하는 바와 같이, 도 3의 회로구성에 N채널 트랜지스터(T10, T12)의 회로와 P채널 트랜지스터(T11)의 회로를 접속함으로써 같은 결과가 얻어진다. 트랜지스터(T10)는 소스가 트랜지스터(T4)의 드레인에 접속되며, 트랜지스터(T10)의 게이트와 드레인이 트랜지스터(T2)의 드레인에 접속되어 있다. 트랜지스터(T12)는 소스가 트랜지스터(T7)의 드레인에 접속되며, 트랜지스터(T12)의 게이트와 드레인이 트랜지스터(T9)의 드레인에 접속되어 있다. 트랜지스터(T11)는 소스가 트랜지스터(T6)의 드레인에 접속되며, 트랜지스터(T11)의 게이트와 드레인이 트랜지스터(T8)의 드레인에 접속되어 있다.

즉, 트랜지스터(T2, T3)의 게이트에 전원전압보다 스레시홀드값 전압 이상 큰 전압을 가하여 제1 및 제2 축전용량(C1, C2)에 초기 전압(+Vpi=+VDD, -Vmi=-VDD)을 유지한 상태로 트랜지스터(T4, T5)를 온·오프하면, N채널 트랜지스터(T10)의 후단에서 스레시홀드값 전압(VTn)분 만큼 승압하여, 제1 및 제2 축전용량(C1, C2)에 구동전압 +Vp=+Vdata+VTp+VTn, -Vm=-Vdata-VTp-VTn이 유지된다.

다음으로 구동전압은 N채널 트랜지스터(T6)와 P채널 트랜지스터(T7)의 후단에서 스레시홀드값 전압(VTn, VTp)분 만큼 강압하여, 각각 +Vp=+Vdata+VTp, -Vm=-Vdata-VTn가 된다.

다음으로 구동전압은 P채널 트랜지스터(T11)와 N채널 트랜지스터(T12)의 후단에서 스레시홀드값 전압(VTp, VTn)분 만큼 강압하여, 각각 +Vp=+Vdata, -Vm=-Vdata가 된다. 이상에 의해, 데이터신호전압과 절대값이 동등한 양극성 및 음극성의 구동전압이 얻어진다.

표시패널(101)에서는, 수평주사방향에 양극성 및 음극성의 제1 부주사선(11+, 11-), 제2 부주사선(12+, 12-), 극성 제어선(13), 양극성 및 음극성의 전원선(14+, 14-), 접지선(15) 등 다수의 배선을 필요로 하지만, 이들 배선이 곤란한 경우는, 다음의 제2∼제4 변형예와 같이 함으로써 배선수를 줄일 수 있다.

제2 변형예 :

도 6은 도 3에 도시하는 화소구동부(PX)의 제2 변형예의 등가회로를 도시한다. 도 3과 동일 부분에는, 동일 참조부호를 부여하여 중복되는 상세한 설명은 생략한다. 이번회에 주사하는 라인에 펄스(P2+, P2-)를 공급하는 타이밍이 다음에 주사하는 라인에 펄스(P1+, P1-)를 공급하는 타이밍과 같으므로, 도 6에 도시하는 바와 같이, 트랜지스터(T4, T5)의 게이트에 접속하는 제2 부주사선(12+, 12-)은, 다음에 주사하는 라인의 제1 부주사선(11+, 11-)으로 대용함으로써 생략할 수 있다.

제3 변형예 :

도 7은 도 3에 도시된 화소구동부(PX)의 제3 변형예의 등가회로를 도시한다. 도 3과 동일 부분에는, 동일 참조부호를 부여하여 중복되는 상세한 설명은 생략한다. 1행 전의 제1 부주사선(11+, 11-)은, 다음번 화소 데이터의 기입절환 시기가 올 때까지 사용되지 않으므로, 도 7에 도시하는 바와 같이, 제1 및 제2 축전용량(C1, C2)을 접지하는 접지선(15)은, 1행 전의 제1 부주사선(11+, 11-)으로대용함으로써 생략할 수 있다.

제4 변형예 :

도 8은 도 3에 도시된 화소구동부(PX)의 제2 변형예의 등가회로를 도시한다. 도 3과 동일 부분에는, 동일 참조부호를 부여하여 중복되는 상세한 설명은 생략한다. 도 8에 도시하는 바와 같이, 양극성의 펄스(P1+)를 음극성의 펄스(P1-)로 변환하는 인버터회로와 클램프회로로 구성되는 펄스 정형부(30)를 설치함으로써, 트랜지스터(T3)의 게이트에 접속하는 제1 부주사선(11-)은, 펄스 정형부(30)의 출력측 배선(11-)으로 대용함으로써 생략할 수 있다.

도 3의 회로구성을 회로 시뮬레이터에 입력한 결과, 도 9에 도시하는 바와 같은 구동전압 파형이 얻어졌다. 도 9에서, N채널 트랜지스터와 P채널 트랜지스터의 스레시홀드값 전압(VTn, VTp)이 VTn=1.0, VTp=-2.0으로 다른 경우라도, 트랜지스터(T1)의 게이트에 입력된 데이터 신호전압(+Vdata)과 절대값이 동등한 양극성 및 음극성의 구동전압(+Vp=+Vdata, -Vm=-Vdata)이 프레임 기간마다 서로 번갈아 출력되는 것을 확인할 수 있었다.

상기한 바와 같이 본 발명의 메모리회로, 표시회로 및 표시장치에서는, 트랜지스터의 소스 및 드레인이 제1 및 제2 축전용량에 각각 접속된 경우, 제1 및 제2 축전용량 내의 전하가 재분할되어, 데이터신호를 양극성 및 음극성의 아날로그 구동전압으로서 얻을 수 있게 된다. 그 결과, 이들 양극성 및 음극성의 아날로그 구동전압은 데이터신호를 갱신할 필요가 없는 동안, 제1 및 제2 축전용량에 계속적으로 유지된다. 따라서, 소비전력을 저감하기 위해서 데이터신호의 갱신을 중지해도 중간 계조를 얻는 것이 가능하다. 또, 화소가 액정화소인 경우에도, 화소 전압의 극성이 제1 및 제2 축전용량에 저장된 양극성 및 음극성의 아날로그 구동전압을 서로 번갈아 출력함으로써 반전되므로, 액정재료의 열화를 방지할 수 있다.

부가적인 이점 및 변형예는 당업자에 의해 용이하게 고안될 것이다. 그러므로, 더 넓은 특징에 있어서의 본 발명은 여기서 설명되고 도시된 구체적 설명 및 대표 실시예에 한정되지 않는다. 따라서, 후술하는 청구범위 및 그 등가물에 의해 정의되는 본 발명의 일반적인 개념의 취지 또는 범위를 벗어나지 않고도 다양한 변형예가 만들어질 수 있을 것이다.

Claims

데이터 신호를 입력하도록 게이트를 접속한 트랜지스터(T1)와, 데이터 신호를 양극성 및 음극성의 아날로그 구동전압으로 유지하기 위해 양 및 음의 전원전압으로 충전하여 상기 트랜지스터(T1)의 소스 및 드레인에 각각 접속되는 제1 및 제2 축전용량(C1, C2)을 구비하는 것을 특징으로 하는 메모리 회로.
제 1항에 있어서, 또한 상기 제1 및 제2 축전용량(C1, C2)을 상기 양 및 음의 전원전압을 공급하는 양극성 및 음극성 전원선(14+, 14-)에 각각 접속하고, 계속해서 상기 제1, 제2 축전용량(C1, C2)을 상기 트랜지스터(T1)의 소스 및 드레인에 각각 접속하는 스위치 회로(T2∼T5)를 구비하는 것을 특징으로 하는 메모리 회로.
제 2항에 있어서, 또한 상기 제 1 및 제2 축전용량(C1, C2)에 유지된 상기 양극성 및 음극성의 아날로그 구동전압을 출력하는 출력회로(T6∼T9, T11, T12)를 구비하는 것을 특징으로 하는 메모리 회로.
제 1항에 있어서, 상기 트랜지스터(T1)는 P채널 트랜지스터 및 N채널 트랜지스터 중 어느 한쪽인 것을 특징으로 하는 메모리 회로.
제 3항에 있어서, 상기 스위치 회로(T2∼T5)는 상기 양극성 전원선과 상기 제1 축전용량과의 사이에 접속된 제2 트랜지스터(T2), 상기 음극성 전원선과 상기 제2 축전용량과의 사이에 접속된 제3 트랜지스터(T3), 상기 제1 트랜지스터(T1)의 소스와 상기 제1 축전용량(C1)과의 사이에 접속된 제4 트랜지스터(T4), 상기 트랜지스터(T1)의 드레인과 상기 제2 축전용량(C2)과의 사이에 접속된 제5 트랜지스터(T5)를 포함하며, 상기 제2 및 제3 트랜지스터(T2, T3)는 상기 양 및 음의 전원전압을 상기 제1 및 제2 축전용량(C1,C2)에 각각 설정하기 위해서 일시적으로 도통하도록 제어되며, 상기 제4 및 제5 트랜지스터(T4, T5)는 상기 데이터 신호를 양극성 및 음극성의 아날로그 구동전압으로 상기 제1 및 제2 축전용량(C1,C2)에 각각 유지시키기 위해 상기 제2 및 제3 트랜지스터(T2, T3)보다 늦게 일시적으로 도통하도록 제어되는 것을 특징으로 하는 메모리 회로.
제 5항에 있어서, 상기 출력회로(T6∼T9, T11, T12)는 상기 제1 및 제2 축전용량(C1, C2)에 각각 게이트를 접속한 제6 및 제7 트랜지스터(C6, C7), 일단이 상기 제6 트랜지스터(C6)를 통해서 상기 양극성 전원선(14+)에 접속되고 타단이 제1 부하(P)에 접속되는 제8 트랜지스터(T8), 및 일단이 상기 제7 트랜지스터(T7)를 통해서 상기 음극성 전원선(14-)에 접속되고 타단이 제2 부하(P)에 접속되는 제9 트랜지스터(T9)를 포함하고, 상기 제8 및 제9 트랜지스터(T8, T9)의 도통이 제어되는 것을 특징으로 하는 메모리 회로.
제 6항에 있어서, 상기 제1, 제3, 제5, 제7 및 제9 트랜지스터(T1, T3, T5, T7, T9)는 P채널 트랜지스터이며, 상기 제2 제4, 제6 및 제8 트랜지스터(T2, T4, T6, T8)는 N채널 트랜지스터인 것을 특징으로 하는 메모리 회로.
제 7항에 있어서, 상기 P채널 트랜지스터의 스레시홀드값 전압과 N채널 트랜지스터의 스레시홀드값 전압은 절대값이 다르고, 상기 스위치회로가 또한 상기 제1 축전용량(T1) 및 제4 트랜지스터(T4) 사이에 접속되는 제10 트랜지스터(T10)를 포함하고, 상기 출력회로(T6∼T9, T11, T12)가 제6 트랜지스터(T6) 및 제8 트랜지스터(T8) 사이에 접속되는 제11 트랜지스터(T11), 및 제7 트랜지스터(T7) 및 제9 트랜지스터(T9) 사이에 접속되는 제12 트랜지스터(T12)를 포함하고, 상기 제10, 제11 및 제12 트랜지스터(T10, T11, T12)는 상기 양극성의 구동전압과 상기 음극성의 구동전압을 절대값이 동등하도록 상기 스레시홀드값의 절대값의 차를 보상하는 전압 강하용으로 설치된 N채널 트랜지스터, P채널 트랜지스터 및 N채널 트랜지스터인 것을 특징으로 하는 메모리 회로.
제 6항에 있어서, 상기 제1 및 제2 부하는 액정재료가 한 쌍의 전극(PE, CE) 사이에 끼여 지지되는 구조를 가지는 공통의 액정표시소자(P)인 것을 특징으로 하는 메모리 회로.
액정재료와 한 쌍의 전극(PE, CE) 사이에 끼여 지지되는 구조를 가지는 액정표시소자(P)와, 데이터신호를 입력하도록 게이트를 접속한 트랜지스터(T1), 및 데이터신호를 양극성 및 음극성의 아날로그 구동전압으로서 유지하기 위해서 양 및 음의 전원전압으로 충전하여 상기 트랜지스터(T1)의 소스 및 드레인에 각각 접속되는 제1 및 제2 축전용량(C1, C2)을 가지는 메모리회로(T1∼T5, C1, C2)와, 제1 및 제2 축전용량(C1, C2)에 유지된 양극성 및 음극성의 아날로그 구동전압을 서로 번갈아 상기 액정표시소자(P)에 인가하는 출력회로(T6∼T12)를 구비하는 것을 특징으로 하는 표시회로.
제 10항에 있어서, 상기 메모리회로(T1∼T5, C1, C2)는 상기 제1 및 제2 축전용량(C1, C2)을 상기 양 및 음의 전원전압을 공급하는 양극성 및 음극성 전원선(14+, 14-)에 각각 접속하고, 계속해서 상기 제1 및 제2 축전용량(C1, C2)을 상기 트랜지스터(T1)의 소스 및 드레인에 각각 접속하는 스위치회로(T2∼T4)를 포함하는 것을 특징으로 하는 표시회로.
매트릭스상으로 배치되는 복수의 화소(P)와, 복수의 화소(P)의 행을 따라서 배치되는 복수의 주사선(12)과, 복수의 화소(P)의 열을 따라서 배치되는 복수의 신호선(20)과, 이들 주사선(12) 및 신호선(20)의 교차위치 근방에 각각 배치되어 각각 적어도 1주사선(12)으로부터의 제어에 의해 1신호선(20)으로부터 데이터신호를 수신하여, 이 데이터신호를 1화소(P)에 출력하는 복수의 화소구동부(PX)를 구비하고, 각 화소구동부(PX)는 1신호선(20)에 게이트를 접속한 트랜지스터(T1), 및 데이터 신호를 양극성 및 음극성의 아날로그 구동전압으로서 유지하기 위해서 양 및 음의 전원전압으로 충전하여 상기 트랜지스터(T1)의 소스 및 드레인에 각각 접속되는 제1 및 제2 축전용량(C1, C2)을 가지는 메모리 회로(T1∼T4, C1, C2)를 포함하는 것을 특징으로 하는 표시장치.
제 12항에 있어서, 상기 메모리 회로(T1∼T4, C1, C2)는 상기 제1 및 제2 축전용량(C1, C2)을 상기 양 및 음의 전원전압을 공급하는 양극성 및 음극성 전원선(14+, 14-)에 각각 접속하고, 계속해서 상기 제1 및 제2 축전용량(14+, 14-)을 상기 트랜지스터(T1)의 소스 및 드레인에 각각 접속하는 스위치회로(T2∼T5)를 포함하는 것을 특징으로 하는 표시장치.
제 13항에 있어서, 상기 메모리 회로(T1∼T4, C1, C2)는 또한 상기 제1 및 제2 축전용량(C1, C2)에 유지된 상기 양극성 및 음극성의 아날로그 구동전압을 출력하는 출력회로(T6∼T9, T11, T12)를 포함하는 것을 특징으로 하는 표시장치.
제 14항에 있어서, 상기 스위치회로(T2∼T5)는 상기 양극성 전원선(14+)과 상기 제1 축전용량(C1) 사이에 접속된 제2 트랜지스터(T2), 상기 음극성 전원선(14-)과 상기 제2 축전용량(C2) 사이에 접속된 제3 트랜지스터(T3), 상기 제1 트랜지스터(T1)의 소스와 상기 제1 축전용량(C1) 사이에 접속된 제4 트랜지스터(T4), 상기 트랜지스터(T1)의 드레인과 상기 제2 축전용량(C2) 사이에 접속된제5 트랜지스터(T5)를 포함하고, 상기 제2 및 제3 트랜지스터(T2, T3)는 상기 양 및 음의 전원전압을 상기 제1 및 제2 축전용량(C1, C2)에 각각 설정하기 위해 일시적으로 도통하도록 제어되고, 상기 제4 및 제5 트랜지스터(T4, T5)는 상기 데이터신호를 양극성 및 음극성의 아날로그 구동전압으로 상기 제1 및 제2 축전용량(C1, C2)에 각각 유지하기 위해 상기 제2 및 제3 트랜지스터(T2, T3)보다 늦게 일시적으로 도통하도록 제어되는 것을 특징으로 하는 표시장치.
제 15항에 있어서, 상기 각 주사선(12)은 1수평주사기간에 있어서 상기 제2 및 제3 트랜지스터(T2, T3)를 도통시키는 양극성 펄스 및 음극성 펄스를 주사신호로서 공급하는 제1 양극성 및 제1 음극성 부주사선(11+, 11-)과, 상기 1수평주사기간에 이어지는 1수평주사기간에 있어서 상기 제4 및 제5 트랜지스터(T4, T5)를 도통시키는 양극성 펄스 및 음극성 펄스를 주사신호로서 공급하는 제2 양극성 및 제2 음극성 부주사선(12+, 12-)을 포함하는 것을 특징으로 하는 표시장치.
제 16항에 있어서, 상기 제2 양극성 및 제2 음극성 부주사선(12+, 12-)은 다음 행의 화소(P)에 대한 제1 양극성 및 제1 음극성 부주사선(11+, 11-)과 공통인 것을 특징으로 하는 표시장치.
제 16항에 있어서, 상기 제1 양극성 및 제1 음극성 부주산선(11+, 11-)은 다음 행의 화소(P)에 대한 각 메모리 회로(T1∼T4, C1, C2)의 제1 및 제2축전용량(C1, C2)에 접지선으로서 각각 접속되는 것을 특징으로 하는 표시장치.
제 13항에 있어서, 상기 스위치회로(T1∼T4, C1, C2)는 상기 제2 및 제3 트랜지스터(T2, T3)의 한쪽 게이트에 인가되는 게이트 펄스의 극성을 반전하여 상기 제2 및 제3 트랜지스터(T2, T3)의 다른쪽 게이트에 인가하는 펄스정형부(30)를 포함하는 것을 특징으로 하는 표시장치.
제 15항에 있어서, 상기 출력회로(T6∼T9, T11, T12)는 상기 제1 및 제2 축전용량(C1, C2)에 각각 게이트를 접속한 제6 및 제7 트랜지스터(T6, T7), 일단이 상기 제6 트랜지스터(T6)를 통해서 상기 양극성 전원선(14+)에 접속되고 타단이 제1 부하(P)에 접속되는 제8 트랜지스터(T8), 및 일단이 상기 제7 트랜지스터(T7)를 통해서 상기 음극성 전원선(14-)에 접속되고 타단이 제2 부하(P)에 접속되는 제9 트랜지스터(T9)를 포함하고, 상기 제8 및 제9 트랜지스터(T8, T9)의 도통이 제어되는 것을 특징으로 하는 표시장치.
제 20항에 있어서, 상기 제1, 제3, 제5, 제7 및 제9 트랜지스터(T1, T3, T5, T7, T9)는 P채널 트랜지스터이며, 상기 제2 제4, 제6 및 제8 트랜지스터(T2, T4, T6, T8)는 N채널 트랜지스터인 것을 특징으로 하는 표시장치.
제 21항에 있어서, 상기 P채널 트랜지스터의 스레시홀드값 전압과 N채널 트랜지스터의 스레시홀드값 전압은 절대값이 다르고, 상기 스위치회로(T1∼T4, C1, C2)가 또한 상기 제1 축전용량(T1) 및 제4 트랜지스터(T4) 사이에 접속되는 제10 트랜지스터(T10)를 포함하며, 상기 출력회로(T6∼T9, T11, T12)가 제6 트랜지스터(T6) 및 제8 트랜지스터(T8) 사이에 접속되는 제11 트랜지스터(T11), 및 제7 트랜지스터(T7) 및 제9 트랜지스터(T9) 사이에 접속되는 제12 트랜지스터(T12)를 포함하고, 상기 제10, 제11 및 제12 트랜지스터(T10, T11, T12)는 상기 양극성의 구동전압과 상기 음극성의 구동전압을 절대값이 동등하도록 상기 스레시홀드값의 절대값의 차를 보상하는 전압 강하용으로 설치된 N채널 트랜지스터, P채널 트랜지스터 및 N채널 트랜지스터인 것을 특징으로 하는 표시장치.
제 20항에 있어서, 각 화소(P)는 액정재료가 한 쌍의 전극(PE, PE)간에 끼여 지지되는 구조를 가지는 액정화소(P)로서, 상기 제1 및 제2 부하(P)는 공통의 화소(P)인 것을 특징으로 하는 표시장치.