JP2008116556A - 液晶表示装置の駆動方法およびそのデータ側駆動回路 - Google Patents

Abstract

【課題】データ線へのデータ信号の書き込み遅延を改善したうえで、さらなる消費電力低減を図る。
【解決手段】ドット反転駆動方式が採用される液晶表示装置のデータドライバの出力回路４０は、データ信号をデータ線Ｓ１〜Ｓ２ｎに出力する増幅器１１_１〜１１_２ｎと、データ信号の書き込み前に増幅器１１_１〜１１_２ｎの出力をデータ線Ｓ１〜Ｓ２ｎから切り離すスイッチ１２_１〜１２_２ｎと、増幅器１１_１〜１１_２ｎの出力をデータ線Ｓ１〜Ｓ２ｎから切り離した状態で、データ線間を所定時間短絡し、その後、データ線Ｓ１〜Ｓ２ｎに書き込み時の極性と同一極性のプリチャージ電圧を供給するショート・プリチャージ回路４６とを有する。
【選択図】図５

Description

本発明は、液晶表示装置の駆動方法およびそのデータ側駆動回路に関し、特にドット反転駆動法を採用する液晶表示装置の駆動方法およびそのデータ側駆動回路に関する。

ドットマトリックス型表示装置として、液晶表示装置が、薄型、軽量、低電力という特長から、パソコンなど様々な装置に用いられている。特に画質を高精細に制御するのに有利であるアクティブマトリックス方式のカラー液晶表示装置が主流を占めている。

カラー液晶表示装置は、走査線とデータ線がマトリックスに配線された薄膜トランジスタ（Thin Film Tranjistor;TFT）型液晶パネルで構成される表示パネルと、走査線を介してＴＦＴのゲートを駆動する走査側駆動回路と、データ線を介してＴＦＴのソースを駆動するデータ側駆動回路とを具備している。表示パネルは、１画素がＲ（赤）、Ｇ（緑）、Ｂ（青）の３ドットからなり、例えば、Ｒ，Ｇ，Ｂのそれぞれのドットが２５６階調表示されることにより１画素が１６７７７２１６色表示される。そして、解像度が、例えば、ＸＧＡ（１０２４×７６８画素）の場合、表示パネルの水平方向に１０２４×３＝３０７２ドット、垂直方向に７６８ドットが配置される。

この種のカラー液晶表示装置において、表示パネルをコモン一定駆動法で交流駆動（又は反転駆動）する方法として、ドット反転駆動法が知られている。コモン一定駆動法とは，画素のコモン電極（対向電極）の電位を一定に保ち，データ側駆動回路からのデータ信号のみの極性を反転する駆動法である。ドット反転駆動法とは，画素を構成する隣接する２つのドットに反対の極性のデータ信号を書き込む駆動方法である。データ信号の極性とは，所定の基準電位（以下，「コモンレベル」という。）を基準として正極性、負極性で定義される。コモンレベルは、通常、データ側駆動回路の高圧駆動電源として用いられる電源電圧ＶＤＤ２の１／２の電圧付近に設定される。尚、コモン電極の電位は、表示パネルのフィードスルー補正のために、コモンレベルとは異なる電位に設定される。

ドット反転駆動に用いられるデータ側駆動回路は、半導体集積回路装置からなるドライバ回路（以下、「データドライバ」という）が、多くの場合、複数個、例えば、表示パネルの解像度がＸＧＡの場合、１個で１２８画素の表示を分担するとして８個で構成される。各データドライバから表示パネルに書き込まれる正極性、負極性のデータ信号が、図１１に示すように、階調数に応じて変化する電圧で出力される。例えば、正極性のデータ信号により、黒レベルの表示をする場合、コモンレベルから遠いレベルの電位Ｖ１が供給され、白レベルの表示をする場合、コモンレベルに近いレベルの電位Ｖ２が供給される。また、負極性のデータ信号により、黒レベルの表示をする場合、コモンレベルから遠いレベルの電位Ｖ４が供給され、白レベルの表示をする場合、コモンレベルに近いレベルの電位Ｖ３が供給される。以下に述べられるように、本発明はドット反転駆動法を採用する液晶表示装置に関連している。

この種の液晶表示装置において、可及的要求の１つとして、消費電力低減および表示書換の高速化の要求がある。

この要求を解決する技術の例が特許文献１に示されている。図１２は、特許文献１を参考にして従来の第１例のデータドライバの出力回路１０を示す回路図である。図１２に示すように、出力回路１０は、表示パネルのデータ線Ｓ１〜Ｓ２ｎ（ｎ：自然数）に駆動電圧を出力するボルテージフォロア接続の増幅器１１_１〜１１_２ｎと、増幅器１１_１〜１１_２ｎの出力をデータ線Ｓ１〜Ｓ２ｎから切り離し隣接するデータ線間を短絡させるスイッチ１２_１〜１２_２ｎ及び１３_１〜１３_２ｎ−１とを有している。これにより、隣り合うデータ線がコモンレベルを基準として極性が逆になるようにデータ線を駆動し、データ信号の書き込み前に、増幅器１１_１〜１１_２ｎの出力をデータ線から切り離し、隣接するデータ線間を短絡するようにしている。

出力回路１０において、データ信号の書き込み前に、増幅器１１_１〜１１_２ｎの出力をデータ線から切り離し、データ線間を短絡させた場合、コモンレベルより高いレベルの電荷が蓄積されているデータ線の数とコモンレベルより低いレベルの電荷が蓄積されているデータ線の数は半分ずつであるため電荷の移動が起こり（そのときのソースレベルの状態にもよる）電荷が相殺され当初のデータ線のレベルよりもコモンレベルに近いレベルになり安定する。

しかし、データ線の蓄積電荷のレベルが正極性と負極性とで大きく異なると、電荷の相殺が不十分となり、正極性と負極性とで蓄積電荷のレベル差が小さい場合より、データ線の電位はコモンレベルから遠いレベルで安定する。その結果、例えば、データ線の電位がコモンレベルから遠い正極性寄りのレベル、例えば、図１１に示す電位Ｖ１で安定した場合、次にコモンレベルから遠い負極性寄りのレベル、例えば、図１１に示す電位Ｖ４でデータ信号が書き込まれるデータ線において、増幅器により大きな電位差ΔＶ＝Ｖ１−Ｖ４で電位を立ち下げる必要があり、立ち下がり時間が長くなる。そのため、データ線へのデータ信号の書き込み遅延増を招く虞がある。

図１３は、特許文献１を参考にして従来の第２例のデータドライバの出力回路２０を示す回路図である。図１２と同一の構成要素には同一の符号を付してその説明は省略する。出力回路２０が出力回路１０と異なる点は、スイッチ１３_１〜１３_２ｎ−１が、出力回路１０のようにすべてのデータ線間を短絡するのではなく、１つおきに設置されている点である。

出力回路２０において、データ信号の書き込み前に、増幅器１１_１〜１１_２ｎの出力をデータ線から切り離し、データ線間を短絡させた場合、出力回路１０と同様に、当初のデータ線のレベルよりもコモンレベルに近いレベルになり安定する。しかし、出力回路２０においても、出力回路１０と同様に、データ線へのデータ信号の書き込み遅延増を招く虞がある。

出力回路１０，２０の上述の問題を解決する技術が特許文献２に開示されている。図１４は、特許文献２を参考にして従来の第３例のデータドライバの出力回路３０を示す回路図である。図１２と同一の構成要素には同一の符号を付してその説明は省略する。出力回路３０が出力回路１０と異なる点は、スイッチ１３_１〜１３_２ｎ−１の替わりに、共通線ＣＬ１，ＣＬ２と、共通線ＣＬ１，ＣＬ２にデータ線Ｓ１〜Ｓ２ｎを接続／非接続するスイッチ３３_１〜３３_２ｎと、所定のプリチャージ電圧Ｖpc１，Ｖpc２を出力するボルテージフォロア接続の増幅器３４_１，３４_２と、共通線ＣＬ１，ＣＬ２に増幅器３４_１，３４_２からの出力を接続／非接続するスイッチ３５_１，３５_２とを有している点である。

共通線ＣＬ１，ＣＬ２は、二本のラインである。データ線Ｓ１〜Ｓ２ｎのうち、奇数番目のデータ線Ｓ１，Ｓ３，・・・，Ｓ２ｎ−１は、共通線ＣＬ１，ＣＬ２のうちの共通線ＣＬ１に接続され、偶数番目のデータ線Ｓ２，Ｓ４，・・・，Ｓ２ｎは、共通線ＣＬ１，ＣＬ２のうちの共通線ＣＬ２に接続される。

上記構成により、データ線の駆動時には、隣り合うデータ線がコモンレベルを基準として極性が逆になるようにデータ線を駆動する。また、データ信号の書き込み前に、増幅器１１_１〜１１_２ｎの出力をデータ線から切り離し、奇数番目のデータ線Ｓ１，Ｓ３，・・・，Ｓ２ｎ−１を共通線ＣＬ１に接続するとともに、偶数番目のデータ線Ｓ２，Ｓ４，・・・，Ｓ２ｎを共通線ＣＬ２に接続する。そして、このとき、増幅器３４_１，３４_２からスイッチ３５_１，３５_２および共通線ＣＬ１，ＣＬ２を介して、奇数番目のデータ線Ｓ１，Ｓ３，・・・，Ｓ２ｎ−１にプリチャージ電圧Ｖpc１を印加するとともに，偶数番目のデータ線Ｓ２，Ｓ４，・・・，Ｓ２ｎにＶpc２を印加するようにしている。

出力回路３０において、データ信号の書き込み前に、増幅器１１_１〜１１_２ｎの出力をデータ線から切り離し、共通線ＣＬ１，ＣＬ２を介して、プリチャージ電圧Ｖpc１，Ｖpc２を印加させるようにした場合、コモンレベルではなく、つぎにデータ線に書き込み時の極性と同一極性の所定電位、例えば各極性での中間電位でプリチャージするため、増幅器により大きな電位差で電位を立ち下げる必要がなく、立ち下がり時間が短くなる。その結果、出力回路１０，２０よりさらに、データドライバから表示パネルに書き込まれるデータ信号のスルーレートを改善させることができる。
特開平１１−３０９７５号公報（図４，図５参照） 特開２００３−２２８３５３号公報（図４参照）

ところで、特許文献２に記載の技術は、特許文献１に記載の技術よりもデータ線へのデータ信号の書き込み遅延をさらに改善することができる。しかし、逆極性の電位からプリチャージするため、プリチャージ時のさらなる消費電力低減の必要がある。

本発明の液晶表示装置の駆動方法は、表示パネルの隣り合うデータ線に所定の基準電圧を基準として極性が逆になるようにデータ信号が書き込まれるドット反転駆動法を採用する液晶表示装置の駆動方法において、前記データ信号の書き込み前に、前記データ線を前記データ信号から切り離した状態で、前記データ線間を所定時間短絡し、その後、前記データ線に書き込み時の極性と同一極性のプリチャージ電圧を供給するようにしたことを特徴とする。

また、本発明の液晶表示装置の駆動回路は、表示パネルの隣り合うデータ線に所定の基準電圧を基準として極性が逆になるようにデータ信号を書き込むドット反転駆動法を採用する液晶表示装置のデータ側駆動回路において、前記データ信号を前記データ線に出力する増幅器と、前記データ信号の書き込み前に前記増幅器の出力を前記データ線から切り離す第１のスイッチと、前記増幅器の出力を前記データ線から切り離した状態で、前記データ線間を所定時間短絡し、その後、前記データ線に書き込み時の極性と同一極性のプリチャージ電圧を供給する電荷中和・プリチャージ手段とを有することを特徴とする。

本発明によれば、データ信号の書き込み前に、隣り合うデータ線間でデータ線の電荷レベルをコモンレベル付近まで中和してからプリチャージを行うようにしている。これにより、データ線へのデータ信号の書き込み遅延を改善したうえで、さらなる負荷の同一駆動能力での消費電力低減または同一消費電力での負荷の駆動能力向上ができる。

以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。尚、ドット反転駆動として、奇数データ線と偶数データ線とで極性が逆になるようにデータ信号が書き込まれる１ドット反転駆動を例にして以下説明するが、本発明はｎドット反転駆動（ｎは２以上）にも適用可能である。図１は、本発明にかかる液晶表示装置の構成を示したブロック図である。図１に示すように、液晶表示装置１００は、液晶表示パネル１０１、データ側駆動回路１０２、走査側駆動回路１０３、電源回路１０４、制御回路１０５で構成される。

液晶表示パネル１０１は、図面の横方向に配列されて縦方向に延びるデータ線１０６と、図面の縦方向に配列されて横方向に延びる走査線１０７とを含む。各画素を構成するＲ，Ｇ，Ｂの各ドットは、ＴＦＴ１０８、画素容量１０９、液晶素子１１０とにより構成される。ＴＦＴ１０８のゲート端子は走査線１０７に、ソース（ドレイン）端子はデータ線１０６に、それぞれ接続されている。また、ＴＦＴ１０８のドレイン（ソース）端子には画素容量１０９及び液晶素子１１０がそれぞれ接続されている。画素容量１０９及び液晶素子１１０のＴＦＴ１０８と接続しない側の端子１１１は、図示せぬコモン電極に接続されている。

データ側駆動回路１０２はデジタル画像信号（以下、データという。）に基づいたアナログ信号電圧を出力してデータ線１０６を駆動する。走査側駆動回路１０３はＴＦＴ１０８の選択／非選択電圧を出力して走査線１０７を駆動する。制御回路１０５は走査側駆動回路１０３およびデータ側駆動回路１０２による駆動のタイミングをコントロールする。電源回路１０４は、データ側駆動回路１０２が出力する信号電圧や、走査側駆動回路１０３が出力する選択／非選択電圧を生成して各駆動回路に供給する。

液晶表示装置１００は、１ドット反転駆動により駆動され、データ側駆動回路１０２からのアナログ信号電圧によりデータ線１０６を駆動する前に、データ線１０６をアナログ信号電圧から切り離した状態で、データ線１０６間を所定時間短絡し、その後、データ線１０６に駆動時の極性と同一極性のプリチャージ電圧を供給するようにしている。この駆動方法は、以下に述べられるように、データ側駆動回路１０２を構成するデータドライバにより実現される。

図２は、本発明の第１実施形態のデータドライバ１２０の構成を示すブロック図であり、図３は、図２に示すデータドライバ１２０に入力される各信号のタイミングチャートである。データドライバ１２０は、１個で２ｍ個の画素の表示を分担するために、２ｎ本＝２ｍ×３ドットのデータ線Ｓ１〜Ｓ２ｎにアナログ信号電圧を出力するものである。尚、説明を簡明にするために、データドライバ１２０へのデータは、データ線Ｓ１〜Ｓ２ｎの１本分、すなわち、１画素の１ドット分に対応するデータのビット幅でシリアルに取り込まれるとして説明する。データドライバ１２０は、シフトレジスタ１、データレジスタ２、データラッチ回路３、レベルシフタ４、階調電圧生成回路５、Ｄ／Ａコンバータ６、出力回路７およびスイッチ制御回路８を有する。データドライバ１２０のシフトレジスタ１の出力は次段のデータドライバにカスケード出力され、複数個のデータドライバ１２０がカスケード接続されることでデータ側駆動回路１０２を構成する。

シフトレジスタ１は２ｎ段のレジスタからなり、スタートパルス及びクロックが入力され、スタートパルスをクロックのタイミングで順次シフトして図３に示すシフトパルス（ＳＰ１）〜シフトパルス（ＳＰ２ｎ）とする。

データレジスタ２は、２ｎ段のレジスタからなり、データが各レジスタにパラレルに入力され、シフトレジスタ１により供給されるシフトパルス（ＳＰ１）〜シフトパルス（ＳＰ２ｎ）の例えば立ち下がりタイミングで各レジスタが順次データを保持する。

データラッチ回路３は、データレジスタ２の各レジスタ全てにデータの入力が終了するとデータラッチ信号が入力され、データレジスタ２の各レジスタに保持されている全データをラッチする。データラッチ回路３にてラッチされたデータは、レベルシフタ４により適宜レベルがシフトされる。

階調電圧生成回路５は、階調基準電圧の供給により、例えば、２５６階調表示の場合、２５６階調の正極性階調電圧および負極性階調電圧を生成する。各正極性階調電圧および負極性階調電圧は、図４に示すように、階調に応じた曲線の出力特性を有する。

Ｄ／Ａコンバータ６は、レベルシフト後のデータをデコードして階調電圧生成回路５からの正極性階調電圧および負極性階調電圧のうちデータに応じた所望の正極性階調電圧および負極性階調電圧を選択出力する。

出力回路７は、Ｄ／Ａコンバータ６の出力を増幅しデータ線Ｓ１〜Ｓ２ｎに極性反転信号に応じた極性のアナログ信号電圧を奇数データ線と偶数データ線とで極性が逆になるように出力するが、その出力前に、データ線Ｓ１〜Ｓ２ｎをアナログ信号電圧から切り離した状態で、データ線間を所定時間短絡し、その後、データ線Ｓ１〜Ｓ２ｎに駆動時の極性と同一極性のプリチャージ電圧を供給するようにしている。プリチャージ電圧は、最も選択される階調レベルに近い電圧に設定するのが好ましい。このため、例えば、階調電圧生成回路５から供給され、図４に示すように、正極性のプリチャージ電圧Ｖpc１が、電位Ｖ１とＶ２との中間電位（Ｖ１＋Ｖ２）／２に近い階調電圧の電位Ｖ５に設定され、負極性のプリチャージ電圧Ｖpc２が、電位Ｖ３とＶ４との中間電位（Ｖ３＋Ｖ４）／２に近い階調電圧の電位Ｖ６に設定される。また、プリチャージ電圧Ｖpc１，Ｖpc２として、階調電圧生成回路５に入力される階調基準電圧のうち、中間電位Ｖ５，Ｖ６に近い電圧を用いてもよい。また、別にパッドを設けて外部から供給してもよい。

スイッチ制御回路８は、データラッチ回路４に入力されるデータラッチ信号及び極性反転信号が入力され、出力回路７の上述の動作を行わせるための制御信号を生成する。

次に、出力回路７の具体的な実施例について、図面を参照しながら詳細に説明する。図５は、出力回路７として用いられる一例の出力回路４０を示す回路図である。図１４と同一の構成要素には同一の符号を付してその説明は省略する。出力回路４０は、図５に示すように、増幅器１１_１〜１１_２ｎと、スイッチ１２_１〜１２_２ｎと、データ線Ｓ１〜Ｓ２ｎを所定期間短絡し、その後、データ線Ｓ１〜Ｓ２ｎにプリチャージ電圧Ｖpc１，Ｖpc２を供給するショート・プリチャージ回路４６とを有している。

ショート・プリチャージ回路４６は、共通線ＣＬ１，ＣＬ２と、スイッチ４３ａ_１〜４３ａ_２ｎ，４３ｂ_１〜４３ｂ_２ｎ，３５_１，３５_２と、増幅器３４_１，３４_２とを有している。スイッチ４３ａ_１〜４３ａ_２ｎは、共通線ＣＬ１にデータ線Ｓ１〜Ｓ２ｎを接続／非接続する。スイッチ４３ｂ_１〜４３ｂ_２ｎは、共通線ＣＬ２にデータ線Ｓ１〜Ｓ２ｎを接続／非接続する。スイッチ４３ａ_１〜４３ａ_２ｎ，４３ｂ_１〜４３ｂ_２ｎ，３５_１，３５_２は、スイッチ制御回路８からの制御信号（図示せず）により制御される。増幅器３４_１へのプリチャージ電圧Ｖpc１、および増幅器３４_２へのプリチャージ電圧Ｖpc２は、階調電圧生成回路５から供給される。

増幅器３４_１，３４_２は、駆動能力の大きい増幅器であればよく、オフセットや立ち上がり波形の揺れに対して高出力精度を要求されない。このとき、増幅器１１_１〜１１_２ｎは、オフセットや立ち上がり波形の揺れに対して高出力精度を要求されるが駆動能力の低い増幅器を用いることができる。そのため、出力回路４０は増幅器の特性面でそれぞれ特化した回路を用いることができる。

出力回路４０の動作について図６を参照して説明する。
時刻ｔ１の前に、奇数データ線Ｓ１，Ｓ３，・・・，Ｓ２ｎ−１は、例えば、図４に示す電位Ｖ４の負極性のアナログ信号電圧で駆動され、偶数データ線Ｓ２，Ｓ４，・・・，Ｓ２ｎは、例えば、図４に示す電位Ｖ１の正極性のアナログ信号電圧で駆動されていたとする。また、このとき、スイッチ１２_１〜１２_２ｎ，３５_１，３５_２はオン状態であり、スイッチ４３ａ_１〜４３ａ_２ｎ，４３ｂ_１〜４３ｂ_２ｎはオフ状態である。

極性反転信号が"Ｈ（ハイ）"レベルでデータラッチ信号が"Ｈ"レベルになる時刻ｔ１において、スイッチ１２_１〜１２_２ｎがオフして増幅器１１_１〜１１_２ｎの出力がデータ線Ｓ１〜Ｓ２ｎから切り離される。

データラッチ信号が"Ｌ"レベルになる時刻ｔ２において、スイッチ３５_１，３５_２がオフして増幅器３４_１，３４_２の出力が共通線ＣＬ１，ＣＬ２から切り離され、スイッチ４３ａ_１〜４３ａ_２ｎがオンして共通線ＣＬ１にデータ線Ｓ１〜Ｓ２ｎが接続される。時刻ｔ２から所定期間Ｔ１、例えば、０．５μsが経過する時刻ｔ３までの期間、この状態が維持される。これにより、各データ線Ｓ１〜Ｓ２ｎは、データ線間で短絡し、コモンレベルより高いレベルの電荷が蓄積されている偶数データ線Ｓ２，Ｓ４，・・・，Ｓ２ｎの数とコモンレベルより低いレベルの電荷が蓄積されている奇数データ線Ｓ１，Ｓ３，・・・，Ｓ２ｎ−１の数は半分ずつであるため電荷の移動が起こり電荷が相殺され、時刻ｔ２の直前のデータ線のレベルよりもコモンレベルに近いレベルになる。

時刻ｔ３において、スイッチ４３ａ_２，４３ａ_４，・・・，４３ａ_２ｎがオフして偶数データ線Ｓ２，Ｓ４，・・・，Ｓ２ｎが共通線ＣＬ１から切り離され、スイッチ４３ｂ_２，４３ｂ_４，・・・，４３ｂ_２ｎがオンして共通線ＣＬ２に偶数データ線Ｓ２，Ｓ４，・・・，Ｓ２ｎが接続される。また、このとき、スイッチ３５_１，３５_２がオンして増幅器３４_１，３４_２の出力が共通線ＣＬ１，ＣＬ２に接続される。時刻ｔ３から所定期間Ｔ２、例えば、０．５μsが経過する時刻ｔ４までの期間、この状態が維持される。これにより、奇数データ線Ｓ１，Ｓ３，・・・，Ｓ２ｎ−１は、共通線ＣＬ１を介してプリチャージ電圧Ｖpc１が印加され、図４に示す電位Ｖ１とＶ２との中間電位に近い正極性の電位レベルＶ５になる。また、偶数のデータ線Ｓ２，Ｓ４，・・・，Ｓ２ｎは、共通線ＣＬ２を介してプリチャージ電圧Ｖpc２が印加され、図４に示す電位Ｖ３とＶ４との中間電位に近い極性の電位レベルＶ６になる。

時刻ｔ４において、スイッチ４３ａ_１，４３ａ_３，・・・，４３ａ_２ｎ−１、４３ｂ_２，４３ｂ_４，・・・，４３ｂ_２ｎがオフしてデータ線Ｓ１〜Ｓ２ｎが共通線ＣＬ１，ＣＬ２から切り離され、スイッチ１２_１〜１２_２ｎがオンして増幅器１１_１〜１１_２ｎの出力がデータ線Ｓ１〜Ｓ２ｎに接続される。時刻ｔ４から極性反転信号が"Ｌ（ロウ）"レベルでデータラッチ信号が"Ｈ"レベルになる時刻ｔ５までの期間、この状態が維持される。これにより、奇数データ線Ｓ１，Ｓ３，・・・，Ｓ２ｎ−１がデータに応じた、例えば、図４に示す電位Ｖ１の正極性階調電圧で駆動され、偶数データ線Ｓ２，Ｓ４，・・・，Ｓ２ｎがデータに応じた、例えば、図４に示す電位Ｖ４の負極性階調電圧で駆動される。

時刻ｔ５において、時刻ｔ１と同様に、スイッチ１２_１〜１２_２ｎがオフして増幅器１１_１〜１１_２ｎの出力がデータ線Ｓ１〜Ｓ２ｎから切り離される。

データラッチ信号が"Ｌ"レベルになる時刻ｔ６において、スイッチ３５_１，３５_２がオフして増幅器３４_１，３４_２の出力が共通線ＣＬ１，ＣＬ２から切り離され、スイッチ４３ｂ_１〜４３ｂ_２ｎがオンして共通線ＣＬ２にデータ線Ｓ１〜Ｓ２ｎが接続される。時刻ｔ６から所定期間Ｔ１が経過する時刻ｔ７までの期間、この状態が維持される。これにより、時刻ｔ２から時刻ｔ３までの期間と同様に、各データ線Ｓ１〜Ｓ２ｎは、時刻ｔ６の直前のデータ線のレベルよりもコモンレベルに近いレベルになる。

時刻ｔ７において、偶数のスイッチ４３ｂ_２，４３ｂ_４，・・・，４３ｂ_２ｎがオフして偶数データ線Ｓ２，Ｓ４，・・・，Ｓ２ｎが共通線ＣＬ２から切り離され、偶数のスイッチ４３ａ_２，４３ａ_４，・・・，４３ａ_２ｎがオンして共通線ＣＬ１に偶数データ線Ｓ２，Ｓ４，・・・，Ｓ２ｎが接続される。また、このとき、スイッチ３５_１，３５_２がオンして増幅器３４_１，３４_２の出力が共通線ＣＬ１，ＣＬ２に接続される。時刻ｔ７から所定期間Ｔ２が経過する時刻ｔ８までの期間、この状態が維持される。これにより、奇数データ線Ｓ１，Ｓ３，・・・，Ｓ２ｎ−１は、共通線ＣＬ２を介してプリチャージ電圧Ｖpc２が印加され、図４に示す電位Ｖ３とＶ４との中間電位に近い極性の電位レベルＶ６になる。また、偶数のデータ線Ｓ２，Ｓ４，・・・，Ｓ２ｎは、共通線ＣＬ１を介してプリチャージ電圧Ｖpc１が印加され、図４に示す電位Ｖ１とＶ２との中間電位に近い正極性の電位レベルＶ５になる。

時刻ｔ８において、スイッチ４３ａ_２，４３ａ_４，・・・，４３ａ_２ｎ、４３ｂ_１，４３ｂ_３，・・・，４３ｂ_２ｎ−１がオフしてデータ線Ｓ１〜Ｓ２ｎが共通線ＣＬ１，ＣＬ２から切り離され、スイッチ１２_１〜１２_２ｎがオンして増幅器１１_１〜１１_２ｎの出力がデータ線Ｓ１〜Ｓ２ｎに接続される。時刻ｔ８から極性反転信号が"Ｈ"レベルでデータラッチ信号が"Ｈ"レベルになる時刻ｔ９までの期間、この状態が維持される。これにより、奇数データ線Ｓ１，Ｓ３，・・・，Ｓ２ｎ−１がデータに応じた、例えば、図４に示す電位Ｖ４の負極性階調電圧で駆動され、偶数データ線Ｓ２，Ｓ４，・・・，Ｓ２ｎがデータに応じた、例えば、図４に示す電位Ｖ１の正極性階調電圧で駆動される。以下、時刻ｔ１から時刻ｔ９の動作が繰り返される。

これにより、例えば、正極性のアナログ信号電圧で駆動されたデータ線が、次に、コモンレベルから遠い負極性のレベル、例えば、図４に示す電位Ｖ４のアナログ信号電圧で駆動される場合、駆動前に、データ線をアナログ信号電圧から切り離した状態で、データ線間を所定時間短絡して、データ線のレベルを一旦、コモンレベルに近いレベルにする。その後、負極性階調電圧の中間電位Ｖ６に設定されたプリチャージ電圧Ｖpc２でプリチャージする。このため、プリチャージをコモンレベルに近いレベルから行うことができ、データ線へのデータ信号の書き込み遅延を改善したうえで、特許文献２に開示された技術よりさらに、プリチャージのための消費電力を低減することができる。または、データドライバの消費電力を同一消費電力とした場合、負荷の駆動能力向上ができる。

尚、図７に示す出力回路５０のように、増幅器３４_１，３４_２を介さずにプリチャージ電圧Ｖpc１，Ｖpc２を供給することもできる。

図８は、本発明の第２実施形態のデータドライバ１３０の構成を示すブロック図であり、データドライバ１３０に入力される各信号のタイミングチャートは、データドライバ１３０と同様に、図３に示される。図２と同一の構成要素には同一の符号を付してその説明は省略する。データドライバ１３０は、シフトレジスタ１、データレジスタ２、データラッチ回路３、レベルシフタ４、階調電圧生成回路５、Ｄ／Ａコンバータ６、出力回路７ａおよびスイッチ制御回路８ａを有する。

出力回路７ａは、Ｄ／Ａコンバータ６の出力を増幅しデータ線Ｓ１〜Ｓ２ｎに極性反転信号に応じた極性のアナログ信号電圧を出力するが、その出力前に、データ線Ｓ１〜Ｓ２ｎをアナログ信号電圧から切り離した状態で、データ線Ｓ１〜Ｓ２ｎを、第１所定時間、同一極性ごとに短絡してコンデンサにより電荷回収し、第２所定時間、逆極性間で短絡し、その後、データ線Ｓ１〜Ｓ２ｎに駆動時の極性と同一極性のプリチャージ電圧を供給するようにしている。プリチャージ電圧として、コンデンサに回収された電荷を用いる。コンデンサからのプリチャージ電圧は、正極性のプリチャージ電圧Ｖpc１が、電位Ｖ１とＶ２との中間電位（Ｖ１＋Ｖ２）／２に近いレベルとなり、負極性のプリチャージ電圧Ｖpc２が、電位Ｖ３とＶ４との中間電位（Ｖ３＋Ｖ４）／２に近いレベルとなる。

スイッチ制御回路８ａは、データラッチ回路４に入力されるデータラッチ信号及び極性反転信号が入力され、出力回路７ａの上述の動作を行わせるための制御信号を生成する。

次に、出力回路７ａの具体的な実施例について、図面を参照しながら詳細に説明する。図９は、出力回路７ａとして用いられる一例の出力回路６０を示す回路図である。図７と同一の構成要素には同一の符号を付してその説明は省略する。出力回路６０が出力回路４０と異なる点は、ショート・プリチャージ回路４６の替わりにショート・プリチャージ回路６６を有し、ショート・プリチャージ回路６６がショート・プリチャージ回路４６と異なる点は、プリチャージ電圧Ｖpc１，Ｖpc２が入出力される増幅器３４_１，３４_２の替わりに、スイッチ３５_１，３５_２と接地間に電荷回収用コンデンサＣ１，Ｃ２が接続されている点である。コンデンサＣ１，Ｃ２は、ソースドライバを構成する半導体集積回路装置内に設けることもできるし、外付けのコンデンサとすることもできる。

出力回路６０の動作について図１０を参照して説明する。図６と同一の動作については、同一の時間符号を付してその説明は省略する。図６と異なる動作は、時刻ｔ２１，ｔ６１から所定期間Ｔ１１が経過する時刻ｔ２２，ｔ６２までの期間と、時刻ｔ２２，ｔ６２から所定期間Ｔ１２が経過する時刻ｔ３，ｔ７までの期間とであり、以下この期間についての動作について説明する。

データラッチ信号が"Ｌ"レベルになる時刻ｔ２１において、スイッチ４３ａ_２，４３ａ_４，・・・，４３ａ_２ｎがオンして偶数データ線Ｓ２，Ｓ４，・・・，Ｓ２ｎが共通線ＣＬ１に接続され、スイッチ４３ｂ_１，４３ｂ_３，・・・，４３ｂ_２ｎ−１がオンして奇数データ線Ｓ１，Ｓ３，・・・，Ｓ２ｎ−１が共通線ＣＬ２に接続される。時刻ｔ２１から所定期間Ｔ１１、例えば、０．５μsが経過する時刻ｔ２２までの期間、この状態が維持される。これにより、コモンレベルより高いレベルの電荷が蓄積されている偶数データ線Ｓ２，Ｓ４，・・・，Ｓ２ｎから共通線ＣＬ１を介してコンデンサＣ１に電荷の移動が起こり、コンデンサＣ１の容量に応じた電荷が回収される。また、コモンレベルより低いレベルの電荷が蓄積されている奇数データ線Ｓ１，Ｓ３，・・・，Ｓ２ｎ−１から共通線ＣＬ２を介してコンデンサＣ２に電荷の移動が起こり、コンデンサＣ２の容量に応じた電荷が回収される。

時刻ｔ２２において、スイッチ３５_１，３５_２がオフして増幅器３４_１，３４_２の出力が共通線ＣＬ１，ＣＬ２から切り離され、スイッチ４３ｂ_１，４３ｂ_３，・・・，４３ｂ_２ｎ−１がオフするとともにスイッチ４３ａ_１，４３ａ_３，・・・，４３ａ_２ｎ−１がオンして奇数データ線Ｓ１，Ｓ３，・・・，Ｓ２ｎ−１が共通線ＣＬ２から切り離されるとともに共通線ＣＬ１に接続される。時刻ｔ２２から所定期間Ｔ１２、例えば、０．５μsが経過する時刻ｔ３までの期間、この状態が維持される。これにより、図６の時刻ｔ２から時刻ｔ３までの期間と同様に、各データ線Ｓ１〜Ｓ２ｎは、時刻ｔ２２の直前のデータ線のレベルよりもコモンレベルに近いレベルになる。

データラッチ信号が"Ｌ"レベルになる時刻ｔ６１において、スイッチ４３ａ_１，４３ａ_３，・・・，４３ａ_２ｎ−１がオンして奇数データ線Ｓ１，Ｓ３，・・・，Ｓ２ｎ−１が共通線ＣＬ１に接続され、スイッチ４３ｂ_２，４３ｂ_４，・・・，４３ｂ_２ｎがオンして偶数データ線Ｓ２，Ｓ４，・・・，Ｓ２ｎが共通線ＣＬ２に接続される。時刻ｔ６１から所定期間Ｔ１１が経過する時刻ｔ６２までの期間、この状態が維持される。これにより、コモンレベルより高いレベルの電荷が蓄積されている奇数データ線Ｓ１，Ｓ３，・・・，Ｓ２ｎ−１から共通線ＣＬ１を介してコンデンサＣ１に電荷の移動が起こり、コンデンサＣ１の容量に応じた電荷が回収される。また、コモンレベルより低いレベルの電荷が蓄積されている偶数データ線Ｓ２，Ｓ４，・・・，Ｓ２ｎから共通線ＣＬ２を介してコンデンサＣ２に電荷の移動が起こり、コンデンサＣ２の容量に応じた電荷が回収される。

時刻ｔ６２において、スイッチ３５_１，３５_２がオフして増幅器３４_１，３４_２の出力が共通線ＣＬ１，ＣＬ２から切り離され、スイッチ４３ａ_１，４３ａ_３，・・・，４３ａ_２ｎ−１がオフするとともにスイッチ４３ｂ_１，４３ｂ_３，・・・，４３ｂ_２ｎ−１がオンして奇数データ線Ｓ１，Ｓ３，・・・，Ｓ２ｎ−１が共通線ＣＬ１から切り離されるとともに共通線ＣＬ２に接続される。時刻ｔ６２から所定期間Ｔ１２が経過する時刻ｔ７までの期間、この状態が維持される。これにより、時刻ｔ２２から時刻ｔ３までの期間と同様に、各データ線Ｓ１〜Ｓ２ｎは、時刻ｔ６２の直前のデータ線のレベルよりもコモンレベルに近いレベルになる。

これにより、例えば、正極性のアナログ信号電圧で駆動されたデータ線が、次に、コモンレベルから遠い負極性のレベル、例えば、図４に示す電位Ｖ４のアナログ信号電圧で駆動される場合、駆動前に、データ線をアナログ信号電圧から切り離した状態で、データ線を、第１所定時間、同一極性ごとに短絡してコンデンサにより電荷回収し、第２所定時間、逆極性間で短絡して、データ線のレベルを一旦、コモンレベルに近いレベルにする。その後、データ線に駆動時の極性と同一極性のコンデンサに回収された電荷をプリチャージ電圧として供給するようにしている。このため、プリチャージ電圧を出力回路外から供給することなく、プリチャージをコモンレベルに近いレベルから行うことができ、データ線へのデータ信号の書き込み遅延を改善したうえで、特許文献２に開示された技術よりさらに、プリチャージのための消費電力を低減することができる。または、データドライバの消費電力を同一消費電力とした場合、負荷の駆動能力向上ができる。

本発明に係る液晶表示装置１００の構成を示すブロック図。 本発明の第１実施形態のデータドライバ１２０の構成を示すブロック図。 図２に示すデータドライバ１２０に入力される各信号のタイミングチャート。 図２に示すデータドライバ１２０の階調数−出力電圧特性とプリチャージ電圧との関係を説明するグラフ。 図２に示すデータドライバ１２０に用いられる一例の出力回路４０を示す回路図。 図５に示す出力回路４０の動作を説明する図。 図２に示すデータドライバ１２０に用いられる他例の出力回路５０を示す回路図。 本発明の第２実施形態のデータドライバ１３０の構成を示すブロック図。 図８に示すデータドライバ１３０に用いられる一例の出力回路６０を示す回路図。 図８に示す出力回路６０の動作を説明する図。 データドライバの階調数−出力電圧特性を示すグラフ。 従来の第１例のデータドライバの出力回路１０を示す回路図。 従来の第２例のデータドライバの出力回路２０を示す回路図。 従来の第３例のデータドライバの出力回路３０を示す回路図。

符号の説明

１ シフトレジスタ
２ データレジスタ
３ データラッチ回路
４ レベルシフタ
５ 階調電圧生成回路
６ Ｄ／Ａコンバータ
７，７ａ，４０，５０，６０ 出力回路
８，８ａ スイッチ制御回路
１１_１〜１１_２ｎ，３４_１，３４_２ 増幅器
１２_１〜１２_２ｎ，４３ａ_１〜４３ａ_２ｎ，４３ｂ_１〜４３ｂ_２ｎ，３５_１，３５_２ スイッチ
４６，５６，６６ ショート・プリチャージ回路
１００ 液晶表示装置
１０１ 液晶表示パネル
１０２ データ側駆動回路
１０３ 走査側駆動回路
１０４ 電源回路
１０５ 制御回路
１２０，１３０ データドライバ
Ｃ１，Ｃ２ コンデンサ

Claims (16)

1. 表示パネルの隣り合うデータ線に所定の基準電圧を基準として極性が逆になるようにデータ信号が書き込まれるドット反転駆動法を採用する液晶表示装置の駆動方法において、
   前記データ信号の書き込み前に、前記データ線を前記データ信号から切り離した状態で、前記データ線間を所定時間短絡し、その後、前記データ線に書き込み時の極性と同一極性のプリチャージ電圧を供給するようにしたことを特徴とする液晶表示装置の駆動方法。
2. 前記データ線は、逆極性間で前記所定時間短絡されることを特徴とする請求項１記載の液晶表示装置の駆動方法。
3. 前記データ線は、同一極性ごとに共通線を介して前記プリチャージ電圧が供給されることを特徴とする請求項２記載の液晶表示装置の駆動方法。
4. 前記プリチャージ電圧は、各極性ごとに階調電圧の中間レベル付近の電圧が供給されることを特徴とする請求項３記載の液晶表示装置の駆動方法。
5. 前記共通線は、２本の線からなることを特徴とする請求項３記載の液晶表示装置の駆動方法。
6. 前記２本の共通線の何れか一方が前記データ線間を前記所定時間短絡する線として用いられることを特徴とする請求項５記載の液晶表示装置の駆動方法。
7. 前記プリチャージ電圧がボルテージフォロア接続の増幅器を介して前記共通線に供給されることを特徴とする請求項３記載の液晶表示装置の駆動方法。
8. 前記所定時間は、第１所定時間と第１所定時間経過後の第２所定時間とからなり、
   前記データ線は、第１所定時間に同一極性ごとに短絡されるとともにコンデンサにより電荷回収され、第２所定時間に逆極性間で短絡され、
   前記コンデンサに回収された電荷が前記プリチャージ電圧として用いられることを特徴とする請求項１記載の液晶表示装置の駆動方法。
9. 前記データ線は、同一極性ごとに共通線を介して前記コンデンサに回収された電荷が供給されることを特徴とする請求項８記載の液晶表示装置の駆動方法。
10. 前記共通線は、２本の線からなることを特徴とする請求項９記載の液晶表示装置の駆動方法。
11. 前記２本の共通線の何れか一方が前記データ線を前記第２所定時間短絡する線として用いられることを特徴とする請求項１０記載の液晶表示装置の駆動方法。
12. 表示パネルの隣り合うデータ線に所定の基準電圧を基準として極性が逆になるようにデータ信号を書き込むドット反転駆動法を採用する液晶表示装置のデータ側駆動回路において、
    前記データ信号を前記データ線に出力する増幅器と、
    前記データ信号の書き込み前に前記増幅器の出力を前記データ線から切り離す第１のスイッチと、
    前記増幅器の出力を前記データ線から切り離した状態で、前記データ線間を所定時間短絡し、その後、前記データ線に書き込み時の極性と同一極性のプリチャージ電圧を供給するショート・プリチャージ回路とを有することを特徴とするデータ側駆動回路。
13. 前記ショート・プリチャージ回路は、
    前記基準電圧を基準として極性が逆になるようにプリチャージ電圧が供給される２本の共通線と、
    前記共通線のうち一方に前記データ線を接続可能とする第２のスイッチと、
    前記共通線のうち他方に前記データ線を接続可能とする第３のスイッチと、
    前記共通線のうち一方に前記プリチャージ電圧の一極性側を接続可能とする第４のスイッチと、
    前記共通線のうち他方に前記プリチャージ電圧の他極性側を接続可能とする第５のスイッチとを有することを特徴とする請求項１２記載のデータ側駆動回路。
14. 前記第２および第３のスイッチの何れか一方を前記所定時間オン制御し、その後、前記第４および第５のスイッチをオン制御するとともに、前記データ線に書き込み時の極性と同一極性のプリチャージ電圧を供給するように前記第２および第３のスイッチをオン制御するようにしたことを特徴とする請求項１３記載のデータ側駆動回路。
15. 前記プリチャージ電圧がボルテージフォロア接続の増幅器を介して前記共通線に供給されることを特徴とする請求項１４記載のデータ側駆動回路。
16. 前記所定時間は、第１所定時間と第１所定時間経過後の第２所定時間とからなり、
    前記共通線に前記第４および第５のスイッチを介してコンデンサが接続され、
    前記第１所定時間に、前記第４および第５のスイッチをオン制御するとともに、前記データ線からの電荷を同一極性ごとに前記コンデンサに回収するように前記第２および第３のスイッチをオン制御し、
    前記第２所定時間に、前記第４および第５のスイッチをオフ制御するとともに、前記第２および第３のスイッチの何れか一方をオン制御し、
    その後、前記第４および第５のスイッチをオン制御するとともに、前記データ線に書き込み時の極性と同一極性の前記コンデンサに回収された電荷を供給するように前記第２および第３のスイッチをオン制御するようにしたことを特徴とする請求項１３記載のデータ側駆動回路。

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