KR20030082745A - Method for manufacturing semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 실리사이드(Silicide) 공정 시 필드 영역(Field area)과 활성 영역(Active area)의 단차로 인해 잔존하게 되는 티타늄(Ti), 코발트(Co) 등과 같은 잔존물로 인한 반도체 소자의 특성 저하를 방지시키는 반도체 소자 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, such as titanium (Ti) and cobalt (Co), which remain due to a step difference between a field area and an active area during a silicide process. It relates to a semiconductor device manufacturing method for preventing the deterioration of the characteristics of the semiconductor device due to the residue.
통상적으로 반도체 소자의 표면에 형성되는 집적회로는 게이트(Gate)와 소오스(Source) 및 드레인(Drain)으로 구성되는 트랜지스터 회로를 포함하며, 이중에서 소오스와 드레인을 소위 활성 영역이라 한다. 최근 들어 집적회로가 고밀도화 되면서 반도체 소자들은 콘택홀(Contact hole)을 포함하는 다층구조로 형성된다.In general, an integrated circuit formed on a surface of a semiconductor device includes a transistor circuit including a gate, a source, and a drain, and a source and a drain are called active regions. In recent years, as integrated circuits have been densified, semiconductor devices have a multi-layer structure including contact holes.
상기 콘택홀은 반도체 소자의 활성 영역 또는 게이트 위로 형성되고 그 내부에 접촉 금속물질이 채워져 상부/하부 회로들 사이를 전기적으로 연결시키는 것이일반적이며, 이때, 트랜지스터 회로의 게이트 및 활성 영역 등에 대응되는 접촉 금속 물질 사이에는 접촉저항이 발생할 수 있으며, 이러한 접촉 저항은 반도체 소자의 속도와 동작 특성 저하의 원인이 된다.The contact hole is generally formed over an active region or a gate of a semiconductor device and filled with a contact metal material therein to electrically connect the upper / lower circuits. The contact hole corresponds to a gate and an active region of a transistor circuit. Contact resistance may occur between the metal materials, and the contact resistance may cause deterioration of speed and operating characteristics of the semiconductor device.
따라서, 상기한 반도체 소자 특성 저하를 방지하기 위하여 금속물질과 트랜지스터 회로의 활성 영역 또는 게이트 사이에 티타늄(Titanium)과 코발트(Cobalt)와 같은 금속 박막이 증착시킨 후, 열처리(Annealing)를 통하여 폴리 실리콘 게이트 전극과 소오스/드레인 영역에 접촉저항 및 비저항이 낮은 실리사이드 층을 형성하는 공정이 도입되었다.Therefore, in order to prevent the deterioration of the semiconductor device characteristics, a metal thin film, such as titanium and cobalt, is deposited between the metal material and the active region or the gate of the transistor circuit, and then heat-treated. A process for forming a silicide layer having a low contact resistance and a specific resistance in the gate electrode and the source / drain regions has been introduced.
도 1a 내지 도 1f는 종래 MOS 트랜지스터 등과 같은 반도체 소자의 제조방법을 도시한 공정 수순도이다. 이하 상기 도 1을 참조하여 종래 MOS 트랜지스터의 제조공정을 설명하기로 한다.1A to 1F are process flowcharts showing a method for manufacturing a semiconductor device such as a conventional MOS transistor. Hereinafter, a manufacturing process of a conventional MOS transistor will be described with reference to FIG. 1.
먼저 도 1a에서와 같이 반도체 소자가 형성될 실리콘 기판(100) 상부에 반도체 소자간 분리를 위한 소자 분리막(STI: Shallow Trench Isolation)(102)을 형성한 다음, Vtn 및 Vtp 임플란트(Implant) 공정 및 소자 형성에 필요한 N, P 웰 임플란트 공정을 수행한다.First, as shown in FIG. 1A, a device isolation film (STI: Shallow Trench Isolation) 102 is formed on the silicon substrate 100 on which the semiconductor device is to be formed, and then a Vtn and Vtp implant process and N, P well implant process required for device formation is performed.
이어 도 1b에서와 같이 게이트 옥사이드(Gate oxide) 층(104)이 형성된 실리콘 기판 상에 게이트 전극 형성을 위한 폴리 실리콘 층을 증착시킨 후, 폴리 실리콘 층 상부에 포토레지스트(Photoresist) 층(도시하지 않았음)을 형성시켜, 실리콘 기판 상 게이트 전극 형성 위치에 증착된 포토레지스트를 포토리소그래피(Photolithography) 공정 및 식각 공정을 통하여 패터닝시킨다. 이어 상기 패터닝된 포토레지스트를 식각 마스크로하여 상기 패터닝된 게이트 형성 위치에 증착된 폴리 실리콘 층을 제외한 다른 영역에 증착된 폴리 실리콘 층을 식각하여 게이트 폴리(106)를 형성하게 된다.Subsequently, after depositing a polysilicon layer for forming a gate electrode on the silicon substrate on which the gate oxide layer 104 is formed, as shown in FIG. 1B, a photoresist layer (not shown) is formed on the polysilicon layer. Negative) is formed, and the photoresist deposited at the gate electrode formation position on the silicon substrate is patterned through a photolithography process and an etching process. Subsequently, the gate poly 106 may be formed by etching the polysilicon layer deposited in a region other than the polysilicon layer deposited at the patterned gate formation position using the patterned photoresist as an etch mask.
이어 도 1c에서와 같이 상기 게이트 전극의 양측 실리콘 기판내 활성 영역에 저농도의 불순물을 이온 주입시켜 엘.디.디(Lightly Doped Drain: LDD) 영역(108)을 형성시킨다. 그리고 도 1d에서와 같이 실리콘 기판(100) 전체표면 상부에 절연막을 형성한 후, 전면 식각하여 상기 게이트 전극의 측벽에 절연막 스페이서(110)를 형성시키고, 도 1e에서와 같이 절연막 스페이서(110)의 양쪽 실리콘 기판에 고농도의 불순물을 이온 주입하여 소오스/드레인 영역을 형성시킨다. 이어 도 1f에서와 같이 실리사이드 공정을 진행한다. 즉, 티타늄, 코발트 등과 같은 금속을 스퍼터링 방법에 의하여 실리콘 기판 전면에 증착시킨 후, 열처리를 통하여 폴리 실리콘 게이트 전극과 소오스/드레인 영역에 접촉저항 및 비저항이 낮은 실리사이드 층을 형성시키게 된다.Subsequently, as shown in FIG. 1C, lightly doped drain (LDD) regions 108 are formed by ion implanting low concentrations of impurities into active regions in both silicon substrates of the gate electrode. 1D, an insulating film is formed on the entire surface of the silicon substrate 100, and then etched to form an insulating film spacer 110 on the sidewall of the gate electrode, as shown in FIG. 1E. High concentrations of impurities are ion implanted into both silicon substrates to form source / drain regions. Subsequently, the silicide process is performed as shown in FIG. 1F. That is, a metal such as titanium or cobalt is deposited on the entire surface of the silicon substrate by a sputtering method, and then a silicide layer having low contact resistance and specific resistance is formed on the polysilicon gate electrode and the source / drain region through heat treatment.
그러나, 상기한 종래 반도체 소자 제조 방법에서는 상기 실리사이드 생성 공정에서 필드 영역과 활성 영역의 단차로 인해 티타늄, 코발트가 완전히 제거되지 않고 잔존하여 반도체 소자의 동작 특성 저하를 유발시키며, 또한 게이트 폴리 식각 공정 및 STI 공정에서도 필드 영역과 활성 영역의 단차로 인한 폴리 잔존물과 나이트 라이드 잔존물로 인해 반도체 소자 동작 특성이 저하되는 문제점이 있었다.However, in the aforementioned method of manufacturing a semiconductor device, titanium and cobalt are not completely removed due to the step difference between the field region and the active region in the silicide generation process, resulting in deterioration of operating characteristics of the semiconductor device, and also the gate poly etching process and In the STI process, there is a problem in that semiconductor device operation characteristics are deteriorated due to poly residues and nitride residues due to the difference between the field region and the active region.
따라서, 본 발명의 목적은 반도체 소자 제조시 STI 공정 및 실리사이드 공정에서의 식각 잔존물에 의한 반도체 소자의 동작 특성 저하를 방지시키는 반도체 소자 제조 방법을 제공함에 있다.Accordingly, an object of the present invention is to provide a method for manufacturing a semiconductor device which prevents deterioration of operating characteristics of the semiconductor device due to etching residues in the STI process and the silicide process during the manufacturing of the semiconductor device.
상술한 목적을 달성하기 위한 본 발명은 반도체 소자 제조 방법에 있어서, (a)실리콘 기판 상에 패드 옥사이드 층을 증착시키는 단계와; (b)상기 패드 옥사이드 막 형성된 실리콘 기판 상에 Vtn, Vtp, N, P Well 임플란트 공정을 수행시키는 단계와; (c)상기 임플란트 공정 수행된 실리콘 기판 상에 실리사이드 층을 형성시키는 단계와; (d)STI 공정을 통해 반도체 소자간 분리를 위한 소자 분리막을 형성시키는 단계와; (e)상기 소자 분리막내 게이트 전극 형성 위치 증착된 실리사이드 층을 식각시켜 게이트 폴리를 형성시키는 단계와; (f)상기 활성 영역의 실리콘 기판 상 해당 위치에 게이트 패턴을 형성하고, 게이트 및 소오스/드레인 임플란트 공정을 진행하는 단계;를 포함하는 것을 특징으로 한다.In accordance with another aspect of the present invention, a method of manufacturing a semiconductor device includes: (a) depositing a pad oxide layer on a silicon substrate; (b) performing a Vtn, Vtp, N, P Well implant process on the pad oxide film-formed silicon substrate; (c) forming a silicide layer on the silicon substrate subjected to the implant process; (d) forming a device isolation film for separation between semiconductor devices through an STI process; (e) etching the silicide layer deposited at the gate electrode formation position in the device isolation layer to form a gate poly; (f) forming a gate pattern at a corresponding position on the silicon substrate of the active region, and performing a gate and a source / drain implant process.
도 1a 내지 도 1f는 종래 반도체 소자 제조방법을 도시한 공정 수순도,1A to 1F are process flowcharts showing a conventional semiconductor device manufacturing method,
도 2a 내지 도 2e는 본 발명의 실시 예에 따른 반도체 소자 제조방법을 도시한 공정 수순도.2A to 2E are process flowcharts illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예의 동작을 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the operation of the preferred embodiment according to the present invention.
도 2a 내지 도 2e는 본 발명의 실시 예에 따른 반도체 소자 제조 공정시 필드 영역과 활성 영역간 단차로 인한 여러 가지 잔존물로 인해 발생하는 반도체의 소자의 특성 저하를 방지시키는 반도체 소자 제조방법을 도시한 공정 수순도이다. 이하 상기 도 2a 내지 도 2e를 참조하여 본 발명의 반도체 소자 제조 공정을 상세히 설명하기로 한다.2A to 2E illustrate a method of manufacturing a semiconductor device for preventing deterioration of device characteristics of a semiconductor caused by various residues due to a step difference between a field region and an active region during a semiconductor device manufacturing process according to an embodiment of the present invention. It's purity. Hereinafter, a semiconductor device manufacturing process of the present invention will be described in detail with reference to FIGS. 2A to 2E.
먼저 본 발명의 실시 예에서는 도 2a에서와 같이 실리콘 기판(200) 상부에패드 옥사이드 층(202)을 증착시킨 후, STI 공정 전에 바로 Vtn 및 Vtp 임플란트 공정 및 소자 형성에 필요한 N, P Well 임플란트 공정을 수행시킨다. 이어 도 2b에서와 같이 패드 옥사이드 층을 제거시킨 후, 티타늄(Ti)이나 코발트(Co) 등과 같은 금속을 스퍼터링 방법에 의하여 실리콘 기판 전면에 증착시키고 열처리를 통하여 접촉저항 및 비저항이 낮은 실리사이드 층(204)을 형성시킨다.First, in the embodiment of the present invention, as shown in FIG. 2A, after the pad oxide layer 202 is deposited on the silicon substrate 200, the N and P well implant process required for the Vtn and Vtp implant process and device formation immediately before the STI process. Is performed. Subsequently, after removing the pad oxide layer as shown in FIG. 2B, a metal such as titanium (Ti) or cobalt (Co) is deposited on the entire surface of the silicon substrate by a sputtering method, and the silicide layer 204 having low contact resistance and specific resistance through heat treatment is formed. ).
이어 도 2c에서와 같이 실리사이드 층(204) 상부에 포토레지스트 층(도시하지 않았음)을 형성시키고, STI 공정을 위해 트랜치 식각 하여야할 실리콘 기판 상 해당 위치에 증착된 포토레지스트를 포토리소그래피 공정 및 식각 공정을 통하여 패터닝시킨 후, 패터닝된 해당 위치의 실리콘 기판을 식각하여 트랜치를 형성시킨다. 그리고 상기 트랜치를 실리콘 산화막 증착 공정을 통해 절연물질인 옥사이드로 매립하여 반도체 소자간 분리를 위한 소자 분리막(206)을 형성시킨다.Next, as shown in FIG. 2C, a photoresist layer (not shown) is formed on the silicide layer 204, and the photoresist deposited on the silicon substrate to be trench etched for the STI process is subjected to a photolithography process and etching. After patterning through the process, a trench is formed by etching the silicon substrate at the patterned corresponding position. In addition, the trench is filled with oxide, an insulating material, through a silicon oxide film deposition process to form a device isolation layer 206 for separation between semiconductor devices.
이어 도 2d에서와 같이 실리콘 기판(200) 상 게이트 전극 형성 위치에 증착된 실리사이드 층을 식각시킨 후, 게이트 옥사이드 층(208)을 형성시키며, 게이트 전극 형성 위치에 폴리 실리콘을 증착하여 게이트 폴리(210)를 형성시킨다. 또한 상기 게이트 전극의 양측 실리콘 기판내 활성 영역에 저농도의 불순물을 이온 주입시켜 LDD 영역(212)을 형성시키게 된다.Subsequently, as illustrated in FIG. 2D, the silicide layer deposited at the gate electrode formation position on the silicon substrate 200 is etched, and then a gate oxide layer 208 is formed, and polysilicon is deposited at the gate electrode formation position to form the gate poly 210. ). In addition, the LDD region 212 is formed by ion implanting impurities of low concentration into the active regions in both silicon substrates of the gate electrode.
이어 도 2e에서와 같이 실리콘 기판(200) 전체표면 상부에 절연막을 형성한 후, 전면 식각하여 상기 게이트 전극의 측벽에 절연막 스페이서(214)를 형성시키고, 상기 절연막 스페이서(214)의 양쪽 실리콘 기판에 고농도의 불순물을 이온 주입하여 소오스/드레인 영역(216)을 형성시킨다.Subsequently, as shown in FIG. 2E, an insulating film is formed on the entire surface of the silicon substrate 200 and then etched to form an insulating film spacer 214 on the sidewall of the gate electrode, and then formed on both silicon substrates of the insulating film spacer 214. A high concentration of impurities are ion implanted to form the source / drain regions 216.
상술한 바와 같이 본 발명에서는 Vt(n, pMOS) 임플란트 공정과 Well 임플란트 공정을 먼저 진행한 다음, 게이트 전극 및 소오스/드레인 형성 전에 실리사이드 공정 및 STI 공정이 수행되도록 한다. 즉, 본 발명에서는 임플란트 공정에서 필요한 버퍼 옥사이드 공정을 진행한 후에 임플란트 공정을 진행하기 때문에 종래 STI 공정에서 CMP 공정의 스톱 레이어(Stop Layer)로 사용하기 위해 진행했던 나이트 라이드 증착 공정 및 나이트 라이드 제거를 위한 습식 식각 공정이 필요 없게 된다.As described above, in the present invention, the Vt (n, pMOS) implant process and the well implant process are performed first, and then the silicide process and the STI process are performed before the gate electrode and the source / drain formation. That is, in the present invention, since the implant process is performed after the buffer oxide process required in the implant process, the nitride deposition process and the nitride removal process, which has been performed for use as a stop layer of the CMP process in the conventional STI process, are removed. There is no need for a wet etching process.
이에 따라 베어 웨이퍼(Bare wafer) 상태에서 Vtn, Vtp, N, P Well 임플란트 공정의 패턴시에 정확한 디파인(Define)이 가능하게 되며, 게이트 폴리 증착 후에도 별도의 추가공정 없이 평탄화된 실리콘 기판 상에서 STI 공정을 진행할 수 있으며, 이때 게이트 폴리 실리콘 막을 STI CMP 공정 진행 시에 스톱 레이어(Stop layer)로 사용할 수 있어서 공정 진행이 용이하게 된다.This enables accurate definition in the pattern of Vtn, Vtp, N, and P Well implant processes in bare wafer state, and STI process on planarized silicon substrate without additional process after gate poly deposition. In this case, the gate polysilicon film may be used as a stop layer during the STI CMP process, thereby facilitating the process.
또한 STI 공정보다 실리사이드 공정이 먼저 진행되므로 필드 영역과 활성 영역의 단차에 의한 티타늄 또는 코발트 등의 금속 잔존물이 남지 않게 되어 잔존물에 의한 여러 가지 반도체 소자 오동작을 방지시킬 수 있게 되며, 실리콘 기판 내부에 어떤 종류의 임플란트도 진행되지 않은 상태에서 실리사이드 공정을 진행하기 때문에 실리사이드 두께를 제어하는 것이 용이하게 된다.In addition, since the silicide process is performed before the STI process, metal residues such as titanium or cobalt due to the step difference between the field region and the active region do not remain, thereby preventing various semiconductor device malfunctions due to the residue. It is easy to control the silicide thickness because the silicide process is performed without any kind of implant.
한편 상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.Meanwhile, in the above description of the present invention, specific embodiments have been described, but various modifications may be made without departing from the scope of the present invention. Therefore, the scope of the invention should be determined by the claims rather than by the described embodiments.
이상에서 설명한 바와 같이, 본 발명에서는 실리콘 기판 내부에 어떤 종류의 임플란트도 진행되지 않은 상태에서 실리사이드 공정을 진행하기 때문에 실리사이드 두께를 제어하는 것이 용이하게 되며, STI 공정보다 실리사이드 공정이 먼저 진행되도록 함으로써, 필드 영역과 활성 영역의 단차에 의한 티타늄 또는 코발트 등의 금속 잔존물이 남지않게 되어 잔존물에 의한 여러 가지 반도체 소자의 특성 저하를 방지시킬 수 있게 되는 이점이 있다.As described above, in the present invention, since the silicide process is performed without any kind of implant in the silicon substrate, the silicide thickness is easily controlled, and the silicide process is performed before the STI process, Metal residues such as titanium or cobalt do not remain due to the step difference between the field region and the active region, thereby preventing the deterioration of characteristics of various semiconductor devices due to the residues.
또한 본 발명에서는 임플란트 공정에서 필요한 버퍼 옥사이드 공정을 진행한 후에 임플란트 공정을 진행하기 때문에 종래 STI 공정에서 CMP 공정의 스톱 레이어(Stop Layer)로 사용하기 위해 진행했던 나이트 라이드 증착 공정 및 나이트 라이드 제거를 위한 습식 식각 공정이 필요 없게 되어 공정 진행이 용이하게 되는 이점이 있다.In addition, in the present invention, since the implant process is performed after the buffer oxide process required in the implant process, the nitride deposition process and nitride removal process, which has been progressed for use as a stop layer of the CMP process in the conventional STI process, is performed. Since there is no need for a wet etching process, the process may be easily performed.
Claims (9)
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