Nothing Special   »   [go: up one dir, main page]

KR20030067520A - 반도체 집적회로 및 반도체 집적회로의 제조방법 - Google Patents

반도체 집적회로 및 반도체 집적회로의 제조방법 Download PDF

Info

Publication number
KR20030067520A
KR20030067520A KR10-2003-0007088A KR20030007088A KR20030067520A KR 20030067520 A KR20030067520 A KR 20030067520A KR 20030007088 A KR20030007088 A KR 20030007088A KR 20030067520 A KR20030067520 A KR 20030067520A
Authority
KR
South Korea
Prior art keywords
circuit
nonvolatile memory
information
gate electrode
control information
Prior art date
Application number
KR10-2003-0007088A
Other languages
English (en)
Inventor
사사키토시오
야마다토시오
Original Assignee
가부시키가이샤 히타치세이사쿠쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 히타치세이사쿠쇼 filed Critical 가부시키가이샤 히타치세이사쿠쇼
Publication of KR20030067520A publication Critical patent/KR20030067520A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/802—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout by encoding redundancy signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12005—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising voltage or current generators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1208—Error catch memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54433—Marks applied to semiconductor devices or parts containing identification or tracking information
    • H01L2223/5444—Marks applied to semiconductor devices or parts containing identification or tracking information for electrical read out

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Logic Circuits (AREA)
  • Dram (AREA)

Abstract

복수의 온칩 회로모듈에 대한 결함구제 등을 위해 배신(配信)되는 제어정보에 대해 높은 신뢰성을 보증한다.
반도체 집적회로(1)는 회로모듈(2, 3)의 결함구제 등을 위한 제어정보의 기억에, 공통버스(5)에 접속되는 범용 이용되는 불휘발성 메모리를 이용하지 않고, 전용신호선(9)에 접속된 퓨즈회로(7)의 불휘발성 메모리셀(6)을 이용한다. 제어정보에 대한 정보기억의 신뢰성이 범용 불휘발성 메모리의 정보기억성능에 제한되지 않고, 제어정보에 대한 정보기억의 신뢰성을 향상시키는 것이 용이하다. 제어정보의 전달에 이용하는 제2 배선은 그것 전용의 배선이므로, 회로모듈에서 실제동작에 이용되는 회로부분과의 접속의 전환이나 그 제어를 행하는 것을 필요로 하지 않는다. 제어정보를 배신하기 위한 회로구성을 간소화할 수 있다.

Description

반도체 집적회로 및 반도체 집적회로의 제조방법{SEMICONDUCTOR INTEGRATED CIRCUIT AND METHOD OF MANUFACTURING OF SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 복수의 회로모듈에 대한 결함구제, 회로특성의 트리밍 또는 기능전환을 위한 제어정보를 기억하는데 불휘발성 메모리셀을 이용한 반도체 집적회로, 또한 그와 같은 불휘발성 메모리셀에 제어정보를 기록하여 반도체 집적회로를 제조하는 방법에 관한 것으로, 예컨대 로직회로와 RAM을 탑재한 마이크로 컴퓨터 혹은 시스템 LSI에 적용하는 유용한 기술에 관한 것이다.
온칩 메모리의 결함구제나 논리회로의 특성조정에 이용하는 구제정보 등을 플래쉬 메모리셀과 같은 불휘발성 메모리셀에 유지시키는 기술에 관해서 일본 특개 2000-149588(대응 미국특허 2000/163840)에 기재되어 있다. 이것에 의하면, CPU(Central Processing Unit)와 함께 RAM이나 플래쉬 메모리가 온칩된 반도체 집적회로에 있어서, RAM의 결함에 대한 구제정보 등을 플래쉬 메모리에 저장해 두며, 파원온 등의 초기화 동작의 일환으로서, 플래쉬 메모리가 유지하는 구제정보 등을 범용버스에 판독하고, 판독한 구제정보 등을 RAM등에 고유의 레지스터에 로드한다. 레지스터에 로드된 구제정보 등은 대응하는 RAM에서 결함 어드레스의 판정회로, 결함 어드레스를 구제용 어드레스로 전환하는 전환회로 등에 공급된다.
본 발명자는 온칩 회로모듈에 대한 결함구제, 회로특성의 트리밍 또는 기능전환을 위한 제어정보에 대해서 검토했다.
첫째, 그와 같은 제어정보에 대해서는 정보기억에 높은 신뢰성이 요구된다. 그와 같은 제어정보에 적어도 오류가 있으면 회로모듈은 항상적으로 오동작을 일으키고, 혹은 원치않는 성능 저하를 일으킨다. 이때, LSI의 실제동작에서 범용적으로 이용되는 플래쉬 메모리를 제어정보의 유지에 유용하는 경우에는, 제어정보에 대해 일반적인 데이터에 대한 신뢰성과 동일한 신뢰성 밖에 얻을 수 없다.
둘째, 범용버스를 이용하여 제어정보의 초기설정을 행하는 경우에는, 실제동작에서도 이용되는 범용버스와 회로모듈의 접속형태 혹은 회로모듈 내부에서의 접속처를 변경하는 전환회로나 그 제어논리를 설치하는 것이 필요하다. 더욱이 공통버스를 이용하여 회로모듈에 제어정보를 로드하기 위해서는 로드처의 레지스터 선택 혹은 어드레스 지정 등의 제어도 필요하게 된다. 요컨대 회로구성이 비교적 복잡하게 된다.
셋째, 그와 같은 제어정보는 용이하게 재기록이 행해지지 않는 것이 필요하다. 따라서, 실제동작에서 이용 가능한 플래쉬 메모리의 상기 제어정보 저장영역에 대해서는 특권모드 혹은 유저 비공개모드 만으로 재기록 가능하게 하도록, 시스템의 어드레스 관리도 필요하게 된다.
네째, 제어정보에 의한 동작확인을 행하는 경우, 플래쉬 메모리에 그 때마다 제어정보를 기록하는 것을 필요로 한다면, 동작확인을 위해 재기록 빈도가 증가하여, 그것에 의해 불휘발성 메모리셀에 특성 열화를 초래할 우려가 있다.
본 발명의 목적은, 복수의 온칩 회로모듈에 대한 결함구제, 회로특성의 트리밍 또는 기능전환을 위해 배신(配信)되는 제어정보에 대해서 높은 신뢰성을 보증할 수 있는 반도체 집적회로를 제공하는데 있다.
본 발명의 다른 목적은, 결함구제, 회로특성의 트리밍 또는 기능전환용의 제어정보에 대한 배신에 필요한 회로구성을 간소화할 수 있는 반도체 집적회로를 제공하는데 있다.
본 발명의 또 다른 목적은, 결함구제, 회로특성의 트리밍 또는 기능전환용의 제어정보에 대해서 원치않게 재기록 조작될 우려가 적은 반도체 집적회로를 제공하는데 있다.
본 발명의 또 다른 목적은, 결함구제, 회로특성의 트리밍 또는 기능전화용의 제어정보에 의한 동작확인을 행하기 위해 불휘발성 메모리셀을 재기록하는 빈도를 극력 적게 할 수 있는 반도체 집적회로를 제공하는데 있다.
본 발명의 그 이외의 목적은, 구제결함, 회로특성의 트리밍 또는 기능전환용의 제어정보에 의거하는 동작의 신뢰성이 높은 반도체 집적회로를 제조하는 방법을 제공하는데 있다.
본 발명의 상기 및 그 이외의 목적과 신규한 특징은 본 명세서의 기술 및 첨부도면에서 명백하게 될 것이다.
도1은 본 발명에 관한 반도체 집적회로의 일예를 나타내는 블록도,
도2는 쉬프트 레지스터의 클록 신호파형을 예시하는 설명도,
도3은 제어정보의 직렬배신동작의 모양을 예시하는 설명도,
도4는 퓨즈회로에 대한 전원차단제어의 모양을 예시하는 타이밍차트,
도5는 전원차단제어의 다른 예를 나타내는 개략 블록도,
도6은 퓨즈회로의 불휘발성 메모리셀의 후단에 래치회로를 가지는 퓨즈회로를 채용하고, 래치회로의 출력을 쉬프트 레지스터에 공급하도록 한 직렬배신의 구성을 예시하는 개략 블록도,
도7은 도1에서의 회로(6, 8)의 기능을 합쳐 퓨즈회로와 위치 정한 직렬배신의 구성을 예시하는 개략 블록도,
도8은 도1의 더욱 구체예를 나타내는 블록도,
도9는 동일의 소규모 회로블록의 집합에 의해 구성된 대규모 회로모듈에 대한 구제방법의 일예를 나타내는 블록도,
도10은 메모리 블록의 확장적인 다른 예를 나타내는 블록도,
도11은 불량 메모리 블록을 치환하는 구성을 예시하는 개략 블록도,
도12는 불량 메모리 블록을 치환하는 다른 구성을 예시하는 개략 블록도,
도13은 제어정보 등의 정보포맷을 예시하는 설명도,
도14는 반도체 집적회로의 제조과정에서의 퓨즈회로에 대한 기록과 검증의 처리흐름을 예시하는 흐름도,
도15는 칩 상에서의 퓨즈회로의 배치를 예시하는 설명도,
도16은 퓨즈회로에 채용되는 불휘발성 메모리셀을 예시하는 회로도,
도17은 불휘발성 메모리셀의 다른 예를 나타내는 회로도,
도18은 불휘발성 기억소자의 디바이스적인 구조단면을 예시하는 종단면도,
도19는 도16의 불휘발성 메모리셀의 더욱 상세한 다른 예를 나타내는 회로도이다.
(부호의 설명)
1, 1A반도체 집적회로
2, 3회로모듈
4시스템 컨트롤러
5내부버스
6, 6A불휘발성 메모리셀
7퓨즈회로
8쉬프트 레지스터
9직렬버스
10, 11쉬프트 레지스터
15테스트 패드
16테스트 패드
17제어로직
RES리셋트신호
MD0 ~ MD2모드신호
φ1, φ2클록신호
22 ~ 29회로모듈
32 ~ 39쉬프트 레지스터
35AID 테이블
35aID 테이블
SBL메모리 블록 선택정보
BS블록선택신호
40테스트 인터페이스 회로
41제어회로
42메모리 블록
43용장 메모리 블록
45메모리 어레이
46로컬 제어부
47글로벌 제어부
47A비교회로
47CID 제어블록
60고전압영역(고내압영역)
61저전압영역(저내압영역)
본원에서 개시되는 발명 중 대표적인 것의 개요를 간단하게 설명하면 하기와같다.
[1] 본 발명에 관한 반도체 집적회로는, 공통버스 등의 제1 배선에 접속된 복수의 회로모듈을 가지며, 상기 복수의 회로모듈에 대한 결함구제, 회로특성의 트리밍 또는 기능전환을 위한 제어정보를 기억하기 위해 복수의 불휘발성 메모리셀을 구비하여 전기적으로 기억정보를 판독 가능하게 되는 퓨즈회로를 구비하고 있다. 상기 회로모듈에 개별로 대응하여 상기 제어정보를 기억하기 위해 복수의 휘발성 메모리셀을 구비한 복수의 레지스터 수단을 채용하고, 상기 퓨즈회로와 상기 복수의 레지스터 수단을 상기 제어정보의 전달에 전용화된 제2 배선으로 접속한다. 상기 퓨즈회로에서 기억정보를 판독 가능하게 하는 불휘발성 메모리셀로의 전압인가상태를 형성하는 제어, 상기 퓨즈회로에서 판독한 제어정보를 상기 제2 배선을 통해서 상기 레지스터 수단에 전달하는 제어 및 퓨즈회로에서 제2 배선으로의 판독 후에, 상기 불휘발성 메모리셀에서 기억정보를 판독 가능하게 하는 전압인가상태를 해제하는 제어를 행하는 제어수단을 구비하고 있다.
본 발명에 관한 반도체 집적회로의 더욱 상세한 하나의 태양으로는, 상기 퓨즈회로에서 판독된 제어정보를 유지하는 복수의 휘발성 메모리셀을 구비한 제1 레지스터 수단을 설치하고, 상기 제1 레지스터 수단과 상기 복수의 제2 레지스터 수단을 상기 제어정보의 전달에 전용화된 제2 배선으로 접속한다. 이때, 제어수단은, 상기 퓨즈회로의 불휘발성 메모리셀에서 기억정보를 판독 가능하게 하는 전압인가상태를 형성하는 제어, 상기 불휘발성 메모리셀에서 제1 레지스터 수단에 판독된 제어정보를 상기 제2 배선을 통해서 상기 제2 레지스터 수단에 전달하는 제어 및제1 레지스터 수단으로의 판독 후에, 상기 불휘발성 메모리셀에서 기억정보를 판독 가능하게 하는 전압인가상태를 해제하는 제어를 행한다.
상기한 수단에 의하면, 공통버스와 같은 제1 배선을 공유하고 있지 않은 퓨즈회로의 불휘발성 메모리셀을 제어정보의 기억에 이용한다. 따라서, 범용 이용되는 플래쉬 메모리를 제어정보의 저장에 이용하는 경우에 현재화될 우려가 있는 기억정보의 신뢰성 저하를 제어할 수 있다. 요컨대, 범용 메모리가 보증하는 정보기억의 신뢰성보다도 높은 신뢰성을 가지는 불휘발성 메모리셀을 이용할 수 있다.
제어정보의 전달에 이용하는 제2 배선은 그것 전용의 배선이므로, 회로모듈에서 실제동작에 이용되는 회로부분과의 접속의 전환이나 그 제어를 행하는 것을 필요로 하지 않는다. 이것에 의해, 제어정보를 배신하기 위한 회로구성을 간소화할 수 있다.
상기 퓨즈회로에서 제어정보를 판독하여 레지스터 수단(제2 레지스터 수단)에 판독한 후, 상기 불휘발성 메모리셀에서 기억정보를 판독 가능하게 하는 전압인가상태를 해제하므로, 그 이후, 반도체 집적회로의 실제동작 기간이라도, 퓨즈회로의 불휘발성 메모리셀에는 전기적인 스트레스가 걸리지 않는다. 이 점에 있어서도, 제어정보에 대한 정보기억의 신뢰성이 향상한다.
본 발명의 하나의 바람직한 형태로서, 상기 퓨즈회로는 상기 반도체 기판의 1개소에 집중 배치되는 것이 좋다. 기억정보의 기록에 필요한 고전압 동작회로를 1개소에 집중 배치할 수 있으며, 저내압 회로부분과의 분리 혹은 이간을 위한 간격을 최소한으로 억제하는 것이 가능하게 된다.
본 발명의 하나의 바람직한 형태로서, 상기 제어수단에 의한 동작은 반도체 집적회로의 초기화의 지시에 응답하여 개시하면 좋다. 회로모듈에 대한 결함구제, 회로특성의 트리밍 또는 기능전환을 행하는 것은, 실제동작이 개시되는 직전으로 하는 것이 합리적이다. 예컨대, 마이크로 컴퓨터라면 파워 온 리셋트 혹은 시스템 리셋트에 맞추어 행하는 것이 좋다.
본 발명의 하나의 바람직한 형태로서, 상기 제2 배선은 상기 회로모듈에 개별의 레지스터 수단을 직렬 접속하는 것이 좋다. 클록동기의 쉬프트 레지스터 동작으로 순차 제어정보를 직렬적으로 전송하는 것에 의해, 제어정보를 복수의 레지스터 수단에 배신할 수 있다. 더욱 구체적으로는, 상기 제1 레지스터 수단은, 퓨즈회로에서 병렬 출력되는 제어정보를 유지하여 직렬적으로 출력하는 쉬프트 레지스터이다. 상기 제2 레지스터 수단은, 직렬입력단자가 제2 배선의 상류에 접속하고 직렬출력단자가 제2 배선의 하류에 접속하며, 대응하는 회로모듈에 접속하는 병렬출력단자를 가지는 쉬프트 레지스터이다.
본 발명의 하나의 바람직한 형태로서, 상기 제2 배선의 정보를 반도체 기판의 외부로 출력하고, 또, 제2 배선에 외부에서 데이터 입력을 가능하게 하는 테스트용 외부 인터페이스 수단을 가지는 것이 좋다. 외부에서의 테스트용 제어정보를 직접 레지스터 수단에 로드하는 것이 가능하게 된다. 결함구제, 회로특성의 트리밍 또는 기능전환용의 제어정보에 의한 동작확인을 행하기 위해 불휘발성 메모리셀을 재기록하는 빈도를 극력 적게 할 수 있으며, 그것에 의해 불휘발성 메모리셀의 특성열화의 우려를 저감할 수 있다.
본 발명의 하나의 바람직한 형태로서, 상기 퓨즈회로는 상기 불휘발성 메모리셀에 대한 제어정보의 기록이 행해졌는지 여부를 나타내는 사인비트(sign bit)의 저장용으로 할당된 불휘발성 메모리셀을 가진다. 제어정보의 기록 완료의 유무를 용이하게 분별 할 수 있어, 실수로 재기록하는 것에 의한 소자특성의 열화나 정보기억의 불안정을 미연에 방지할 수 있다.
상기 퓨즈회로가 기억하는 제어정보는, 결함이 있는 회로모듈을 예비의 회로모듈로 치환하기 위한 정보와, 회로모듈 내의 부분적 결함을 구제하기 위한 제어정보 중 어느 한쪽의 정보 또는 쌍방의 정보로해도 좋다. 쌍방의 정보로 하면, 회로모듈에 대해 결함구제를 계층적으로 행하는 경우에 편리하다. 회로모듈을 예비의 회로모듈로 치환하는 수법은, 회로의 기능단위를 이루는 회로모듈을 복수개 나열하여 기능유닛을 구성할 때 이용된다.
[2] 본 발명의 하나의 바람직한 형태로서, 상기 불휘발성 메모리셀에는, 판독동작에 있어서 불휘발성 기억소자에 채널전류를 흘리지 않아도 되고, 또 큰 파워선 전압을 인가시키지 않아도 되도록한 구조를 채용하여, 전하이득(charge gain) 등에 기인하는 데이터 반전을 일으키지 않도록 한다. 즉, 상기 불휘발성 메모리셀은, 제1 소스전극, 제1 드레인전극, 플로팅 게이트전극 및 컨트롤 게이트전극을 가지며, 다른 문턱치전압을 갖는 것이 가능한 불휘발성 기억소자와, 제2 소스전극 및 제2 드레인전극을 가지고 상기 플로팅 게이트전극을 게이트전극으로 하며, 상기 불휘발성 기억소자가 가지는 문턱치전압에 따라 다른 상호 콘덕턴스(혹은 스위치상태)를 갖는 것이 가능한 판독 트랜지스터 소자와, 상기 판독 트랜지스터 소자를 판독 신호선에 접속하는 선택 트랜지스터를 포함하여 구성하면 된다.
예컨대, 상기 불휘발성 기억소자의 하나의 문턱치전압을 상대적으로 높은 문턱치전압(플로팅 게이트에 전자가 주입된 기록상태의 문턱치전압), 그 밖의 문턱치전압을 낮은 문턱치전압(플로팅 게이트에서 전자가 방출된 소거상태의 문턱치전압)으로 할 때, 고문턱치전압 상태에서 상기 트랜지스터 소자는 컷오프상태, 저문턱치전압 상태에서 트랜지스터 소자는 온상태로 되는 것으로 한다(트랜지스터 소자의 도전형에 의해서는 당연히 반대의 경우도 있다). 불휘발성 기억소자의 소거상태는, 예컨대 불휘발성 메모리셀의 제1 드레인전극과 컨트롤 게이트전극을 회로의 접지전압과 같은 0V, 불휘발성 기억소자의 제1 소스전극을 6V로 하며, 플로팅 게이트전극에서 터널전류로 전자를 제1 소스전극에 인출함으로써 달성할 수 있다. 상기 기록상태는, 예컨대 불휘발성 기억소자의 제1 드레인전극과 컨트롤 게이트전극을 5V, 불휘발성 기억소자의 제1 소스전극을 회로의 접지전압과 같은 0V로 하며, 제1 드레인전극에서 발생한 핫일렉트론을 플로팅 게이트에 주입함으로써 달성할 수 있다.
불휘발성 기억소자의 플로팅 게이트전극은 상기 판독 트랜지스터 소자의 게이트전극으로 이루어지므로, 판독 트랜지스터 소자는, 플로팅 게이트전극의 전자주입상태·전자방출상태, 다시말하면 기록상태·소거상태에 따른 스위치상태 혹은 상호 콘덕턴스를 채용한다. 따라서, 컨트롤 게이트전극에 선택레벨을 부여하지 않아도, 그 스위치상태 혹은 상호 콘덕턴스상태에 따른 전류를 상기 전달수단에 흘릴 수 있다. 컨트롤 게이트전극에 선택레벨을 부여하지 않으므로, 필요한 판독 신호량을 확보한다는 의미에서, 상기 판독 트랜지스터 소자에는 디플리션(depletion) 타입 MOS 트랜지스터를 채용하면 좋다.
한편, 상기 판독 트랜지스터 소자에 인헨스먼트(enhancement) 타입의 MOS 트랜지스터를 채용하는 경우에는, 필요한 판독 신호량을 확보한다는 의미에서, 판독동작에 있어서도 컨트롤 게이트전극에 선택레벨을 부여하는 것이 바람직하다. 이 형식에서는, 판독 트랜지스터 소자는, 플로팅 게이트전극의 전자주입상태·전자방출상태, 다시말하면 기록상태·소거상태에 따라 다른 문턱치전압을 가지게 된다고도 이해할 수 있다.
상기에서, 판독동작에서는, 불휘발성 기억소자에 문턱치전압에 따라 채널전류를 흘릴 필요는 없다. 판독동작시에는 불휘발성 기억소자의 소스전극 및 드레인전극을 각각 0V와 같은 회로의 접지전위로 해도 좋다. 따라서, 제1 드레인전극에서 플로팅 게이트로 약한 핫일렉트론 주입은 발생하지 않는다. 이때 컨트롤 게이트전극도 회로의 접지전위로 되어 있는 경우에는 터널전류도 발생하지 않는다. 만약, 컨트롤 게이트전극에 선택레벨을 인가해도, 제1 드레인전극과 플로팅 게이트전극의 사이에서 터널전류를 발생시키는 일은 없다. 판독 트랜지스터 소자의 제2 드레인전극과의 사이에서 약한 터널 등을 일으킬 우려는 있으나, 컨트롤 게이트전극의 선택레벨이 낮으면 실질적으로 문제없다고 생각된다. 이와 같이, 판독동작에 있어서, 전하이득에 의한 데이터 반전의 문제를 일으키지 않고, 이것에 의해, 장기의 데이터 유지성능을 향상시켜, 판독 불량률의 저하를 실현하는 것이 가능하게 된다.
상기 불휘발성 기억소자는, 컨트롤 게이트전극으로서 기능되는 제1 반도체 영역의 위에 절연층을 통해서 용량전극이 설치된 MOS 용량소자와, 제2 반도체 영역에 형성된 제1 소스전극 및 제1 드레인전극과 게이트전극을 가지는 MOS 트랜지스터 소자를 가지며, 상기 용량전극은 상기 게이트전극에 공통 접속되어 플로팅 게이트전극으로서 기능시키는 구성을 채용해도 좋다.
[3] 상기 불휘발성 기억소자와 판독 트랜지스터 소자와의 페어구조에 의한 전하이득 대책을 행한 정보기억셀에 대해서, 더욱 데이터 리텐션(retention) 대책을 행하여 판독 불량률을 개선하기 위해서는, 이하의 구성을 채용하면 된다.
첫째, 상기 불휘발성 기억소자와 판독 트랜지스터 소자를 각각 한쌍을 가지고, 한쪽의 불휘발성 기억소자의 플로팅 게이트전극은 한쪽의 판독 트랜지스터 소자가 공유하며, 다른쪽의 불휘발성 기억소자의 플로팅 게이트전극은 다른쪽의 판독 트랜지스터 소자가 공유하고, 상기 한쌍의 판독 트랜지스터 소자를 상기 선택 트랜지스터 소자에 직렬 접속한다. 이 구성에 있어서 한쌍의 불휘발성 기억소자는 모두 기록상태 또는 소거상태로 프로그램된다. 쌍방의 불휘발성 기억소자의 기록상태에 있어서 쌍방의 판독 트랜지스터 소자는 오프상태로 되어 있다. 기록상태의 불휘발성 기억소자에서 어떠한 원인으로 유지전하가 누설할 가능성은 확률적으로 0은 아니지만, 한쪽의 불휘발성 기억소자에서 유지전하가 누설하여도 상기 판독 트랜지스터 소자의 직렬 경로는 컷오프상태 그대로 이며, 쌍방의 불휘발성 기억소자에서 모두 유지전하가 누설할 확률은 극히 낮고, 이것에 의해, 데이터 리텐션이 개선되어, 판독 불량률을 더욱 낮게 하는 것이 가능하게 된다.
둘째, 상기 불휘발성 기억소자와 판독 트랜지스터 소자를 각각 한쌍을 가지고, 한쪽의 불휘발성 기억소자의 플로팅 게이트전극은 한쪽의 판독 트랜지스터 소자가 공유하며, 다른쪽의 불휘발성 기억소자의 플로팅 게이트전극은 다른쪽의 판독 트랜지스터 소자가 공유하고, 상기 한쌍의 판독 트랜지스터 소자를 상기 선택 트랜지스터 소자에 병렬 접속한다. 이 구성에 있어서도 상기와 마찬가지로, 한쌍의 불휘발성 기억소자는 모두 기록상태 또는 소거상태로 프로그램된다. 제2의 예는, 상기 판독 트랜지스터 소자의 도전형이 상기와는 상이하는 경우를 상정하는 것이므로, 불휘발성 기억소자가 기록상태로 되어 있는 경우, 쌍방의 판독 트랜지스터 소자는 온상태로 되어 있다. 이때, 기록상태의 불휘발성 기억소자에서 어떠한 원인으로 유지전하가 누설할 가능성은 확률적으로 0은 아니지만, 한쪽의 불휘발성 기억소자에서 유지전하가 누설해도 상기 판독 트랜지스터 소자의 병렬 경로는 온상태 그대로이며, 쌍방의 불휘발성 기억소자에서 모두 유지전하가 누설할 확률은 극히 낮고, 이것에 의해, 데이터 리텐션이 개선되어, 판독 불량률을 더욱 낮게 하는 것이 가능하게 된다.
[4] 본 발명에 관한 반도체 집적회로의 제조방법은, 복수의 회로모듈과, 상기 복수의 회로모듈에 대한 결함구제, 회로특성의 트리밍 또는 기능전환을 위한 제어정보의 기록이 가능하게 된 복수의 불휘발성 메모리셀를 구비하여 전기적으로 기억정보를 판독 가능하게 되는 퓨즈회로와, 상기 퓨즈회로의 기억정보를 회로모듈에 배신 가능하게 하는 전용배선과, 상기 전용배선의 정보를 반도체 기판의 외부로 출력하고, 또, 상기 전용배선에 외부로부터 데이터 입력을 가능하게 하는 테스트용 외부 인터페이스 수단을 가지는 반도체 집적회로의 제조에 있어서, 상기 테스트용 외부 인터페이스 수단에서 전용배선을 통해서 회로모듈에 제어정보를 부여하는 제1처리와, 상기 제어정보를 부여할 수 있는 상태에서 회로모듈의 동작을 확인하는 제2 처리와, 상기 제2 처리에 의한 확인결과에 따라 상기 퓨즈회로에 제어 데이터를 기록하는 제3 처리를 포함한다.
상기에서, 제어정보에 의한 동작확인을 행하는 경우, 불휘발성 메모리셀에 그 때마다 제어정보를 기록하는 것을 필요로 하지 않으므로, 동작확인을 위해 불휘발성 메모리셀의 재기록을 필요로 하지 않으며, 그것에 의해, 불휘발성 메모리셀에 특성열화를 초래할 우려가 저감한다.
도1에는 본 발명에 관한 반도체 집적회로의 일예가 나타난다. 동도에 나타내는 반도체 집적회로(1)는 대표적으로 나타낸 3개의 회로모듈(2, 3, 4)을 가지며, 그들은 제1 배선의 일예인 내부버스(5)에 공통 접속된다. 상기 복수의 회로모듈(2, 3)에 대한 결함구제, 회로특성의 트리밍 또는 기능전환을 위한 제어정보를 기억하는 복수의 불휘발성 메모리셀(6)을 구비하여 전기적으로 기억정보를 판독 가능하게 되는 퓨즈회로(7)가 설치된다. 이 예에서는 퓨즈회로(7)는 불휘발성 메모리셀(6)의 기억정보를 병렬 출력한다. 이 병렬 출력되는 제어정보를 유지하는 복수의 불휘발성 메모리셀을 구비한 제1 레지스터 수단으로서의 쉬프트 레지스터(8)를 가진다. 이 쉬프트 레지스터(8)는, 특히 제한되지 않지만, 병렬 입력한 제어정보를 클록신호(φ1)에 동기하여 직렬 출력한다. 그 직렬 출력은 제어정보의 전달에 전용화된 제2 배선으로서의 직렬버스(9)로 전달된다. 직렬버스(9)에는 순차 제2 레지스터 수단으로서의 쉬프트 레지스터(10, 11)가 직렬 접속된다. 쉬프트 레지스터(10, 11)는, 상기 회로모듈(2, 3)에 개별로 대응되어 상기 제어정보를 기억하는 복수의 불휘발성 메모리셀을 구비하며, 직렬버스(9)의 상류에 접속하는 직렬 입력단자, 직렬버스의 하류측에 접속되는 직렬 출력단자 및 대응하는 회로모듈(2, 3)에 접속하는 병렬 출력단자를 가진다. 상기 쉬프트 레지스터(10, 11)는 클록신호(φ2)에 동기하여 직렬 쉬프트동작을 행한다.
회로모듈(4)은 시스템 컨트롤러이며, 외부에서 부여되는 리셋트신호(RES)나 모드신호(MD0 ~ MD2)등을 입력하고, 그들에 의해 부여되는 지시에 따라 반도체 집적회로 내부의 상태 혹은 동작모드를 제어한다.
도1에 있어서 테스트 패드(15)는 퓨즈회로(7)에 대한 기록을 위한 외부 인터페이스용 단자를 구성하고, 테스트 패드(16)는 상기 직렬버스(9)를 직접 외부에서 입출력 가능하게 하기 위한 외부 인터페이스용 단자를 구성한다. 특히 도시는 하지 않지만 테스트 패드(15, 16)는 적절한 외부 인터페이스 제어회로를 통해서 외부에 접속되어도 좋은 것은 말할 필요도 없다. 특히 제한되지 않지만, 테스트 패드(15, 16)는 테스트 전용으로 되며, 패키지의 외부단자에는 접속되지 않는, 혹은 그 입력단자는 패키지의 전원전압단자 또는 회로의 접지전압단자에 결합되어 입력상태가 고정된다. 이것에 의해, 반도체 집적회로의 실제동작에서 퓨즈회로(7)에 대한 기록이나 직렬버스(9)의 외부 인터페이스는 불가능한 상태가 된다. 테스트 패드(15)의 하나는 불휘발성 메모리셀(6)에 대한 기록을 위해 고전압(Vpp)이 인가되는 단자가 된다.
도1에서 17로 나타내는 제어로직은, 상기 퓨즈회로(7)에 대한 판독과, 쉬프트 레지스터(8, 10, 11)에 대한 쉬프트동작 등을 제어한다. 예컨대, 이제어로직(17)은, 상기 퓨즈회로(7)의 불휘발성 메모리셀(6)에서 기억정보를 판독 가능하게 하는 전압인가상태를 형성하는 제어(판독제어), 상기 불휘발성 메모리셀(6)에서 쉬프트 레지스터(8)로 판독한 제어정보를 상기 직렬버스(9)를 통해서 상기 쉬프트 레지스터(9, 10)에 전달하는 제어(배신제어), 쉬프트 레지스터(8)로의 제어정보의 판독 후에, 상기 불휘발성 메모리셀(6)에서 기억정보를 판독 가능하게 하는 전압인가상태를 해제하는 제어(전원차단제어) 등을 행한다. 이 제어동작은, 특히 제한되지 않지만, 리셋트신호(RES)에 의한 초기화의 지시에 응답하여 시스템 컨트롤러(4)에서 신호 res로 지시된다. 상기 판독 제어에서의 판독동작은 제어로직(17)에서 신호 frd로 지시된다. 상기 배신제어에서의 직렬 전송동작의 개시는 제어로직(17)에서 신호 ftr로 지시된다.
도2에는 상기 클록신호(φ1, φ2)가 예시된다. 도3에는 제어정보의 직렬 배신동작의 모양이 예시된다. 제어로직(17)은 상호 1/2주기 어긋난 클록신호(φ1, φ2)를 출력한다. 클록신호(φ1, φ2)의 클록펄스수는 직렬 전송하는 제어정보의 비트수에 따라 미리 결정되어 있다. 도3의 예에서는, 모든 쉬프트 레지스터(10, 11)의 비트수가 n비트이며, 이것에 따라 필요한 제어정보도 D1 ~ Dn의 n비트로 된다. 이때, 클록신호(φ1, φ2)는 n회 클록 변화된다. 이 클록변화의 제어는, 상기 제어로직(17)이 불휘발성 메모리셀(6)에서 n비트의 제어 데이터(D1 ~ Dn)를 판독하여 쉬프트 레지스터(8)에 병렬 전송한 후에 개시한다.
반도체 집적회로(1)에 있어서 제어정보를 배신하는 상기 구성에 의하면, 공통버스와 같은 내부버스(5)를 공유하고 있지 않은 퓨즈회로(7)의 불휘발성 메모리셀(6)을 제어정보의 기억에 이용한다. 따라서, 범용 이용되는 플래쉬 메모리에 제어정보를 저장하는 경우 현재화의 우려가 있는 제어정보에 대한 기억정보의 신뢰성 저하를 억제할 수 있다. 제어정보의 전달에 이용하는 직렬버스(9)는 그것 전용의 배선이므로, 회로모듈(2, 3)에서 실제동작에 이용되는 회로부분과의 접속의 전환이나 그 제어를 행하는 것을 필요로 하지 않는다. 이것에 의해, 제어정보를 배신하기 위한 회로구성을 간소화할 수 있다.
도4에는 상기 퓨즈회로(7)에 대한 전원차단제어의 모양이 예시된다. Vdd는 외부전원, Fvdd는 퓨즈회로의 동작전원이다. 시스템 컨트롤러(4)에서의 신호 res에 의한 지시에 의해, 제어로직(17)에서 출력되는 배신신호 ftr이 활성화되면, 클록신호(φ1, φ2)의 클록변화가 개시되며, 예컨대 전송비트수가 n비트로 규정되어 있는 경우, 제어로직(17)은 n회 펄스변화를 시킨 후에, 신호 ftr이 비활성으로 변화된다. 이 변화를 받는 퓨즈회로(7)는 동작전원(Fvdd)의 공급 스위치가 닫혀진다.
동작전원(Fvdd)의 공급 스위치를 닫는 다른 방법으로서, 카운터 회로에 의한 펄스계수치를 근원으로 해도 된다. 또 퓨즈회로(7)에서 쉬프트 레지스터(8)로의 정보전송은 1클록으로 전송 래치하며, 그후 동작전원(Fvdd)의 공급 스위치를 닫아도 된다.
상기 전원차단제어에 의해, 상기 퓨즈회로(7)에서 제어정보를 판독하여 쉬프트 레지스터(8)에 래치한 후, 상기 퓨즈회로(7)의 동작전원(Fvdd)이 차단되고, 불휘발성 메모리셀(6)에서 기억정보를 판독 가능하게 하는 전압인가상태가 해제되므로, 그 이후, 반도체 집적회로의 실제동작 기간이라도, 퓨즈회로(7)의 불휘발성 메모리셀(6)에는 전기적인 스트레스 걸리지 않는다. 이 점에 있어서도, 제어정보에 대한 정보기억의 신뢰성이 향상한다.
도5는 상기 전원차단제어의 다른 예가 나타난다. 퓨즈회로(7)의 동작전원(Fvdd)은 스위치회로(18)를 통해서 공급된다. 스위치회로(18)의 스위치 제어신호는 논리치 "1"로 스위치를 온으로 하고, 논리치 "0"으로 스위치를 오프로 한다. 반도체 집적회로의 리셋트동작에서는 상기 스위치 제어신호의 노드는 논리치 "0"으로 강제된다. 동도에서는 퓨즈회로(7)의 하나의 메모리셀(6)에 논리치 "0"의 스위치 제어비트(Dsw)를 기억하고, 스위치 제어비트(Dsw)를 제어정보(D1 ~ Dn)의 선두에 배치하여 직렬 전송을 행하도록 한다. 퓨즈회로(7)의 판독동작에 앞서 쉬프트 레지스터(8, 10, 11)의 각 비트는 논리치 "1"로 초기화되어, 퓨즈회로(7)에 동작전원(Fvdd)이 공급된다. 직렬 전송에 있어서는 스위치 제어비트(Dsw)는 최종단 쉬프트 레지스터(11)에서 오버플로우하여 스위치회로(18)에 공급된다. 오버플로우한 스위치 제어비트(Dsw)는 스위치회로(18)의 스위치 제어신호가 되며, 스위치 제어신호의 논리치 "0"으로 스위치회로(18)는 전원전압(Vdd)을 차단하고, 퓨즈회로(7)로의 동작전원(Fvdd)의 공급을 정지한다.
또한, 도시는 하지 않지만, 쉬프트 레지스터(8, 10, 11)의 각 비트를 논리치 "1"로 초기화하기 위해서는, 제어로직(17)에서 쉬프트 레지스터(8, 10, 11)에 리셋트 제어신호를 공급하여 실현하도록 하거나, 혹은 테스트 패드(16)에서 직렬버스(9) 경유로 쉬프트 레지스터(10, 11)의 각 비트에 논리치 "1"을 쉬프트 입력시키면 된다.
도6에는 퓨즈회로의 불휘발성 메모리셀(6)의 후단에 래치회로(20)를 가지는 퓨즈회로(7A)를 채용하며, 래치회로(20)의 출력을 쉬프트 레지스터(8)에 공급하도록 한 직렬 배신의 구성이 예시된다. 그 이외의 구성은 도1과 마찬가지이므로 상세한 설명은 생략한다.
도7에는 도1에서 회로(6, 8)의 기능을 합쳐 퓨즈회로(7B)와 위치 정한 직렬 배신의 구성이 예시된다. 퓨즈회로(7B) 및 회로모듈(2, 3)을 IP(지적소유권)라 불리는 회로모듈을 이용하여 구성하는 경우, IP모듈 이외의 회로모듈로서 준비해야 할 회로가 도1 및 도6의 구성보다도 쉬프트 레지스터 1개분 적게 된다. 이때, 동도의 쉬프트 레지스터(8)는 퓨즈회로(7)의 불휘발성 메모리셀(6)의 기록용 데이터를 유지시키는 것도 가능하므로, 배신용과 기록용의 쌍방향성 기능, 즉 쌍방향 입출력 기능을 지니게 하면 좋다.
도8에는 도1의 더욱 구체예가 나타난다. 동도에서는, 결함구제, 회로특성의 트리밍 또는 기능전환의 대상이 되는 회로모듈(회로블록, 회로유닛, 회로부)로서, A/D·D/A 변환회로(22), CPU(23), CPU(23)의 액셀러레이터를 구성하는 논리회로(LOGIC)(24), SRAM(Static Random Access Memory)(25), DRAM(Dynamic Random Access Memory)(26), ROM(Read Only Memory)(27), 전원회로(28) 및 입출력포트(IO)(29)를 구비한다. 도면 상, 그들 회로가 제어정보를 결함구제에 이용하는 구성이면, "(구제)" 라는 단어를, 회로특성의 트리밍에 이용하는 구성이면, "(트리밍)" 이라는 단어를 편의상 부기하고 있다. 32 ~ 39는 각 회로모듈에 할당된 쉬프트 레지스터이다. 상기 회로모듈(22 ~ 29)은 내부버스(5)에 접속된다.
도8에서는, 특히 제한되지 않지만, 디바이스 테스트 등에 이용하는 JTAG(Join Test Action Grope)에 준거한 테스트 인터페이스 회로(40)를 퓨즈회로에 대한 기록처리 등을 위한 외부 인터페이스로 이용하고 있다. 직렬버스(9)에 대한 외부로부터의 직접적인 데이터 입력이나 출력에도 상기 테스트 인터페이스 회로(40)를 이용하도록 되어 있다. 직렬버스(9)에 대한 외부로부터의 직접적인 데이터 입력에 관해서, 쉬프트 레지스터(32 ~ 39)에 대한 클록제어는, 특히 도시는 하지 않지만, 테스트 인터페이스 회로(40)를 경유하여 입력하고, 혹은 테스터의 프로브단자를 상기 클록신호(φ2)의 공급경로에 설치한 패드전극에 접촉시켜 공급하도록 해도 된다.
도9에는 동일의 소규모 회로블록의 집합에 의해 구성된 대규모 회로모듈에 대한 구제수법의 일예가 나타낸다. 동도에서는 도8의 SRAM을 16K바이트와 같은 소규모의 메모리블록을 16개 모아 대용량화 했을 때의 소규모 메모리 블록단위의 구제수법이 예시된다. 여기서는 SRAM(25)은 제어정보를 받는 쉬프트 레지스터(35)를 가지고, 쉬프트 레지스터(35)에 래치된 제어정보는 SRAM(25)의 전체적인 제어회로(41) 등에 공급된다. SRAM(25)은 정규 메모리 블록(42)을 16개, 구제용 메모리 블록(용장 메모리 블록)(43)을 2개 구비한다. 불량이 있는 정규 메모리 블록(불량 메모리 블록)(42)(F)은 용장 메모리 블록(43)으로 치환된다. 이 치환을 지시하는 정보(용장 프로그램 정보)로서, 쉬프트 레지스터(35)에 래치된 특정의 제어정보를 이용한다. 이 치환의 제어는 쉬프트 레지스터(35)에서 제어정보 등을 수취하는 상기 제어회로(41)가 행한다.
메모리 블록(42, 43)은 각각 같은 IP모듈로서 제공되는 설계부품을 이용하여 설계된 것이다. 메모리 블록(42, 43)은, 메모리 어레이(45), 어드레스 디코더나 센스앰프 등의 메모리 어레이(45)에 고유의 제어회로로 이루어지는 로컬 제어부(46) 및 제어회로(41) 등에 의한 전체적인 제어정보를 받아 해당 메모리 블록(42, 43)의 동작을 제어하는 글로벌 제어부(47)로 구성된다.
메모리 블록(42, 43)은, 도10에 예시되는 바와 같이 외부와의 인터페이스를 클록 동기 또는 비동기 등과 같이, 선택 가능한 인터페이스 형식에서 선택한 하나의 인터페이스 형식을 유니버셜 인터페이스부(48)로서 가지는 것도 가능하다.
도11에는 불량 메모리 블록을 치환하는 구성이 예시된다. 메모리 블록(42, 43)의 각 글로벌 제어부(47)는 저절로 할당된 블록 ID 번호를 가진다. 정규 메모리 블록(42)에 대해서는 1 ~ n까지의 ID 번호가 할당되고, 용장 메모리 블록(43)에 대해서는 n + α의 ID 번호가 할당되어 있다. 메모리 액세스 동작에 있어서 메모리 블록에는 메모리 블록 선택정보(SBL)와, 메모리 블록내의 액세스 어드레스 신호(도시를 생략)가 제어회로(41)에서 공급된다. 여기서는 상기 메모리 블록 선택정보(SBL)는 동작을 선택하려고 하는 메모리 블록의 ID 번호 정보가 된다. 각 메모리 블록(42, 43)은 메모리 블록 선택정보(SBL)와 고유의 ID 번호를 비교하는 비교회로(47A)를 가진다. 비교회로(47A)에 의한 비교 결과가 일치한 경우, 일치에 관한 글로벌 제어부(47)가 블록 선택신호(BS)에 의해 로컬 제어부(46)를 이네이블로 하고, 메모리 블록내 어드레스 신호에 대한 메모리셀의 선택동작, 선택된 메모리셀에 대한 데이터 기록 또는 판독동작 등을 가능하게 한다. 비교 결과의 불일치에 관한 메모리 블록에서는 불일치에 관한 글로벌 제어부(47)가 로컬 제어부(46)를 디스에이블로 하고, 또, 메모리 블록(45)의 파워 스위치(47B)를 컷오프로 하여, 해당 메모리 블록에서의 메모리 동작이 억제된다. 이때, 상기 제어부(41)는 내부버스(5)를 통해서 CPU 등에서 부여되는 액세스 어드레스 신호에 따라 메모리 블록 선택신호(SBL)를 생성할 때, 쉬프트 레지스터(35)의 일부로서 위치 정해지는 ID 테이블(35A)의 구제정보를 참조하여, 불량 메모리 블록을 용장 메모리 블록으로 치환하도록, 메모리 블록 선택정보(SBL)를 생성한다. 즉, ID 테이블(35A)에는 구제정보로서 불량 메모리 블록의 ID 번호 정보와 그것을 치환하는 용장 메모리 블록의 ID 번호 정보와의 페어가 유지되어 있다. 제어부(41)는, CPU 등에서 부여되는 액세스 어드레스 신호로 지정되는 메모리 블록의 ID 번호가 ID 테이블(35A)에 등록되어 있는 불량 ID 번호에 일치하는가를 검색하여, 일치하지 않으면 액세스 어드레스 신호로 지정되는 메모리 블록의 ID 번호를 그대로 출력하고, 일치하면, 불량 ID 번호와 페어를 이루는 용장 ID 번호의 정보를 출력한다. 이것에 의해, 메모리 블록단위로 불량 메모리 블록을 용장 메모리 블록으로 치환하여, 불량 메모리 블록의 구제가 행해진다.
쉬프트 레지스터(35)의 일부를 구성하는 블록내 구제정보 레지스터(35B ~ 35F)는 대응하는 메모리 블록(45)내의 불량을 개별로 구제하는 구제정보를 유지한다. 이 구제정보는 워드선 단위 또는 비트선 단위로 불량 메모리셀을 구제하기 위한 불량 어드레스를 X어드레스 정보 또는 Y어드레스 정보에 의해 특정하는 정보이다. 이 구제를 위한 구성에 관해서는, 메모리(LS) 내부의 불량구제로서 공지의 기술을 적용하면 좋으므로, 여기서는 그 상세한 설명은 생략한다. 상기 메모리 블록단위의 치환은, 메모리 블록내에서 구제 불가능한 불량을 가지는 메모리 블록을 대상으로 하게 된다. 회로모듈에 대해서 결함구제를 계층적으로 행할 수 있다.
도12에는 불량 메모리 블록을 치환하는 다른 구성이 예시된다. 도11과의 상이점은 메모리 블록(42, 43)의 ID 번호를 가변으로 한다. 즉 불량 메모리 블록에는 유의한 ID 번호를 부여하지 않고, 무효번호, 예컨대 값 "0"을 부여하도록 한다. 메모리 블록(42, 43)은 ID 번호를 가변으로 설정 가능하게 하는 ID 제어블록(47C)을 가진다. 이 ID 제어블록(47C)은, +1의 인크리먼트 카운터(50)를 가지며, 전단에서의 계수치를 단자(A)로 입력하고, 입력한 계수치를 바이패스시킬지 인크리먼트 카운터(50)로 인크리먼트할지를 스위치(51)로 선택하여, 바이패스 계수치 또는 인크리먼트 카운터(50)에 의한 인크리먼트 값은 스위치(53)을 통해서 단자(B)에서 다음 단으로 보내진다. 선택 게이트(54)는 스위치(52)가 오프상태일 때 상기 인크리먼트 카운터(50)의 계수치를 ID 번호로서 비교회로(47A)에 공급하고, 스위치(52)가 온상태일 때는 ID의 무효번호를 출력한다. 스위치(51, 52, 53)는 단자(C)에서 입력되는 제어신호에 의해 스위치 제어되며, 도12의 제1 스위치 상태에서는 전단에서의 ID 번호 정보를 바이패스시켜 다음 단으로 보내고, 비교회로(47A)에는 무효번호를 부여한다. 상기 제1 스위치 상태와는 반대의 제2 스위치 상태에서는, 전단에서의 ID 번호 정보를 인크리먼트하여 다음 단 및 비교회로(47A)에 부여한다. ID 제어블록(47C)에 공급되는 제어신호는 ID 제어블록(47C)마다 개별화된, 상기 쉬프트 레지스터(35)의 일부인 ID 테이블(35a)에 래치된 제어정보에 의해 부여된다. 초단의 ID 제어부클록(47C)에 단자(A)에서 공급되는 초기치는 상기 ID 테이블(35a)에 래치된 제어정보에 의해 부여된다. 따라서, 불량의 메모리 블록(42)에 대해서 ID 제어블록(47C)을 제2 스위치 상태로 제어하면, 해당 불량의 메모리 블록(42)에는 유의한 ID 번호가 할당되지 않고, 메모리 블록 선택정보(SBL)에 의한 동작선택의 대상에서 벗어난다. 요컨대, 메모리 블록(42, 43)에 대한 ID 번호의 활당을 가변으로 제어한다. 예컨대, 초단의 ID 제어블록(47C)의 단자(A)에 공급되는 초기치를 "i-1"로 하면, 초단 메모리 블록(42)의 ID 번호는 "i"가 된다. 이때, 다음 단 메모리 블록의 ID 제어블록(47C)에 대해서 제1 스위치 상태를 선택하면 해당 메모리 블록의 ID 번호는 "i+1"이 된다. 한편, 다음 단 메모리 블록의 ID 제어블록(47C)에 대해서 제2 스위치 상태를 선택하면 해당 메모리 블록의 ID 번호는 무효가 된다. 그 다음의 메모리 블록의 ID 제어블록(47C)에 대해서 제1 스위치 상태를 선택하면 해당 메모리 블록의 ID 번호가 "i+1"이 된다.
또한, 도12에는 도11에서 설명한 쉬프트 레지스터(35)의 일부를 구성하는 블록내 구제정보 레지스터(35B ~ 35F)의 도시를 생략하고 있다. 블록내 구제정보 레지스터(35B ~ 35F)를 설치하지 않고, 회로모듈에 대해 계층적으로 결함구제를 행하지 않도록 해도 좋다.
도13에는 상기 제어정보 등의 정보포맷이 예시된다. 선두에 사인비트(SIG)가 설치되고, 그후에 상기 제어정보가 계속되며, 최후에 관리정보가 부가된다.
사인비트(SIG)는, 상기 퓨즈회로(7)에 대한 구정정보 등의 제어정보의 기록의 유무, 구제된 불량칩인지 여부 등을 나타내는 정보가 된다. 이 사인비트(SIG)를칩 외부에 판독함으로써, 칩의 구제유무 등을 판별할 수 있다. 이 사인비트(SIG)를 1비트로 표현하는 경우는 양품과 구제양품의 판별을 1비트로 표현하는 경우, 구제정보를 기록한 양품을 "1"로 나타내고, 구제정보를 기록하지 않은 양품을 "0"으로 나타내며, 불량품은 다른 식별자가 표시되게 된다. 2비트를 이용하는 경우, 1비트는 기록의 유무를 나타내고, 다른 1비트는 양부(良否)를 표시한다. 사인비트(SIG)를 이용하는 것에 의해, 한번 기록된 디바이스에 대해서는 재기록을 방지할 수 있다. 또한 퓨즈회로에 데이터를 기록할 때, P검사(프로브 검사)를 한번 도중까지 실시한 웨이퍼에 대해서, 어떠한 원인으로 중단되어 같은 칩에 재차 기록하는 재기록에 의한 메모리셀의 특성열화를 방지할 수 있다.
상기 제어정보는 예컨대, 상기 ID 테이블(25A, 35a)의 정보, 블록내 구제 레지스터(35B ~ 35F)의 정보, 기능설정정보 및 트리밍 정보를 포함한다. 상기 ID 테이블(25A, 35a)의 정보는 전술한 바와 같다. 상기 블록내 구제 레지스터(35B ~ 35F)의 정보는 메모리의 구제 이네이블 비트(REB), 구제해야 할 메모리의 X어드레스(Xadd), 구제해야 할 메모리의 Y어드레스(Yadd) 등이 된다. 기능설정정보는 상기 입출력포트(29)에서의 외부 인터페이스의 신호사양(CMOS레벨 인터페이스, TTL레벨 인터페이스)의 선택정보 등이다. 트리밍 정보는 예컨대 A/D·D/A 변환회로(22)나 전원회로(28)에서의 저항분압회로의 저항치 트리밍의 정보 등이다.
상기 관리정보는, 반도체 집적회로의 제조로트번호(LOT_No.), 웨이퍼 상의 칩 어드레스 및 MOS 트랜지스터의 문턱치전압(Vth)이나 소스·드레인간 전류(ID s) 등의 소자특성의 정보가 된다.
도14에는 반도체 집적회로의 제조과정에서의 퓨즈회로(7)에 대한 기록과 검증의 처리흐름이 예시된다.
동도는 예컨대 SRAM(25)에 대한 메모리 테스트에 적용하는 경우를 일예로 한다. 우선, 웨이퍼 상태에서 반도체 집적회로의 칩에 대해 프로브 테스트에 의해 AC, DC 및 기능의 각 테스트를 행한다(S1). 테스트 결과에 의거하여 양부판정을 행한다(S2). 불량품에 대해서는, 기능, DC특성 등의 점에서 구제 가능성을 판정한다(S3). 구제 불가능한 칩은 불량품이 된다. 구제 가능한 칩에 대해서 구제 데이터를 그 칩의 쉬프트 레지스터(35)에 설정한다(S4). 설정의 조작은 상술과 같이, 도13에서 예시한 포맷으로 테스터에 의해 테스트 패드(16)를 통해서 직렬버스(9)에 공급함으로써 행한다. 이때의 쉬프트 레지스터(35) 등에 대한 클록제어(쉬프트제어)는 상기 클록신호(φ2)의 신호패드에 프로브를 통해서 테스터에서 클록신호를 공급하는 것에 의해 행하면 좋다. 구제정보를 쉬프트 레지스터(35) 등에 셋트한 상태에서 SRAM(25) 등을 동작시켜, 그 메모리 동작이 정상인지를 검증한다(S5). 특히 도시는 하지 않지만, 스텝(S4)의 쉬프트 레지스터 설정처리와 스텝(S5)의 메모리 테스트 동작은, 쉬프트 레지스터로의 설정치를 바꾸어 다른 조건으로 여러번에 나누어 행하는 경우도 있다. 이와 같은 경우라도 쉬프트 레지스터에 대한 데이터 로드를 행하면 좋고, 불휘발성 메모리셀의 기억정보를 재기록하는 것은 전혀 필요치 않다.
스텝(S5)의 메모리 테스트에서 최종적으로 메모리 동작이 이상(異常)이면 그 칩은 불량품이 된다. 메모리 테스트를 패스한 칩에 대해서 이번은 퓨즈회로(7)의테스트가 정상인지를 검증한다(S6). 퓨즈회로(7)가 이상이면 그 칩은 불량이다. 퓨즈회로가 정상이면 퓨즈회로(7)에 대해서 사인비트, 구제정보 등의 제어 데이터 및 상기 관리정보를 기록한다(S7). 또한 여기서는, 퓨즈회로(7)의 기억정보에 대한 ECC 기능을 셋트한다(S8). 요컨대, 스텝(S7)에서 기록한 제어정보 및 관리정보 등에 대한 1비트의 에러정정 코드를 생성하고, 이 에러정정 코드를 퓨즈회로(7)에 추가하여, 퓨즈회로(7)에서의 판독정보에 대해 에러검출·정정을 가능하게 한다. 마지막으로, 퓨즈회로(7)에 대한 설정을 모두 마친 후, 퓨즈회로(7)의 기억정보를 이용한 실제동작으로 반도체 집적회로의 칩을 동작시켜 테스트를 행하여, 정상이면 그 반도체 집적회로를 구제된 양품칩으로 하고, 이상이면 불량칩으로 한다.
도15에는 칩 상에서의 퓨즈회로의 배치가 예시된다. 퓨즈회로(7)는 칩 상의 1개소에 집중 배치되며, 분산되어 있지 않다. 퓨즈회로(7)는 기록에 고전압을 이용하므로 고전압영역(고내압영역)(60)에 형성된다. 외부와의 인터페이스를 행하는 일부의 회로 예컨대 IO(29)를 제외한 그 이외의 회로모듈(2, 3) 예컨대 CPU(23), SRAM(25), DRAM(26) 등은 고내압을 필요로 하지 않으며 고속동작이 우선되므로 저전압영역(저내압영역)(61)에 형성된다. 도15에는 고전압영역(60)에서 저전압영역(61)에 이르는 일부의 영역에 형성된 CMOS 인버터의 평면도와 종단면도가 예시된다. 상기 고내압영역(60)과 저내압영역(61)과의 사이는 분리영역으로서 떨어뜨리지 않으면 안된다. 고전압영역(60)을 1개소에 집중 배치하면 분산 배치하는 경우에 비해 전체적으로 필요한 분리영역의 면적을 작게 하는 것이 용이하다.
다음에, 퓨즈회로(7)에 이용하는 불휘발성 메모리셀에 관해서 설명한다.
도16에 퓨즈회로(7)에 채용되는 불휘발성 메모리셀이 예시된다. 이 불휘발성 메모리셀(6)은 제1 소스전극(Ts1), 제1 드레인전극(Td1), 플로팅 게이트전극(Tf) 및 컨트롤 게이트전극(Tc)를 가지며, 다른 문턱치전압을 가지는 것이 가능한 한쌍의 불휘발성 기억소자(PM1, PM2)와, 제2 소스전극(Ts2) 및 제2 드레인전극(Td2)을 가지고 상기 플로팅 게이트전극(Tf)을 게이트전극으로 하며, 상기 불휘발성 기억소자(PM1, PM2)가 가지는 문턱치전압에 따라 다른 상호 콘덕턴스(혹은 스위치 상태)를 가지는 것이 가능한 직렬된 판독용의 MOS 트랜지스터(DM1, DM2)와, 상기 MOS 트랜지스터(DM1, DM2)를 판독 신호선(RDL)에 접속하는 선택 MOS 트랜지스터(SM)를 가지고 이루어진다. 상기 불휘발성 기억소자(PM1, PM2)의 컨트롤 게이트전극(Tc)은 기록 워드선(PWL)에 공통 접속된다. 상기 불휘발성 기억소자(PM1, PM2)의 공통 소스전극(Ts1)은 판독용 MOS 트랜지스터(DM1, DM2)에 직렬 접속된다. 상기 불휘발성 기억소자(PM1, PM2)의 공통 드레인전극(Td1)은 기록 데이터선(PDL)에 공통 접속된다.
상기 불휘발성 기억소자(PM1, PM2)의 고문턱치전압(플로팅 게이트에 전자가 주입된 기록상태의 문턱치전압) 상태에서 상기 MOS 트랜지스터(DM1, DM2)는 컷오프 상태, 상기 불휘발성 기억소자(PM1, PM2)의 저문턱치전압 상태(플로팅 게이트에서 전자가 방출된 소거상태의 문턱치전압)에서 MOS 트랜지스터(DM1, DM2)는 온상태가 된다. 불휘발성 기억소자(PM1, PM2)의 소거상태는, 예컨대 불휘발성 기억소자(PM1, PM2)의 제1 드레인전극(Td1)과 컨트롤 게이트전극(Tc)을 회로의 접지전압과 같은 0V, 불휘발성 기억소자의 제1 소스전극(Ts1)을 6V로 하고, 플로팅 게이트전극(Tf)에서 터널전류로 전자를 제1 소스전극(Ts1)에 인출하는 것에 의해 달성할 수 있다. 상기 기록상태는, 예컨대 불휘발성 기억소자(PM1, PM2)의 제1 드레인전극(Td1)과 컨트롤 게이트전극(Tc)을 5V, 불휘발성 기억소자의 제1 소스전극(Ts1)을 회로의 접지전압과 같은 0V로 하고, 제1 드레인전극(Td1)에서 발생한 핫일렉트론을 플로팅 게이트전극(Tf)에 주입하는 것에 의해 달성할 수 있다.
불휘발성 기억소자(PM1, PM2)의 플로팅 게이트전극(Tf)은 상기 판독 MOS 트랜지스터(DM1, DM2)의 게이트전극으로 이루어지므로, 판독 MOS 트랜지스터(DM1, DM2)는, 플로팅 게이트전극(Tf)의 전자주입상태·전자방출상태, 다시말하면 기록상태·소거상태에 따른 스위치 상태 혹은 상호 콘덕턴스를 채용한다. 따라서, 컨트롤 게이트전극(Tc)에 선택레벨을 부여하지 않아도, 그 스위치 상태 혹은 상호 콘덕턴스 상태에 따른 전류를 상기 스위치(SM)를 통해서 판독 데이터선(RDL)에 흘릴 수 있다. 컨트롤 게이트전극(Tc)에 선택레벨을 부여하지 않으므로, 필요한 판독 신호량을 확보한다는 의미에서, 상기 판독 MOS 트랜지스터(DM1, DM2)에는 디플리션 타입의 MOS 트랜지스터를 채용하면 좋다.
한편, 상기 판독 MOS 트랜지스터(DM1, DM2)에 인헨스먼트 타입의 MOS 트랜지스터를 채용하는 경우에는, 필요한 판독 신호량을 확보한다는 의미에서, 판독동작에 있어서도 컨트롤 게이트전극(Tc)에 선택레벨을 부여하는 것이 바람직하다.
상기에서, 판독동작에서는, 불휘발성 기억소자(PM1, PM2)에 문턱치전압에 따라 채널전류를 흘릴 필요는 없다. 판독동작시에는 불휘발성 기억소자(PM1, PM2)의 소스전극(Ts1) 및 드레인전극(Td1)을 각각 0V와 같은 회로의 접지전위로 해도 좋다. 따라서, 제1 드레인전극(Td1)에서 플로팅 게이트전극(Tf)에 약한 핫일렉트론 주입은 일어나지 않는다. 이때 컨트롤 게이트전극(Tc)도 회로의 접지전위로 되어 있는 경우에는 터널전류도 생기지 않는다. 만약, 컨트롤 게이트전극(Tc)에 선택레벨을 인가해도, 제1 드레인전극(Td1)과 플로팅 게이트전극(Tf)의 사이에서 터널전류를 생기게 하는 일은 없다. 판독 MOS 트랜지스터(DM1, DM2)의 제2 드레인전극(Td2)과의 사이에서 약한 터널 등을 일으킬 우려는 있으나, 컨트롤 게이트전극(Tc)의 선택레벨이 낮으면 실질적으로 문제없다고 생각된다. 이와 같이, 판독동작에 있어서, 전하이득에 의한 데이터 반전의 문제를 일으키지 않고, 이것에 의해, 장기의 데이터 유지특성을 향상시켜, 판독 불량률의 저하를 실현하는 것이 가능하게 된다.
특히 도16의 예에서는, 한쪽의 불휘발성 기억소자(PM1)의 플로팅 게이트전극(Tf)은 한쪽의 판독 MOS 트랜지스터(DM1)가 공유하고, 다른쪽의 불휘발성 기억소자(PM2)의 플로팅 게이트전극(Tf)은 다른쪽의 판독 MOS 트랜지스터(DM2)가 공유하며, 상기 한쌍의 판독 MOS 트랜지스터(DM1, DM2)를 상기 선택 트랜지스터 소자(SM)에 직렬 접속한다. 이 구성에서 한쌍의 불휘발성 기억소자(PM1, PM2)는 모두 기록상태 또는 소거상태로 프로그램된다. 쌍방의 불휘발성 기억소자(PM1, PM2)의 기록상태에서 쌍방의 판독 MOS 트랜지스터(DM1, DM2)는 오프상태로 되어 있다. 기록상태의 불휘발성 기억소자(PM1, PM2)에서 어떠한 원인으로 유지전하가 누설할 가능성은 확률적으로 0은 아니지만, 한쪽의 불휘발성 기억소자(PM1 또는 PM2)에서 유지전하가 누설해도 상기 판독 MOS 트랜지스터(DM1, DM2)의 직렬 경로는 컷오프상태 그대로 이며, 쌍방의 불휘발성 기억소자(PM1, PM2)에서 모두 유지전하가 누설할 확률은 극히 낮고, 이것에 의해, 데이터 리텐션이 개선되어, 판독 불량률을 더욱 낮게 하는 것이 가능하게 된다.
도17에는 불휘발성 메모리셀의 다른 예가 나타낸다. 동도에 나타내는 메모리셀(6A)은 상기 불휘발성 기억소자(PM1, PM2)와 p채널형의 판독 MOS 트랜지스터(EM1, EM2)를 각각 한쌍을 가지며, 한쪽의 불휘발성 기억소자(PM1)의 플로팅 게이트전극(Tf)은 한쪽의 판독 MOS 트랜지스터(EM1)가 공유하고, 다른쪽의 불휘발성 기억소자(PM2)의 플로팅 게이트전극(Tf)은 다른쪽의 판독 MOS 트랜지스터(EM2)가 공유하며, 상기 한쌍의 판독 MOS 트랜지스터(EM1, EM2)를 상기 선택 MOS 트랜지스터(SM)에 병렬 접속한다. 이 구성에 있어서도 상기와 마찬가지로, 한쌍의 불휘발성 기억소자(PM1, PM2)는 모두 기록상태 또는 소거상태로 프로그램된다. 이 예는 상기 판독 MOS 트랜지스터(EM1, EM2)의 도전형이 도16과는 상이하는 경우를 상정하는 것이므로, 불휘발성 기억소자(PM1, PM2)가 기록상태로 되어 있을 때, 쌍방의 판독 MOS 트랜지스터(EM1, EM2)는 온상태로 되어 있다. 이때, 어떠한 원인으로 기록상태의 불휘발성 기억소자(PM1, PM2)에서 유지전하가 누설할 가능성은 확률적으로 0은 아니지만, 한쪽의 불휘발성 기억소자(PM1, PM2)에서 유지전하가 누설해도 상기 판독 MOS 트랜지스터(EM1, EM2)의 병렬 경로는 온상태 그대로 이며, 쌍방의 불휘발성 기억소자(PM1, PM2)에서 모두 유지전하가 누설할 확률은 극히 낮고, 이것에 의해, 데이터 리텐션이 개선되어, 판독 불량률을 더욱 낮게 하는 것이 가능하게 된다.
도18에는 상기 불휘발성 기억소자(PM1, PM2)의 디바이스적인 구조 단면이 예시된다. 상기 불휘발성 기억소자(PM1, PM2)는 컨트롤 게이트전극으로서 기능되는 제1 반도체영역(Nwell)의 위에 절연층을 통해서 용량전극이 설치된 MOS 용량소자(PMb)와, 제2 반도체영역(Pwell)에 형성된 제1 소스전극 및 제1 드레인전극과 게이트전극을 가지는 MOS 트랜지스터(PMa)를 가지고, 상기 용량전극은 상기 게이트전극에 공통 접속되어 플로팅 게이트전극(FG)으로서 기능시키도록 구성된다. 불휘발성 기억소자는 CMOS 형성 프로세스를 이용하여 형성된다. 따라서, CMOS 형성 프로세스 이외의 부가적 프로세스를 필요로 하지 않으므로, 불휘발성 기억소자를 포함하는 반도체 장치의 제조 코스트를 억제하는 것이 가능하게 된다.
도19에는 도16의 불휘발성 메모리셀(6)의 더욱 상세한 다른 예가 나타난다. 불휘발성 기억소자(PM1, PM2)는 컨트롤 게이트전극으로서 기능되는 제1 반도체영역 위에 절연층을 통해서 용량전극이 설치된 MOS 용량소자(MP1b, PM2b)와, 제2 반도체영역에 형성된 제1 소스전극 및 제1 드레인전극과 게이트전극을 가지는 MOS 트랜지스터(PM1a, PM2a)를 가진다. MOS 용량소자(MP1b, PM2b)는, 요컨대, 소스전극, 드레인전극 및 백게이트를 각각 공통 접속한 MOS 트랜지스터 용량에 의해 구성된다. MOS 용량소자(MP1b, PM2b)의 용량전극이 상기 MOS 트랜지스터(PM1a, PM2a) 게이트전극에 공통 접속되어 상기 플로팅 게이트전극(Tf)으로서 기능된다. 판독 MOS 트랜지스터(DM1, DM2)는 인헨스먼트 타입으로 구성된다. 이 MOS 트랜지스터(DM1, DM2)의 컨트롤 게이트전압(cg)에 대한 전압-전류특성은, 대응하는 불휘발성 기억소자의 기록상태와 소거상태에 의해 상이하다.
판독 MOS 트랜지스터(DM2)의 드레인은 n채널형의 MOS 트랜지스터(TR3, TR4)를 통해서 제어노드(pu)에 결합되며, 트랜지스터(TR3, TR4)의 결합노드의 전위가 출력(r1)으로 된다. 상기 MOS 트랜지스터(PM1a, PM2a)는 각각 n채널형 MOS 트랜지스터(TR1, TR2)를 통해서 제어노드(wl)에 결합된다. 트랜지스터(TR1 ~ TR4)의 게이트전극이 전원전압으로 바이어스된다. cg는 컨트롤 게이트, sl은 소스선에 상당한다.
도19의 불휘발성 메모리셀의 동작을 개략적으로 설명한다. 데이터 기록시는, 단자(sl, cg)에 5V, 단자(wl)를 0V로 하여 불휘발성 기억소자(PM1, PM2)를 온시키고, 단자(sl)측에서 플로팅 게이트에 핫일렉트론 주입을 행한다. 소거동작은, 단자(sl)에만 5V를 인가하고, 터널방출에 의해 플로팅 게이트에서 전자를 방출시킨다. 판독동작에서는, 단자(pu)를 1.5V, 단자(cg)에 1.5V를 인가하고, 플로팅 게이트 상의 축적전하에 따른 트랜지스터(DM1, DM2)의 스위치 상태 혹은 상호 콘덕턴스 상태에서 결정되는 단자(rl1)의 전위를 후단의 래치회로에 래치시킨다. 판독동작에서는, 불휘발성 기억소자(PM1a, PM2a)의 소스전극(sl) 및 드레인전극(wl)측은 모두 0V로 고정되어 있다. 따라서, 판독시에, 트랜지스터(PM1a, PM2a)에서 약한 핫일렉트론이 플로팅 게이트에 주입되는 일은 없다. 그때, 판독 MOS 트랜지스터(DM1, DM2)에서 플로팅 게이트에 약한 핫일렉트론 주입이 발생하려고 하지만, TR4, TR3, DM2, DM1이 세로로 적층되어 있으므로, 판독 MOS 트랜지스터(DM1, DM2)의 드레인전압은 pu 이하의 전압이 되고, 또 판독시에서의 cg의 제어레벨도 낮으므로, 그와 같은 핫일렉트론 주입은 실질적으로 무시할 수 있을 정도로 작다고 추정할 수 있다.따라서, 불휘발성 기억소자(PM1, PM2) 그 자체의 판독 불량률은 낮게 된다.
이상 본 발명자에 의해 행해진 발명을 실시형태에 의거하여 구체적으로 설명했지만, 본 발명은 그것에 한정되지 않고, 그 요지를 이탈하지 않는 범위에서 여러가지 변경 가능한 것은 말할 필요도 없다.
예컨대, 불휘발성 메모리셀의 구조는 도16 내지 도19에서 설명한 구성에 한정되지 않는다, 또, 그 데이터 기억형식도 상기에 한정되지 않고 고유전체 기억형식의 메모리셀을 이용해도 좋다. 또한 불휘발성 메모리셀은 불휘발성 기억소자를 페어로 이용하는 OR형식 또는 AND형식에 한정되지 않고, 불휘발성 기억소자와 판독용 MOS 트랜지스터를 각각 1개 이용하는 회로형식이어도 좋다. 또, 제어정보의 배신에는 쉬프트 레지스터를 순차 직렬 접속하는 직렬버스 대신에 병렬버스를 이용해도 좋다. 또, 제어정보를 받는 레지스터 수단은 쉬프트 레지스터에 한정되지 않고, 병렬·인-병렬·아웃 형식의 레지스터라도 좋다. 데이터 전송형식에 적합하는 형태를 채용하면 좋다. 본 발명은 CPU와 RAM을 포함하는 마이크로 컴퓨터, 마이크로 프로세서 혹은 데이터 프로세서라 불리는 반도체 집적회로, 또한 시스템 온칩(LSI) 혹은 시스템(LSI)이라 불리는 대규모 반도체 집적회로 등에 널리 적용할 수 있다.
본원에서 개시되는 발명중 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면 하기와 같다.
즉, 본 발명에 관한 반도체 집적회로는, 회로모듈의 결함구제, 회로특성의 트리밍 또는 기능전환을 위한 제어정보의 기억에, 공통버스와 같은 제1 배선에 접속되는 범용 이용되는 플래쉬 메모리 등의 불휘발성 메모리를 이용하지 않고, 전용신호선에 접속된 퓨즈회로의 불휘발성 메모리셀을 이용한다. 따라서, 제어정보에 대한 정보기억의 신뢰성이 범용 이용 플래쉬 메모리 등의 불휘발성 메모리의 정보기억성능에 제한되지 않으며, 제어정보에 대한 정보기억의 신뢰성을 향상시키는 것이 용이하다.
제어정보의 전달에 이용하는 제2 배선은 그것 전용의 배선이므로, 회로모듈에서 실제동작에 이용되는 회로부분과의 접속의 전환이나 그 제어를 행하는 것을 필요로 하지 않는다. 이것에 의해, 제어정보를 배신하기 위한 회로구성을 간소화할 수 있다.
상기 퓨즈회로에서 제어정보를 판독한 후, 상기 불휘발성 메모리셀에서 기억정보를 판독 가능하게 하는 전압인가상태를 해제하므로, 그 이후, 반도체 집적회로의 실제동작 기간이라도, 퓨즈회로의 불휘발성 메모리셀에는 전기적인 스트레스가 걸리지 않는다. 이 점에 있어서도, 제어정보에 대한 정보기억의 신뢰성이 향상한다.
상기 퓨즈회로를 상기 반도체 기판의 1개소에 집중 배치하는 것에 의해, 기억정보의 기록에 필요한 고전압 동작회로를 분산시키지 않게 되어, 저내압 회로부분과의 분리 혹은 이간을 위한 스페이스를 최소한으로 억제할 수 있다.
반도체 집적회로의 외부와의 사이에서 상기 제2 배선의 정보를 입출력 가능하게 하는 테스트용 외부 인터페이스 수단을 채용하는 것에 의해, 상기 제어정보에 의한 동작 확인을 행하기 위해서 불휘발성 메모리셀을 재기록 빈도를 극력 적게 할수 있으며, 그것에 의해 불휘발성 메모리셀의 특성열화의 우려를 저감할 수 있다.
상기 불휘발성 메모리셀에는, 판독동작에서 불휘발성 기억소자에 채널전류를 흘리지 않게 되며, 또 큰 워드선 전압을 인가시키지 않아도 되도록 한 구조를 채용하여, 전하이득 등에 기인하는 데이터 반전을 일어나지 않도록 한다.
불휘발성 기억소자의 플로팅 게이트전극을 판독 트랜지스터 소자의 게이트전극으로 하므로, 판독 트랜지스터 소자는, 플로팅 게이트전극의 전자주입상태·전자방출상태, 다시말하면 기록상태·소거상태에 따른 스위치 상태 혹은 상호 콘덕턴스를 채용한다. 따라서, 컨트롤 게이트에 선택레벨을 부여하지 않아도, 그 스위치 상태 혹은 상호 콘덕턴스 상태에 따른 전류를 상기 전달수단에 흘릴 수 있다.
상기에서, 판독동작에서는, 불휘발성 기억소자에 문턱치전압에 따라 채널전류를 흘릴 필요는 없다. 판독동작시에는 불휘발성 기억소자의 소스전극 및 드레인전극을 각각 0V와 같은 회로의 접지전위로 해도 좋다. 따라서, 제1 드레인전극에서 플로팅 게이트전극에 약한 핫일렉트론 주입은 일어나지 않는다. 이와 같이, 판독동작에 있어서, 전하이득에 의한 데이터 반전의 문제를 일으키지 않고, 이것에 의해, 장기의 데이터 유지성능을 향상시켜, 판독 불량률의 저하를 실현하는 것이 가능하게 된다.
상기 불휘발성 기억소자와 판독 트랜지스터 소자를 각각 한쌍을 가지며, 한쪽의 불휘발성 기억소자의 플로팅 게이트전극은 한쪽의 판독 트랜지스터 소자가 공유하고, 다른쪽의 불휘발성 기억소자의 플로팅 게이트전극은 다른쪽의 판독 트랜지스터 소자가 공유하며, 상기 한쌍의 판독 트랜지스터 소자를 상기 선택 트랜지스터소자에 직렬접속 혹은 병렬접속한다. 이 구성에 있어서 한쌍의 불휘발성 기억소자는 모두 기록상태 또는 소거상태로 프로그램된다. 쌍방의 불휘발성 기억소자의 기록상태에 있어서 쌍방의 판독 트랜지스터 소자는 오프상태로 되어 있다. 기록상태의 불휘발성 기억소자에서 어떠한 원인으로 유지전하가 누설할 가능성은 확률적으로 0은 아니지만, 한쪽의 불휘발성 기억소자에서 유지전하가 누설해도 상기 판독 트랜지스터 소자의 직렬 경로는 컷오프 상태 그대로이며, 또 상기 판독 트랜지스터 소자의 병렬 경로의 한쪽은 온상태 그대로이고, 쌍방의 불휘발성 기억소자에서 모두 유지전하가 누설할 확률은 극히 낮으며, 이것에 의해, 데이터 리텐션 대책이 개선되어, 판독 불량률은 더욱 낮게 하는 것이 가능하게 된다.
본 발명에 관한 반도체 집적회로의 제조방법은, 외부에서 주어진 제어정보에 따라 회로모듈의 동작을 확인하고, 그 확인결과에 따라 상기 퓨즈회로에 제어 데이터를 기록하므로, 제어정보에 의한 동작확인을 행하는 경우에, 불휘발성 메모리셀에 그 때마다 제어정보를 기록하는 것을 필요로 하지 않는다. 따라서, 동작확인을 위해 불휘발성 메모리셀의 재개록을 필요로 하지 않으며, 이것에 의해 불휘발성 메모리셀의 특성열화를 저감할 수 있다.

Claims (41)

  1. 복수의 회로모듈과,
    상기 복수의 회로모듈을 접속하는 제1 배선과,
    상기 복수의 회로모듈에 대한 결함구제, 회로특성의 트리밍 또는 기능전환을 위한 제어정보를 기억하는 복수의 불휘발성 메모리셀을 구비하여 전기적으로 기억정보를 판독 가능하게 되는 퓨즈회로와,
    상기 복수의 회로모듈마다 대응 설치하여 상기 제어정보를 기억하는 휘발성의 복수의 레지스터 회로와,
    상기 퓨즈회로와 상기 복수의 레지스터 회로를 접속하여 상기 제어정보를 전달하기 위한 제2 배선과,
    상기 퓨즈회로에서 기억정보를 판독 가능하게 하기 위해 불휘발성 메모리셀에 동작전압을 인가하는 것을 제어하고, 상기 퓨즈회로에서 판독한 제어정보를 상기 제2 배선을 통해서 상기 레지스터 회로에 전달하는 것을 제어하며, 그리고 퓨즈회로에서 제2 배선에 제어정보를 판독한 후에, 상기 불휘발성 메모리셀에 상기 동작전압을 인가하는 것을 해제하는 제어를 행하는 제어회로를 포함하는 반도체 기판에 형성된 반도체 집적회로.
  2. 복수의 회로모듈과,
    상기 복수의 회로모듈을 접속하는 제1 배선과,
    상기 복수의 회로모듈에 대한 결함구제, 회로특성의 트리밍 또는 기능전환을 위한 제어정보를 기억하는 복수의 불휘발성 메모리셀을 구비하여 전기적으로 기억정보를 판독 가능하게 되는 퓨즈회로와,
    상기 퓨즈회로에서 판독된 제어정보를 유지하는 휘발성의 제1 레지스터 회로와,
    상기 복수의 회로모듈마다 대응 설치되어 상기 제어정보를 기억하는 휘발성의 복수의 제2 레지스터 회로와,
    상기 제1 레지스터 회로와 상기 복수의 제2 레지스터 회로를 접속하여 상기 제어정보를 전달하기 위한 제2 배선과,
    상기 퓨즈회로의 불휘발성 메모리셀에서 기억정보를 판독 가능하게 하는 전압을 상기 불휘발성 메모리셀에 인가하는 것을 제어하고, 상기 불휘발성 메모리셀에서 상기 제1 레지스터 회로에 판독한 제어정보를 상기 제2 배선을 통해서 상기 제2 레지스터 회로에 전달하는 것을 제어하며, 그리고 제1 레지스터 회로로의 판독 후에, 상기 불휘발성 메모리셀에서 기억정보를 판독 가능하게 하는 전압을 상기 불휘발성 메모리셀에 인가하는 것을 해제하는 제어를 행하는 제어회로를 포함하는 반도체 기판에 형성된 반도체 집적회로.
  3. 제 1 항에 있어서,
    상기 퓨즈회로는 상기 반도체 기판의 1개소에 집중 배치되는 반도체 집적회로.
  4. 제 1 항에 있어서,
    상기 제어회로에 의한 동작은 반도체 집적회로의 초기화의 지시에 응답하여 개시되는 반도체 집적회로.
  5. 제 1 항에 있어서,
    상기 제2 배선에 의해, 상기 복수의 제2 레지스터 회로가 직렬로 접속되는 반도체 집적회로.
  6. 제 5 항에 있어서,
    상기 제1 레지스터 회로는, 퓨즈회로에서 병렬 출력되는 제어정보를 유지하여 직렬적으로 출력하는 쉬프트 레지스터인 반도체 집적회로.
  7. 제 6 항에 있어서,
    상기 제2 레지스터 회로는, 직렬입력단자가 제2 배선의 상류에 접속하고 직렬출력단자가 제2 배선의 하류에 접속하며, 대응하는 회로모듈에 접속하는 병렬출력단자를 가지는 쉬프트 레지스터인 반도체 집적회로.
  8. 제 1 항에 있어서,
    상기 제2 배선의 정보를 반도체 기판의 외부로 출력하고, 또, 제2 배선에 외부에서 데이터 입력을 가능하게 하는 테스트용 외부 인터페이스 수단을 가지는 반도체 집적회로.
  9. 제 1 항에 있어서,
    상기 퓨즈회로는 상기 불휘발성 메모리셀에 대한 제어정보의 기록이 행해졌는지 여부를 나타내는 사인비트의 저장용으로 할당된 불휘발성 메모리셀을 가지는 반도체 집적회로.
  10. 제 1 항에 있어서,
    상기 퓨즈회로가 기억하는 제어정보는, 결함이 있는 회로모듈을 예비 회로모듈로 치환하기 위한 정보와 회로모듈 내의 부분적 결함을 구제하기 위한 제어정보 중 어느 한쪽의 정보 또는 쌍방의 정보인 반도체 집적회로.
  11. 제 1 항에 있어서,
    상기 불휘발성 메모리셀은, 제1 소스전극, 제1 드레인전극, 플로팅 게이트전극 및 컨트롤 게이트전극을 가지며, 다른 문턱치전압을 가지는 것이 가능한 불휘발성 기억소자와,
    제2 소스전극 및 제2 드레인전극을 가지고 상기 플로팅 게이트전극을 게이트전극으로 하며, 상기 불휘발성 기억소자가 가지는 문턱치전압에 따라 다른 상호 콘덕턴스를 가지는 것이 가능한 판독 트랜지스터 소자와,
    상기 판독 트랜지스터 소자를 판독 신호선에 접속하는 선택 트랜지스터를 포함하는 반도체 집적회로.
  12. 제 1 항에 있어서,
    상기 불휘발성 메모리셀은, 제1 소스전극, 제1 드레이전극, 플로팅 게이트전극 및 컨트롤 게이트전극을 가지고, 다른 문턱치전압을 가지는 것이 가능한 불휘발성 기억소자와,
    제2 소스전극 및 제2 드레인전극을 가지고 상기 플로팅 게이트전극을 게이트전극으로 하며, 상기 불휘발성 기억소자가 가지는 문턱치전압에 따라 다른 스위치 상태를 가지는 것이 가능한 판독 트랜지스터 소자와,
    상기 판독 트랜지스터 소자를 판독 신호선에 접속하는 선택 트랜지스터를 포함하는 반도체 집적회로.
  13. 제 11 항 또는 제 12 항에 있어서,
    상기 불휘발성 기억소자는, 컨트롤 게이트전극으로서 기능되는 제1 반도체 영역의 위에 절연층을 통해서 용량전극이 설치된 MOS 용량소자와, 제2 반도체 영역에 형성된 제1 소스전극 및 제1 드레인전극과 게이트전극을 가지는 MOS 트랜지스터를 가지며, 상기 용량전극은 상기 게이트전극에 공통 접속되어 플로팅 게이트전극으로서 기능되는 반도체 집적회로.
  14. 제 11 항 또는 제 12 항에 있어서,
    상기 불휘발성 기억소자와 판독 트랜지스터 소자를 각각 한쌍을 가지며, 한쪽의 불휘발성 기억소자의 플로팅 게이트전극은 한쪽의 판독 트랜지스터 소자가 공유하고, 다른쪽의 불휘발성 기억소자의 플로팅 게이트전극은 다른쪽의 판독 트랜지스터 소자가 공유하며,
    상기 한쌍의 판독 트랜지스터 소자는 상기 선택 트랜지스터 소자에 직렬 접속되는 반도체 집적회로.
  15. 제 11 항 또는 제 12 항에 있어서,
    상기 불휘발성 기억소자와 판독 트랜지스터 소자를 각각 한쌍을 가지며, 한쪽의 불휘발성 기억소자의 플로팅 게이트전극은 한쪽의 판독 트랜지스터 소자가 공유하고, 다른쪽의 불휘발성 기억소자의 플로팅 게이트전극은 다른쪽의 판독 트랜지스터 소자가 공유하며,
    상기 한쌍의 판독 트랜지스터 소자는 상기 선택 트랜지스터 소자에 병렬 접속되는 반도체 집적회로.
  16. 복수의 회로모듈과,
    상기 복수의 회로모듈에 대한 결함구제, 회로특성의 트리밍 또는 기능전환을 위한 제어정보의 기록이 가능하게 된 복수의 불휘발성 메모리셀을 구비하여 전기적으로 기억정보를 판독 가능하게 되는 퓨즈회로와,
    상기 퓨즈회로의 기억정보를 회로모듈에 전달 가능하게 하는 전용배선과,
    상기 전용배선의 정보를 반도체 기판의 외부로 출력하고, 또, 상기 전용배선에 외부에서 데이터 입력을 가능하게 하는 테스트용 외부 인터페이스 수단을 가지는 반도체 집적회로의 제조에 있어서,
    상기 테스트용 외부 인터페이스 수단에서 전용배선을 통해 회로모듈에 제어정보를 부여하는 제1 처리와,
    상기 제어정보를 부여할 수 있는 상태에서 회로모듈의 동작을 확인하는 제2 처리와,
    상기 제2 처리에 의한 확인결과에 따라 상기 퓨즈회로에 제어 데이터를 기록하는 제3 처리를 포함하는 것을 특징으로 하는 반도체 집적회로의 제조방법.
  17. 제 2 항에 있어서,
    상기 퓨즈회로는 상기 반도체 기판의 1개소에 집중 배치되는 반도체 집적회로.
  18. 제 2 항에 있어서,
    상기 제어회로에 의한 동작은 반도체 집적회로의 초기화의 지시에 응답하여 개시되는 반도체 집적회로.
  19. 제 2 항에 있어서,
    상기 제2 배선에 의해, 제1 레지스터 회로 및 상기 복수의 제2 레지스터 회로가 직렬로 접속되는 반도체 집적회로.
  20. 제 19 항에 있어서,
    상기 제1 레지스터 회로는 퓨즈회로에서 병렬 출력되는 제어정보를 유지하여 직렬적으로 출력하는 쉬프트 레지스터인 반도체 집적회로.
  21. 제 20 항에 있어서,
    상기 제2 레지스터 회로는, 직렬입력단자가 제2 배선의 상류에 접속하고 직렬출력단자가 제2 배선의 하류에 접속하며, 대응하는 회로모듈에 접속하는 병렬출력단자를 가지는 쉬프트 레지스터인 반도체 집적회로.
  22. 제 2 항에 있어서,
    상기 제2 배선의 정보를 반도체 기판의 외부로 출력하고, 또, 제2 배선에 외부에서 데이터 입력을 가능하게 하는 테스트용 외부 인터페이스 수단을 가지는 반도체 집적회로.
  23. 제 2 항에 있어서,
    상기 퓨즈회로는 상기 불휘발성 메모리셀에 대한 제어정보의 기록이 행해졌는지 여부를 나타내는 사인비트의 저장용으로 할당된 불휘발성 메모리셀을 가지는반도체 집적회로.
  24. 제 2 항에 있어서,
    상기 퓨즈회로가 기억하는 제어정보는, 결함이 있는 회로모듈을 예비의 회로모듈로 치환하기 위한 정보와 회로모듈 내의 부분적 결함을 구제하기 위한 제어정보 중 어느 한쪽의 정보 또는 쌍방의 정보인 반도체 집적회로.
  25. 제 2 항에 있어서,
    상기 불휘발성 메모리셀은, 제1 소스전극, 제1 드레인전극, 플로팅 게이트전극 및 컨트롤 게이트전극을 가지며, 다른 문턱치전압을 가지는 것이 가능한 불휘발성 기억소자와,
    제2 소스전극 및 제2 드레인전극을 가지고 상기 플로팅 게이트전극을 게이트전극으로 하며, 상기 불휘발성 기억소자가 가지는 문턱치전압에 따라 다른 상호 콘덕턴스를 가지는 것이 가능한 판독 트랜지스터 소자와,
    상기 판독 트랜지스터 소자를 판독 신호선에 접속하는 선택 트랜지스터를 포함하는 반도체 집적회로.
  26. 제 2 항에 있어서,
    상기 불휘발성 메모리셀은, 제1 소스전극, 제1 드레이전극, 플로팅 게이트전극 및 컨트롤 게이트전극을 가지며, 다른 문턱치전압을 가지는 것이 가능한 불휘발성 기억소자와,
    제2 소스전극 및 제2 드레인전극을 가지고 상기 플로팅 게이트전극을 게이트전극으로 하며, 상기 불휘발성 기억소자가 가지는 문턱치전압에 따라 다른 스위치 상태를 가지는 것이 가능한 판독 트랜지스터 소자와,
    상기 판독 트랜지스터 소자를 판독 신호선에 접속하는 선택트랜지스터를 포함하는 반도체 집적회로.
  27. 제 25 항 또는 제 26 항에 있어서,
    상기 불휘발성 기억소자는, 컨트롤 게이트전극으로서 기능되는 제1 반도체 영역의 위에 절연층을 통해서 용량전극이 설치된 MOS 용량소자와, 제2 반도체 영역에 형성된 제1 소스전극 및 제1 드레인전극과 게이트전극을 가지는 MOS 트랜지스터를 가지며, 상기 용량전극은 상기 게이트전극에 공통 접속되어 플로팅 게이트전극으로서 기능되는 반도체 집적회로.
  28. 제 25 항 또는 제 26 항에 있어서,
    상기 불휘발성 기억소자와 판독 트랜지스터 소자를 각각 한쌍을 가지며, 한쪽의 불휘발성 기억소자의 플로팅 게이트전극은 한쪽의 판독 트랜지스터 소자가 공유하고, 다른쪽의 불휘발성 기억소자의 플로팅 게이트전극은 다른쪽의 판독 트랜지스터 소자가 공유하며,
    상기 한쌍의 판독 트랜지스터 소자는 상기 선택 트랜지스터 소자에 직렬 접속되는 반도체 집적회로.
  29. 제 25 항 또는 제 26 항에 있어서,
    상기 불휘발성 기억소자와 판독 트랜지스터 소자를 각각 한쌍을 가지며, 한쪽의 불휘발성 기억소자의 플로팅 게이트전극은 한쪽의 판독 트랜지스터 소자가 공유하고, 다른쪽의 불휘발성 기억소자의 플로팅 게이트전극은 다른쪽의 판독 트랜지스터 소자가 공유하며,
    상기 한쌍의 판독 트랜지스터 소자는 상기 선택 트랜지스터 소자에 병렬 접속되는 반도체 집적회로.
  30. 제1 회로부와,
    제2 회로부와,
    복수의 불휘발성 메모리셀을 포함하는 퓨즈회로와,
    상기 제1 회로부에 대응하여 설치되는 제1 레지스터 회로와,
    상기 제2 회로부에 대응하여 설치되는 제2 레지스터 회로와,
    상기 퓨즈회로에 유지된 기억정보를 상기 제1 레지스터 및 제2 레지스터에 전송하기 위한 배선을 가지는 반도체장치.
  31. 제 30 항에 있어서,
    상기 제1 회로부는, 논리회로이며,
    상기 제2 회로부는, DRAM인 반도체장치.
  32. 제 30 항에 있어서,
    상기 제1 회로부는, 논리회로이며,
    상기 제2 회로부는, SRAM인 반도체장치.
  33. 제 30 항에 있어서,
    상기 제1 회로부는, DRAM이며,
    상기 제2 회로부는, SRAM인 반도체장치.
  34. 제 30 항에 있어서,
    상기 제1 회로부는, 전원회로이며,
    상기 제2 회로부는, 메모리인 반도체장치.
  35. 제 30 항에 있어서,
    상기 제1 회로부는, CPU이며,
    상기 제2 회로부는, 메모리인 반도체장치.
  36. 제 34 항 또는 제 35 항에 있어서,
    상기 메모리는 DRAM인 반도체장치.
  37. 제 30 항에 있어서,
    상기 퓨즈회로에 유지된 상기 기억정보는, 상기 제1 및 제2 회로부에 대한 결함구제, 회로특성의 트리밍 또는 기능전환을 위한 정보인 반도체장치.
  38. 제 30 항에 있어서,
    상기 퓨즈회로는, 반도체 기판의 1개소에 집중 배치되는 반도체장치.
  39. 제 30 항에 있어서,
    상기 제1 레지스터 회로는 상기 퓨즈회로에 접속되고,
    상기 제2 레지스터는 상기 제1 레지스터에 접속되는 반도체장치.
  40. 제 30 항에 있어서,
    상기 제1 레지스터 회로 및 상기 제2 레지스터는, 상기 배선에 의해 상기 퓨즈회로에 대해 직렬형태로 접속되는 반도체장치.
  41. 제 30 항에 있어서,
    상기 복수의 불휘발성 메모리셀은, CMOS형성 프로레스에 의해 형성되는 반도체장치.
KR10-2003-0007088A 2002-02-07 2003-02-05 반도체 집적회로 및 반도체 집적회로의 제조방법 KR20030067520A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2002-00030189 2002-02-07
JP2002030189A JP2003233999A (ja) 2002-02-07 2002-02-07 半導体集積回路及び半導体集積回路の製造方法

Publications (1)

Publication Number Publication Date
KR20030067520A true KR20030067520A (ko) 2003-08-14

Family

ID=27654728

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0007088A KR20030067520A (ko) 2002-02-07 2003-02-05 반도체 집적회로 및 반도체 집적회로의 제조방법

Country Status (4)

Country Link
US (2) US6762969B2 (ko)
JP (1) JP2003233999A (ko)
KR (1) KR20030067520A (ko)
TW (1) TW200302967A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100712596B1 (ko) * 2005-07-25 2007-04-30 삼성전자주식회사 플래시 메모리 장치의 리페어 및 트리밍 방법 및 장치

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4351819B2 (ja) * 2001-12-19 2009-10-28 株式会社東芝 半導体装置及び不揮発性半導体記憶装置
JP2003233999A (ja) * 2002-02-07 2003-08-22 Hitachi Ltd 半導体集積回路及び半導体集積回路の製造方法
DE102004039831B4 (de) * 2003-08-25 2016-05-12 Infineon Technologies Ag Multi-Chip-Package
JP3898682B2 (ja) 2003-10-03 2007-03-28 株式会社東芝 半導体集積回路
JP4284154B2 (ja) * 2003-10-30 2009-06-24 株式会社東芝 マルチチップパッケージ型メモリシステム
JP2005174533A (ja) * 2003-11-19 2005-06-30 Semiconductor Energy Lab Co Ltd 半導体装置、電子機器、ｉｃカード及び半導体装置の駆動方法
KR100634439B1 (ko) * 2004-10-26 2006-10-16 삼성전자주식회사 퓨즈프리 회로, 퓨즈프리 반도체 집적회로 및 퓨즈프리불휘발성 메모리 장치, 그리고 퓨즈프리 방법
EP1672647B1 (en) * 2004-12-15 2011-04-27 STMicroelectronics Srl A non-volatile memory device supporting high-parallelism test at wafer level
JP4791733B2 (ja) 2005-01-14 2011-10-12 株式会社東芝 半導体集積回路装置
JP4327113B2 (ja) * 2005-02-25 2009-09-09 Ｏｋｉセミコンダクタ株式会社 異電源間インターフェースおよび半導体集積回路
JP2006277872A (ja) 2005-03-30 2006-10-12 Elpida Memory Inc 半導体記憶装置及びそのテスト方法
JP2006331571A (ja) * 2005-05-27 2006-12-07 Matsushita Electric Ind Co Ltd 半導体装置
US7215586B2 (en) * 2005-06-29 2007-05-08 Micron Technology, Inc. Apparatus and method for repairing a semiconductor memory
EP1926138A4 (en) * 2005-08-18 2011-06-22 Advantest Corp DEVICE IDENTIFICATION METHOD, DEVICE MANUFACTURING METHOD, AND ELECTRONIC DEVICE
KR100757411B1 (ko) * 2006-02-03 2007-09-11 삼성전자주식회사 옵션 퓨즈 회로를 이용한 반도체 메모리 장치의 전압재설정 회로 및 그 방법
JP2007250125A (ja) * 2006-03-17 2007-09-27 Toshiba Corp ヒューズラッチ回路及び半導体装置
JP2007265557A (ja) * 2006-03-29 2007-10-11 Toshiba Corp 半導体記憶装置
JP2007323726A (ja) * 2006-05-31 2007-12-13 Matsushita Electric Ind Co Ltd 半導体装置
US20070285105A1 (en) * 2006-06-02 2007-12-13 Steven Wayne Bergstedt Methods and Apparatuses for Trimming Circuits
TW200807425A (en) * 2006-06-05 2008-02-01 Renesas Tech Corp Semiconductor device, unique ID of semiconductor device and method for verifying unique ID
JP2007328853A (ja) * 2006-06-07 2007-12-20 Internatl Business Mach Corp <Ibm> 多重テスト・ステージからテスト・データを連続的に保存するために単一のｅＦｕｓｅバンクを使用するための装置および方法
JP2008097785A (ja) * 2006-10-16 2008-04-24 Toshiba Corp 不揮発性半導体記憶装置
US7721163B2 (en) 2007-04-23 2010-05-18 Micron Technology, Inc. JTAG controlled self-repair after packaging
US7573762B2 (en) * 2007-06-06 2009-08-11 Freescale Semiconductor, Inc. One time programmable element system in an integrated circuit
US7815059B2 (en) * 2007-06-27 2010-10-19 John Francis Mulholland Display rack and method for supporting containerized plants
TWI348163B (en) * 2007-10-09 2011-09-01 Phison Electronics Corp Wear leveling method and controller using the same
US20090144678A1 (en) * 2007-11-30 2009-06-04 International Business Machines Corporation Method and on-chip control apparatus for enhancing process reliability and process variability through 3d integration
US8679861B2 (en) * 2007-11-29 2014-03-25 International Business Machines Corporation Semiconductor chip repair by stacking of a base semiconductor chip and a repair semiconductor chip
US8484407B2 (en) * 2007-12-21 2013-07-09 Rambus Inc. Flash memory timing pre-characterization
JP2010176277A (ja) * 2009-01-28 2010-08-12 Sanyo Electric Co Ltd データ転送システム
JP5511489B2 (ja) * 2010-04-27 2014-06-04 ラピスセミコンダクタ株式会社 半導体不揮発性記憶装置
KR101113790B1 (ko) * 2010-10-15 2012-02-27 주식회사 하이닉스반도체 퓨즈 회로 및 이를 포함하는 메모리장치
KR101212748B1 (ko) 2010-10-29 2012-12-14 에스케이하이닉스 주식회사 반도체 메모리, 메모리 시스템 및 그 프로그래밍 방법
JP5743055B2 (ja) * 2010-12-16 2015-07-01 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
US8391091B2 (en) * 2011-07-21 2013-03-05 Elite Semiconductor Memory Technology Inc. Anti-fuse circuit and method for anti-fuse programming and test thereof
US8867286B2 (en) * 2011-12-20 2014-10-21 Industrial Technology Research Institute Repairable multi-layer memory chip stack and method thereof
JP2012230398A (ja) * 2012-06-25 2012-11-22 Renesas Electronics Corp 液晶表示駆動用半導体集積回路
CN105531643A (zh) * 2013-09-13 2016-04-27 松下知识产权经营株式会社 半导体集成电路及具备半导体集成电路的设备探测系统
JP6158154B2 (ja) * 2014-09-19 2017-07-05 株式会社東芝 プロセッサシステム、メモリ制御回路およびメモリシステム
CN108255429B (zh) * 2018-01-10 2021-07-02 郑州云海信息技术有限公司 一种写操作控制方法、系统、装置及计算机可读存储介质
US10910081B2 (en) * 2018-12-17 2021-02-02 Micron Technology, Inc. Management of test resources to perform reliability testing of memory components
US11101015B2 (en) 2018-12-17 2021-08-24 Micron Technology, Inc. Multi-dimensional usage space testing of memory components
KR102608306B1 (ko) * 2019-05-10 2023-12-01 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 반도체 메모리 장치
TWI840019B (zh) * 2022-12-15 2024-04-21 新唐科技股份有限公司 修整裝置、具有該修整裝置的電子裝置及同時對多個待測裝置進行修整的修整方法
WO2024165935A1 (en) * 2023-02-06 2024-08-15 Zinite Corporation System for and method of improving the yield of integrated circuits

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4162536A (en) * 1976-01-02 1979-07-24 Gould Inc., Modicon Div. Digital input/output system and method
US4398248A (en) * 1980-10-20 1983-08-09 Mcdonnell Douglas Corporation Adaptive WSI/MNOS solid state memory system
JP3083547B2 (ja) 1990-07-12 2000-09-04 株式会社日立製作所 半導体集積回路装置
JP3565762B2 (ja) 1990-07-12 2004-09-15 株式会社ルネサステクノロジ トリミング方法と半導体集積回路装置
JPH04132243A (ja) 1990-09-21 1992-05-06 Hitachi Ltd 半導体集積回路装置とその品種展開方式
US5313424A (en) 1992-03-17 1994-05-17 International Business Machines Corporation Module level electronic redundancy
JPH0712903A (ja) 1993-06-21 1995-01-17 Matsushita Electron Corp 半導体集積回路装置及びその検査方法
JPH07211868A (ja) 1994-01-26 1995-08-11 Hitachi Ltd 半導体装置
JPH0823016A (ja) 1994-07-07 1996-01-23 Mitsubishi Electric Corp 半導体メモリのテスト方法
EP0710644B1 (de) 1994-11-03 1997-09-24 Bayer Ag Verfahren zur Herstellung von 4,6-Diaminoresorcin
JPH0935493A (ja) * 1995-07-15 1997-02-07 Toshiba Corp 半導体メモリ装置、マイクロコントローラ及び半導体メモリ装置の製造方法
JPH09231788A (ja) * 1995-12-19 1997-09-05 Fujitsu Ltd シフトレジスタ及びプログラマブル論理回路並びにプログラマブル論理回路システム
JPH09274592A (ja) * 1996-04-08 1997-10-21 Matsushita Electric Ind Co Ltd メモリテスト回路およびメモリテスト方法
JPH10125742A (ja) 1996-10-22 1998-05-15 Mitsubishi Electric Corp 半導体集積回路の良否判定方法及び半導体集積回路
US6081911A (en) * 1997-05-30 2000-06-27 Stmicroelectronics S.R.L. Method and circuit architecture for testing a non-volatile memory device
JPH1144731A (ja) * 1997-07-25 1999-02-16 Ando Electric Co Ltd Ｉｃ試験装置
JP3184156B2 (ja) 1998-09-02 2001-07-09 日本電気アイシーマイコンシステム株式会社 半導体集積回路およびその製品仕様制御方法
US6324103B2 (en) 1998-11-11 2001-11-27 Hitachi, Ltd. Semiconductor integrated circuit device, memory module, storage device and the method for repairing semiconductor integrated circuit device
JP4587500B2 (ja) 1998-11-11 2010-11-24 ルネサスエレクトロニクス株式会社 半導体集積回路、メモリモジュール、記憶媒体、及び半導体集積回路の救済方法
JP3848004B2 (ja) * 1999-03-11 2006-11-22 株式会社東芝 半導体メモリ装置及び半導体メモリ装置搭載システム
JP3805973B2 (ja) * 2000-11-21 2006-08-09 株式会社東芝 半導体記憶装置
JP4413406B2 (ja) * 2000-10-03 2010-02-10 株式会社東芝 不揮発性半導体メモリ及びそのテスト方法
JP2002184948A (ja) * 2000-12-12 2002-06-28 Hitachi Ltd 半導体集積回路装置の製造方法
US6597595B1 (en) * 2001-08-03 2003-07-22 Netlogic Microsystems, Inc. Content addressable memory with error detection signaling
JP2003233999A (ja) * 2002-02-07 2003-08-22 Hitachi Ltd 半導体集積回路及び半導体集積回路の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100712596B1 (ko) * 2005-07-25 2007-04-30 삼성전자주식회사 플래시 메모리 장치의 리페어 및 트리밍 방법 및 장치
US7280415B2 (en) 2005-07-25 2007-10-09 Samsung Electronics Co., Ltd. Flash memory device and method of repairing defects and trimming voltages

Also Published As

Publication number Publication date
US6967881B2 (en) 2005-11-22
US20040165467A1 (en) 2004-08-26
US20030146454A1 (en) 2003-08-07
JP2003233999A (ja) 2003-08-22
TW200302967A (en) 2003-08-16
US6762969B2 (en) 2004-07-13

Similar Documents

Publication Publication Date Title
KR20030067520A (ko) 반도체 집적회로 및 반도체 집적회로의 제조방법
KR100789517B1 (ko) 반도체 장치
US6182257B1 (en) BIST memory test system
US7031217B2 (en) Semiconductor integrated circuit device, memory module, storage device and the method for repairing semiconductor integrated circuit device
JP4191355B2 (ja) 半導体集積回路装置
US6341090B1 (en) Method for repairing semiconductor integrated circuit device
EP0293339B1 (en) Nonvolatile memory device with a high number of cycle programming endurance
US5392245A (en) Redundancy elements using thin film transistors (TFTs)
US7382680B2 (en) Semiconductor integrated circuit device including storage unit having nonvolatile and volatile memory element sections
JP2645417B2 (ja) 不揮発性メモリ装置
JP2579792B2 (ja) 冗長構成半導体メモリ
US6373770B1 (en) Integrated circuit memory devices with configurable block decoder circuits
KR100296326B1 (ko) 플래쉬 메모리 셀의 오버프로그램 방지 회로
EP0427260A2 (en) Non-volatile memory devices
JP4152422B2 (ja) 半導体集積回路装置
JP2004030850A (ja) 半導体記憶装置
JP2007115406A (ja) 半導体集積回路
JP2009004087A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid