KR20000043205A - 반도체소자의 콘택홀 형성방법 - Google Patents
반도체소자의 콘택홀 형성방법 Download PDFInfo
- Publication number
- KR20000043205A KR20000043205A KR1019980059555A KR19980059555A KR20000043205A KR 20000043205 A KR20000043205 A KR 20000043205A KR 1019980059555 A KR1019980059555 A KR 1019980059555A KR 19980059555 A KR19980059555 A KR 19980059555A KR 20000043205 A KR20000043205 A KR 20000043205A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- forming
- mask
- contact hole
- active region
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 46
- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 238000005530 etching Methods 0.000 claims abstract description 21
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 19
- 230000002093 peripheral effect Effects 0.000 claims abstract description 14
- 230000003667 anti-reflective effect Effects 0.000 claims abstract 3
- 239000010410 layer Substances 0.000 claims description 39
- 239000000758 substrate Substances 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 6
- 239000011229 interlayer Substances 0.000 claims description 5
- 150000004767 nitrides Chemical class 0.000 claims description 2
- 230000004888 barrier function Effects 0.000 abstract description 17
- 238000009413 insulation Methods 0.000 abstract description 10
- 239000010408 film Substances 0.000 description 62
- 238000002955 isolation Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- -1 oxy nitride Chemical class 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체소자의 콘택홀 형성방법에 관한 것으로, 단차가 낮은 주변회로부에서 파워라인 콘택이나 비트라인 콘택을 형성하는 경우 상기 주변회로부 상에 형성된 게이트 전극의 또는 비트라인 상부의 베리어 절연막 및 버퍼산화막을 제거한 다음, 활성영역 상의 베리어 절연막 및 마스크 절연막과 게이트 전극 및 비트라인 상부의 반사방지막을 제거하여 콘택홀을 형성함으로써 상기 콘택식각공정시 상기 활성영역에 손상을 미치는 것을 방지하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 기술이다.
Description
본 발명은 반도체소자의 콘택홀 형성방법에 관한 것으로서, 특히 주변회로부에서 파워라인 콘택이나 비트라인 콘택을 활성영역, 게이트 전극 또는 비트라인 상부에 형성하는 경우에 상기 게이트 전극 및 비트라인 상부에 형성되어 있는 절연막을 먼저 제거하여 콘택홀 형성공정시 상기 활성영역에 손상을 미치는 것을 방지함으로써 반도체 소자의 특성 및 수율을 향상시키는 반도체소자의 콘택홀 형성방법에 관한 것이다.
최근의 반도체장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체장치의 제조공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
상기 감광막 패턴의 분해능(R)은 축소노광장치의 광원의 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture : NA, 개구수)에 반비례한다.
[ R = k*λ/NA, R = 해상도, λ = 광원의 파장, NA = 개구수]
여기서, 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365nm인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선(deep ultra violet : DUV), 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광장치를 이용하거나, 공정상의 방법으로는 노광마스크(photo mask)를 위상 반전 마스크(phase shift mask)를 사용하는 방법과, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer, 이하 CEL이라 함)방법이나 두 층의 감광막 사이에 SOG 등의 중간층을 개재시킨 삼층레지스트(tri layer resist, TLR) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한 상하의 도전배선을 연결하는 콘택홀은 소자가 고집적화되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스펙트비(aspect ratio)가 증가하기 때문에 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소되는 문제점이 있기 때문에 도전배선을 서로 연결시키고, 공정여유도를 증가시키기 위하여 콘택플러그를 형성한다.
그리고, 소자간의 쇼트를 방지하고, 마스크 작업을 용이하게 하기 위해 게이트 전극이나 비트라인 상부에 반사방지막 및 마스크 절연막으로 산화질화막을 사용하였다. 특히, 상기 산화질화막은 단차가 낮은 주변회로부에서는 일반적인 평탄화막인 산화막과 물질 특성이 상이하기 때문에 콘택식각공정시 베리어로 작용하여 콘택이 오픈되지 않는 패일을 유발한다.
이를 방지하기 위해서 먼저 평탄화막을 제거한 다음, 마스크 절연막 및 반사방지막을 제거하는 2단계 식각방법을 사용하면 1단계 식각공정시 식각선택비가 큰 활성영역 상의 산화막이 먼저 제거되기 때문에 때문에 2단계 식각공정시 기판에 큰 손상을 미쳐 후속 비트라인 및 금속배선 콘택 특성은 그 저항이 크고, 접합 누설전류 또한 크기 때문에 비트 패일(bit fail)이 다량 발생하고, 패키지(pakage) 후 최종 수율(yield)이 감소하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점들을 해결하기 위하여, 단차가 낮은 주변회로부에서 파워라인 콘택이나 비트라인 콘택을 형성하는 경우 활성영역, 게이트 전극의 상부 또는 비트라인 상부의 베리어 절연막이나 마스크 절연막을 제거한 다음, 콘택홀을 형성하기 위한 식각공정을 실시함으로써 상기 식각공정시 상기 활성영역에 손상을 미치는 것을 방지하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 반도체소자의 콘택홀 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1g 는 본 발명의 제1실시예에 따른 반도체소자의 콘택홀 형성방법을 도시한 단면도.
도 2a 내지 도 2c 는 본 발명의 제2실시예에 따른 반도체소자의 콘택홀 형성방법을 도시한 단면도.
도 3a 내지 도 3e 는 본 발명의 제3실시예에 따른 반도체소자의 콘택홀 형성방법을 도시한 단면도.
<도면의 주요부분에 대한 부호 설명>
11, 31, 51 : 반도체기판 12, , 32, 52 : 게이트 전극
13, 33, 53, 59 : 반사방지막 14, 34, 54, 60 : 마스크 절연막
15, 35, 55 : 버퍼산화막 16, 36, 56 : 베리어 절연막
17 : 감광막 패턴 18, 37: 평탄화막
19, 38, 62 : 콘택마스크 20, 63 : 콘택홀
57 : 제1평탄화막 58 : 비트라인용 도전층
61 : 제2평탄화막
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 콘택홀 형성방법은,
반사방지막과 마스크 절연막이 적층되어 있는 게이트 전극이 형성된 반도체기판 상부의 주변회로부를 노출시키는 층간절연막을 전체표면 상부에 형성하는 공정과,
전체표면 상부에 평탄화막을 형성하는 공정과,
상기 평탄화막 상부에 활성영역 및 상기 게이트 전극에서 콘택으로 예정되는 부분을 노출시키는 감광막 패턴을 형성하는 공정과,
상기 감광막 패턴을 식각마스크로 사용하여 상기 활성영역상의 평탄화막과 게이트 전극 상의 평탄화막 및 마스크 절연막을 식각하는 공정과,
상기 감광막 패턴을 식각마스크로 사용하여 상기 활성영역 상의 층간절연막과 게이트 절연막 상의 반사방지막을 제거하여 콘택홀을 형성한 다음, 상기 감광막 패턴을 제거하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1a 내지 도 1g 는 본 발명의 제1실시예에 따른 반도체소자의 콘택홀 형성방법을 도시한 단면도이다.
먼저, 반도체기판(11)의 원하는 부분에 원하는 불순물의 종류를 이온주입하여 웰과 트랜지스터의 채널 부분 및 소자분리 영역의 아래 부분에 원하는 형태로 불순물이 존재하도록한 후, 상기 반도체기판(11)에서 소자분리 영역으로 예정되어 있는 부분상에 소자분리 절연막(도시않됨)을 형성한다.
다음, 전체표면 상부에 게이트 절연막(도시않됨)을 형성하고, 상기 게이트 절연막 상부에 게이트 전극용 도전층(12)과 반사방지막(13) 및 마스크 절연막(14)의 적층구조를 형성한다. 이때, 상기 반사방지막(13)은 산화질화막(oxy nitride layer)으로 형성되어 있고, 상기 마스크 절연막(14)은 산화막으로 형성되어 있다. (도 1a참조)
다음, 게이트 전극용 마스크(도시않됨)를 이용한 식각공정으로 게이트 전극용 도전층(12) 패턴, 반사방지막(13) 패턴 및 마스크 절연막(14) 패턴을 형성한다. (도 1b참조)
그 다음, 전체표면 상부에 버퍼산화막(15)과 베리어 질화막(16)을 순차적으로 형성한다. 상기 버퍼산화막(15)은 반도체기판(11) 상부에 상기 베리어 절연막(16)이 직접형성될 때 발행하는 스트레스를 완충시키기 위해 형성하고, 상기 베리어 절연막(16)은 자기정렬콘택공정을 실시하기 위해 형성한다. (도 1c참조)
다음, 상기 베리어 절연막(16) 상부에 상기 반도체기판(11)의 주변회로부를 노출시키는 감광막 패턴(17)을 형성하고, 상기 감광막 패턴(17)을 식각마스크로 사용하여 상기 베리어 절연막(16) 및 버퍼산화막(15)을 제거한다. 여기서, 상기 식각공정으로 상기 주변회로부에 형성되어 있는 게이트 전극 상의 베리어 절연막(16) 및 버퍼산화막(15)도 제거되어 게이트 전극 상부의 마스크 절연막(14)이 노출된다. (도 1d참조)
그 다음, 상기 감광막 패턴(17)을 제거하고, 전체표면 상부에 제1평탄화막(18)을 형성한 후, 상기 제1평탄화막(18) 상부에 비트라인 콘택 또는 금속배선 콘택으로 예정되는 부분을 노출시키는 콘택마스크(19)를 형성한다. 이때, 활성영역상에서 비트라인 콘택 또는 금속배선 콘택이 형성되는 부분의 상기 베리어 절연막(16)과 버퍼산화막(15)은 남겨놓는다. (도 1e 참조)
그 후, 상기 콘택마스크(19)를 식각마스크로 사용하여 셀영역의 상기 제1평탄화막(18)을 제거하는 동시에 주변회로부 상의 제1평탄화막(18) 및 게이트 전극 상부의 마스크 절연막(14)을 제거한다. (도 1f참조)
그리고, 상기 콘택마스크(19)를 식각마스크로 사용하여 상기 반도체기판(11) 셀부의 베리어 절연막(16)과 버퍼산화막(15)을 제거하는 동시에 주변회로부 상의 게이트 전극 상부의 반사방지막(13)을 제거하여 콘택홀(20)을 형성한다. (도 1g참조)
본 발명의 제2실시예에 대하여 살펴보면 다음과 같다.
도 2a 내지 도 2c 는 본 발명의 제2실시예에 따른 반도체소자의 콘택홀 형성방법을 도시한 단면도로서, 도 1a 내지 도 1d 까지의 공정을 실시한 다음, 감광막 패턴을 제거하고, 전체표면 상부에 평탄화막(37)을 형성한다.
그 다음, 상기 평탄화막(37) 상부에 비트라인 콘택플러그 및 금속배선 콘택플러그으로 예정되는 부분을 노출시키는 콘택마스크(38)를 형성한다.
그 후, 제1실시예와 동일한 방법을 실시하여 비트라인 콘택과 금속배선 콘택으로 예정되는 부분을 노출시키는 콘택홀(39)을 형성한다.
또한, 본 발명의 제3실시예에 대하여 살펴보면 다음과 같다.
도 3a 내지 도 3e 는 본 발명의 제3실시예에 따른 반도체소자의 콘택홀 형성방법을 도시한 단면도이다.
먼저, 도 1a 내지 도 1d 의 공정을 실시한 다음, 상기 감광막 패턴(도시않됨)을 제거한다.
다음, 전체표면 상부에 비트라인 콘택홀(도시않됨)이 구비된 제1평탄화막(57)을 형성한다.
그 다음, 상기 제1평탄화막(57) 상부에 상기 비트라인 콘택홀을 매립하는 비트라인용 도전층(58)을 형성한다.
그리고, 상기 비트라인용 도전층(58) 상부에 반사방지막(59) 및 마스크 절연막(60)을 순차적으로 형성한다. (도 3a참조)
다음, 비트라인 마스크(도시않됨)를 식각마스크로 이용하여 상기 마스크 절연막(60), 반사방지막(59) 및 비트라인용 도전층(58)을 순차적으로 식각한다. (도 3b참조)
그 다음, 전체표면 상부에 제2평탄화막(61)을 형성하고, 상기 제2평탄화막(61) 상부에 상기 주변회로부에서 파워라인 콘택 및 금속배선 콘택으로 예정되는 부분을 노출시키는 콘택마스크(62)를 형성한다. (도 3c참조)
다음, 상기 콘택마스크(62)를 식각마스크로 사용하여 상기 제2평탄화막(61)과 제1평탄화막(57)을 식각하는 동시에 상기 비트라인 및 게이트 전극 상부의 마스크 절연막(54)을 제거한다. (도 3d참조)
그 다음, 상기 콘택마스크(62)를 식각마스크로 사용하여 베리어 절연막(56)과 버퍼절연막(55)을 식각하는 동시에 상기 비트라인 및 게이트 전극 상부의 반사방지막(53)을 제거하여 콘택홀(63)을 형성한다. (도 3e참조)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 콘택홀 형성방법은, 단차가 낮은 주변회로부에서 파워라인 콘택이나 비트라인 콘택을 형성하는 경우 게이트 전극의 상부 또는 비트라인 상부의 베리어 절연막 및 버퍼산화막을 제거한 다음, 활성영역 상부의 베리어 절연막 및 마스크 절연막과 게이트 전극 및 비트라인 상부의 반사방지막을 제거하여 콘택홀을 형성함으로써 상기 콘택식각공정시 상기 활성영역에 손상을 미치는 것을 방지하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 이점이 있다.
Claims (5)
- 반사방지막과 마스크 절연막이 적층되어 있는 게이트 전극이 형성된 반도체기판 상부의 주변회로부를 노출시키는 층간절연막을 전체표면 상부에 형성하는 공정과,전체표면 상부에 평탄화막을 형성하는 공정과,상기 평탄화막 상부에 활성영역 및 상기 게이트 전극에서 콘택으로 예정되는 부분을 노출시키는 감광막 패턴을 형성하는 공정과,상기 감광막 패턴을 식각마스크로 사용하여 상기 활성영역상의 평탄화막과 게이트 전극 상의 평탄화막 및 마스크 절연막을 식각하는 공정과,상기 감광막 패턴을 식각마스크로 사용하여 상기 활성영역 상의 층간절연막과 게이트 절연막 상의 반사방지막을 제거하여 콘택홀을 형성한 다음, 상기 감광막 패턴을 제거하는 공정을 포함하는 반도체소자의 콘택홀 형성방법.
- 제 1 항에 있어서,상기 반사방지막은 산화질화막으로 형성하는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
- 제 1 항에 있어서,상기 마스크 절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
- 제 1 항에 있어서,상기 층간절연막은 버퍼산화막과 질화막의 적층구조로 형성하는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
- 제 1 항에 있어서,상기 반도체소자의 콘택홀 형성방법은 비트라인 콘택플러그 및 금속배선 콘택플러그를 형성하기 위한 콘택공정에 사용되는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980059555A KR20000043205A (ko) | 1998-12-28 | 1998-12-28 | 반도체소자의 콘택홀 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980059555A KR20000043205A (ko) | 1998-12-28 | 1998-12-28 | 반도체소자의 콘택홀 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000043205A true KR20000043205A (ko) | 2000-07-15 |
Family
ID=19566460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980059555A KR20000043205A (ko) | 1998-12-28 | 1998-12-28 | 반도체소자의 콘택홀 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000043205A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100607348B1 (ko) * | 2004-09-10 | 2006-07-28 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선 형성 방법 |
| KR100870299B1 (ko) | 2006-10-31 | 2008-11-25 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
-
1998
- 1998-12-28 KR KR1019980059555A patent/KR20000043205A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100607348B1 (ko) * | 2004-09-10 | 2006-07-28 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선 형성 방법 |
| KR100870299B1 (ko) | 2006-10-31 | 2008-11-25 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100350764B1 (ko) | 반도체소자의 제조방법 | |
| KR100546144B1 (ko) | 반도체소자의 제조방법 | |
| KR100307556B1 (ko) | 반도체소자의 제조방법 | |
| KR100324023B1 (ko) | 반도체소자의제조방법 | |
| KR100307558B1 (ko) | 반도체소자의 제조방법 | |
| KR100307560B1 (ko) | 반도체소자의 제조방법 | |
| KR20000043205A (ko) | 반도체소자의 콘택홀 형성방법 | |
| KR100345367B1 (ko) | 반도체소자의 제조방법 | |
| KR100345368B1 (ko) | 반도체소자의 제조방법 | |
| KR20040061856A (ko) | 반도체소자의 제조방법 | |
| KR100709453B1 (ko) | 반도체소자의 비트라인 형성방법 | |
| KR100304440B1 (ko) | 반도체소자의 제조방법 | |
| KR100333548B1 (ko) | 반도체소자의 제조방법 | |
| KR100861188B1 (ko) | 반도체소자의 제조방법 | |
| KR100527568B1 (ko) | 반도체소자의 제조방법 | |
| KR100359159B1 (ko) | 반도체소자의 비트라인 형성방법 | |
| KR20000027639A (ko) | 반도체소자의 콘택 플러그 제조방법 | |
| KR20030058635A (ko) | 반도체소자의 제조방법 | |
| KR20030059416A (ko) | 반도체소자의 제조방법 | |
| KR20010005156A (ko) | 반도체소자의 제조방법 | |
| KR20020002009A (ko) | 반도체소자의 제조방법 | |
| KR20040080574A (ko) | 반도체소자의 제조방법 | |
| KR20020002013A (ko) | 반도체소자의 제조방법 | |
| KR20000027790A (ko) | 반도체소자의 제조방법 | |
| KR20040002288A (ko) | 반도체소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |