KR20030001844A - 노이즈에 둔감한 셀프 리프레쉬 제어회로 - Google Patents
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Abstract
반도체 메모리장치의 셀프 리프레쉬 도중에 발생되는 글리치 또는 노이즈에 둔감한 제어신호를 발생하는 셀프 리프레쉬 제어회로가 제공된다. 상기 셀프 리프레쉬 제어회로는 제어신호 발생회로 및 리프레쉬 마스터신호 발생회로를 구비한다. 상기 제어신호 발생회로는 외부클락에 동기된 내부클락에 응답하여 셀프 리프레쉬의 진입과 종료를 제어하는 제 1제어신호를 수신하고, 상기 외부클락에 동기되어 셀프 리프레쉬의 진입과 종료를 제어하는 제 2제어신호를 출력한다. 상기 리프레쉬 마스터신호 발생회로는 반도체 메모리장치의 리프레쉬의 수행을 지시하는 지시신호 및 상기 제 2제어신호에 응답하여 상기 반도체 메모리장치의 셀프 리프레쉬를 제어하는 제어신를 출력한다. 상기 제어신호는 상기 제 2제어신호가 비활성화되는 경우에 활성화되어 상기 반도체 메모리 장치의 셀프 리프레쉬를 수행하게 하는 것이 바람직하다. 또한, 상기 제 1제어신호의 활성화 구간이 상기 외부클락의 1클락사이클보다 큰 경우 상기 제어신호가 비활성화되는 것이 바람직하다.
Description
본 발명은 반도체 메모리장치에 관한 것으로, 보다 상세하게는 셀프 리프레쉬 동작 중에 발생하는 글리치 또는 노이즈에 둔감한 셀프 리프레쉬 제어신호 발생회로에 관한 것이다.
도 1은 종래의 셀프 리프레쉬 제어신호 발생회로를 나타내는 회로도이다. 도 1을 참조하면, 셀프 리프레쉬(self refresh) 제어신호 발생회로(10)는 제어신호발생회로(1) 및 리프레쉬 마스터신호 발생회로(3)를 구비한다.
제어신호 발생회로(1)는 버퍼(B1) 및 인버터들(I1, I3)을 구비하며, 리프레쉬 마스터신호 발생회로(3)는 다수개의 인버터들(I5, I7, I9)로 구성되고 리프레쉬 진입지시신호(PRFH)를 소정시간 지연시키는 지연회로, 상기 지연회로의 출력신호와 리프레쉬 진입지시신호(PRFH)를 수신하여 부정논리곱하는 논리게이트(G1), 제어신호(PCKE)를 수신하여 반전시키는 인버터(I5), 논리게이트(G1)의 출력신호 및 인버터(I5)의 출력신호를 수신하여 래치하는 래치(5), 및 래치(5)의 출력신호를 수신하여 반전시키는 인버터(I13)를 구비한다. 도 2는 종래의 셀프 리프레쉬 제어신호 발생회로의 타이밍 다이어그램이다.
도 1 및 도 2를 참조하여 종래의 셀프 리프레쉬 제어신호 발생회로(10)의 동작을 설명한다. 리프레쉬 진입지시신호(PREF)는 CBR(CAS before LAS) 명령 신호에 응답하여 소정의 구간동안 활성화(논리 '하이')되고, 버퍼(B1)는 클락 인에이블 신호(/CKE)를 수신하여 버퍼링된 제 1클락신호(TCKE)를 인버터(I1)로 출력한다. 제어신호(PCKE)는 인버터(I3)의 출력신호이다. 제 1클락신호(TCKE) 및 제어신호(PCKE)는 외부클락(CLK)에 동기되지 않은 신호이다.
리프레쉬 마스터신호 발생회로(3)는 활성화된 리프레쉬 진입지시신호(PREF) 및 비활성화(논리 '로우')된 제어신호(PCKE)에 응답하여 활성화된 셀프 리프레쉬 제어신호(PSELF)를 출력한다. 제어신호(PCKE)는 셀프 리프레쉬의 진입과 종료를 제어하는 마스터 신호이다. 따라서 반도체 메모리장치(미 도시)는 활성화된 셀프 리프레쉬 제어신호(PSELF)에 응답하여 셀프 리프레쉬를 수행한다.
그리고 클락 인에이블 신호(/CKE)가 활성화되는 경우, 제 1클락신호(TCKE) 및 제어신호(PCKE)는 활성화된다. 리프레쉬 마스터신호 발생회로(3)는 활성화되는 제어신호(PCKE)에 응답하여 비활성화된 셀프 리프레쉬 제어신호(PSELF)를 출력한다. 따라서 반도체 메모리장치(미 도시)는 비활성화된 셀프 리프레쉬 제어신호(PSELF)에 응답하여 셀프 리프레쉬를 종료된다.
그러나 반도체 메모리장치가 셀프 리프레쉬를 수행하는 도중에 클락 인에이블 신호(/CKE)가 글리치(glitch) 또는 노이즈에 의하여 순간적으로 소정의 구간(T1)에서 활성화되면, 반도체 메모리장치의 셀프 리프레쉬는 종료되는 문제점이 있다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 셀프 리프레쉬 도중에 발생되는 글리치 또는 노이즈에 둔감한 제어신호를 발생하는 셀프 리프레쉬 제어회로를 제공하는 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 종래의 셀프 리프레쉬 제어신호 발생회로를 나타내는 회로도이다.
도 2는 종래의 셀프 리프레쉬 제어신호 발생회로의 타이밍 다이어그램이다.
도 3은 본 발명의 일 실시예에 따른 셀프 리프레쉬 제어신호 발생회로를 나타내는 회로도이다.
도 4는 도 3의 레지스터 블록의 상세한 회로도이다.
도 5는 본 발명의 일 실시예에 따른 셀프 리프레쉬 제어신호 발생회로의 타이밍 다이어그램이다.
상기 기술적 과제를 달성하기 위한 셀프 리프레쉬 제어회로는 제어신호 발생회로(21) 및 리프레쉬 마스터신호 발생회로(27)를 구비한다. 상기 제어신호 발생회로(21)는 외부클락에 동기된 내부클락(PCLKA)에 응답하여 셀프 리프레쉬의 진입과 종료를 제어하는 제 1제어신호(TCKE)를 수신하고, 상기 외부클락에 동기되어 셀프리프레쉬의 진입과 종료를 제어하는 제 2제어신호(PCKES)를 출력한다.
상기 리프레쉬 마스터신호 발생회로(27)는 반도체 메모리장치의 리프레쉬의 수행을 지시하는 지시신호(PRFH) 및 상기 제 2제어신호(PCKES)에 응답하여 상기 반도체 메모리장치의 셀프 리프레쉬를 제어하는 제어신호(PSELFS)를 출력한다.
상기 제어신호(PSELFS)는 상기 제 2제어신호(PCKES)가 비활성화되는 경우에 활성화되어 상기 반도체 메모리 장치의 셀프 리프레쉬를 수행하게 하는 것이 바람직하다. 또한, 상기 제 1제어신호의 활성화 구간이 상기 외부클락의 1클락사이클보다 큰 경우 상기 제어신호(PSELFS)가 비활성화되는 것이 바람직하다.
리프레쉬 마스터신호 발생회로(27)는 상기 지시신호(PRFH) 및 소정 시간 지연된 상기 지시신호에 응답하는 부정논리곱, 상기 제 2제어신호(PCKES)를 수신하여 반전시키는 제 1반전회로(I27), 및 상기 부정논리곱의 출력신호 및 상기 반전회로 (I27)의 출력신호에 응답하는 래치, 및 상기 래치의 출력신호를 수신하고 반전된 상기 제어신호(PSELFS)를 출력하는 제 2반전회로(I29)를 구비한다.
상기 제어신호 발생회로(21)는 상기 내부클락(PCLKA)의 토글링에 응답하여 상기 제 1제어신호(TCKE)를 수신하여 출력하는 다수개의 레지스터가 시리얼로 접속되는 레지스터 블록(23), 상기 레지스터 블록의 출력신호를 수신하여 반전시키는 반전회로(INV), 및 상기 반전회로의 출력신호 및 상기 제 1제어신호(TCKE)에 응답하여 상기 제 2제어신호(PCKES)를 출력하는 래치(25)를 구비한다. 상기 레지스터 블록(23)은 상기 제 1제어신호(TCKE)에 응답하여 리셋되는 것이 바람직하다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일 실시예에 따른 셀프 리프레쉬 제어신호 발생회로를 나타내는 회로도이다. 셀프 리프레쉬 제어신호 발생회로(20)는 제어신호 발생회로 (21) 및 리프레쉬 마스터신호 발생회로(27)를 구비한다.
제어신호 발생회로(21)는 레지스터 블록(23), 인버터(INV) 및 래치(25)를 구비한다. 레지스터 블록(23)은 D플립-플롭들(DF1, DF2)로 구성될 수 있으며, D플립-플롭들(DF1, DF2)은 반도체 메모리장치가 셀프 리프레쉬를 수행하는 경우에도 발생되는 내부클락(PCLKA)에 응답하여 제 1클락신호(TCKE)를 인버터(INV)로 전송한다.
내부클락(PCLKA)은 외부 클락(CLK)에 동기된 신호이고, 제 1클락신호(TCKE)는 외부 클락(CLK)에 동기되지 않은 신호이다. 각각의 D-플립 플롭(DF1, DF2)은 제 1클락신호(TCKE)에 의하여 리셋된다.
인버터(INV)는 D-플립 플롭(DF2)의 출력신호를 수신하여 반전시키고, 래치 (25)는 인버터(INV)의 출력신호 및 제 1클락신호(TCKE)를 수신하여 외부클락(CLK)에 동기된 동기제어신호(PCKES)를 래치(29)로 출력한다.
리프레쉬 마스터신호 발생회로(27)는 리프레쉬 진입지시신호(PRFH)를 수신하여 소정시간 지연시키기 위한 다수개의 인버터들(I21, I23, I25), 인버터(I25)의출력신호 및 리프레쉬 진입지시신호(PRFH)를 수신하여 부정논리곱하는 논리게이트 (G11), 동기제어신호(PCKES)를 수신하여 반전시키는 인버터(I27), 래치(29) 및 인버터(I29)를 구비한다.
래치(29)의 논리게이트(G13)는 논리게이트(G11)의 출력신호 및 논리 게이트(G15)의 출력신호에 응답하고, 논리게이트(G15)는 인버터(I27)의 출력신호 및 논리게이트(G13)의 출력신호에 각각 응답한다. 인버터(I29)의 논리게이트(G15)의 출력신호를 수신하여 반전시킨 셀프 리프레쉬 제어신호(PSELFS)를 출력한다.
즉, 본 발명의 일 실시예에 따른 제어신호 발생회로(21)는 내부클락(PCLKA)의 토글링에 응답하여 제 1클락신호(TCKE)를 수신하고 내부클락(PCLKA)에 동기된 동기제어신호(PCKES)를 출력하므로, 반도체 메모리장치의 셀프 리프레쉬는 동기제어신호(PCKES)에 의하여 제어된다.
따라서 제어신호 발생회로(21)는 1클락(clock)이상으로 활성화된 제 1클락신호(TCKE)에 응답하여 활성화된 동기제어신호(PCKES)를 출력하고, 리프레쉬 마스터신호 발생회로(23)는 활성화된 동기제어신호(PCKES)에 응답하여 비활성화된 셀프 리프레쉬 제어신호(PSELFS)를 출력한다. 따라서 반도체 메모리장치는 비활성화된 셀프 리프레쉬 제어신호(PSELFS)에 응답하여 셀프 리프레쉬를 종료한다.
본 발명의 실시예에 의하면, 반도체 메모리장치가 셀프 리프레쉬를 수행하는 경우에 노이즈 또는 글리치 등으로 인하여 제어신호 발생회로(21)로 입력되는 제 1클락신호(TCKE)가 1클락 이하로 활성화되었다 다시 비활성화되는 경우 반도체 메모리장치의 셀프 리프레쉬는 종료되지 않는다.
도 4는 도 3의 레지스터 블록의 상세한 회로도이다. 레지스터 블록(23)은 다수개의 래치들(L1, L3, L5 및 L7), 다수개의 전송회로들(T1, T3, T5 및 T7), 인버터(I33) 및 MOS 트랜지스터(M1, M3)를 구비한다.
다수개의 전송회로들(T1, T3, T5 및 T7)은 내부클락(PCLKA)에 응답하여 다수개의 래치들(L1, L3, L5)에 래치된 데이터를 전송하며, MOS 트랜지스터(M1, M3)는 제 1클락신호(TCKE)의 활성화(논리 '하이')에 응답하여 전송회로들(T1, T5)의 출력을 접지전압레벨로 풀다운한다. 즉, 전송회로들(T1, T5)의 출력은 제 1클락신 호(TCKE)의 활성화(논리 '하이')에 응답하여 리셋된다.
도 5는 본 발명의 일 실시예에 따른 셀프 리프레쉬 제어신호 발생회로의 타이밍 다이어그램이다. 비활성화 상태의 클락 인에이블 신호(/CKE)가 글리치 또는 노이즈 등으로 인하여 짧은 구간에서 활성화되면, 비활성화 상태의 제 1클락신호 (TCKE)도 소정의 구간(T11)에서 활성화되는 펄스를 갖는다.
그러나 레지스터 블록(23)은 내부 클락(PCLKA)에 응답하여 제 1클락신호 (TCKE)를 수신하고 노이즈에 영향을 받지 않으며, 내부클락(PCLKA)에 동기된 동기제어신호(PCKES)를 출력한다. 그리고 리프레쉬 마스터신호 발생회로(27)는 동기제어 신호(PCKES)에 응답하여 셀프 리프레쉬 제어신호(PSELFS)를 출력한다.
즉, 글리치 또는 노이즈 등에 의하여 제 1클락신호(TCKE)가 외부클락(CLK)의 1클락사이클 미만의 구간동안 활성화되는 경우라도 동기제어신호(PCKES)는 글리치 또는 노이즈 등에 의하여 영향을 받지 않는다. 따라서 반도체 메모리장치는 글리치 또는 노이즈에 영향을 받지 않고 셀프 리프레쉬를 수행할 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 셀프 리프레쉬 제어신호 발생회로는 외부클락(CLK)에 동기된 동기제어신호(PCKES)에 의하여 반도체 메모리장치의 셀프 리프레쉬가 제어되므로, 셀프 리프레쉬 진행 중에 발생되는 글리치 또는 노이즈에 무관하게 셀프 리프레쉬를 수행할 수 있는 장점이 있다.
Claims (6)
- 외부클락에 동기된 내부클락에 응답하여 셀프 리프레쉬의 진입과 종료를 제어하는 제 1제어신호를 수신하고, 상기 외부클락에 동기되어 셀프 리프레쉬의 진입과 종료를 제어하는 제 2제어신호를 출력하는 제어신호 발생회로; 및반도체 메모리장치의 리프레쉬의 수행을 지시하는 지시신호 및 상기 제 2제어신호에 응답하여 상기 반도체 메모리장치의 셀프 리프레쉬를 제어하는 제어신호를 출력하는 리프레쉬 마스터신호 발생회로를 구비하는 것을 특징으로 하는 셀프 리프레쉬 제어신호 발생회로.
- 제 1항에 있어서, 상기 제어신호는 상기 제 2제어신호가 비활성화되는 경우에 활성화되어 상기 반도체 메모리 장치의 셀프 리프레쉬를 수행하게 하는 것을 특징으로 하는 셀프 리프레쉬 제어신호 발생회로.
- 제 1항에 있어서, 상기 제 1제어신호의 활성화 구간이 상기 외부클락의 1클락사이클보다 큰 경우 상기 제어신호가 비활성화되는 것을 특징으로 하는 셀프 리프레쉬 제어신호 발생회로.
- 제 1항에 있어서, 리프레쉬 마스터신호 발생회로는,상기 지시신호 및 소정 시간 지연된 상기 지시신호에 응답하는 부정논리곱;상기 제 2제어신호를 수신하여 반전시키는 제 1반전회로; 및상기 부정논리곱의 출력신호 및 상기 반전회로의 출력신호에 응답하는 래치; 및상기 래치의 출력신호를 수신하고 반전된 상기 제어신호를 출력하는 제 2반전회로를 구비하는 것을 특징으로 하는 셀프 리프레쉬 제어신호 발생회로.
- 제 1항에 있어서, 상기 제어신호 발생회로는,상기 내부클락의 토글링에 응답하여 상기 제 1제어신호를 수신하여 출력하는 다수개의 레지스터가 시리얼로 접속되는 레지스터 블록;상기 레지스터 블록의 출력신호를 수신하여 반전시키는 반전회로; 및상기 반전회로의 출력신호 및 상기 제 1제어신호에 응답하여 상기 제 2제어신호를 출력하는 래치를 구비하는 것을 특징으로 하는 셀프 리프레쉬 제어신호 발생회로.
- 제 4항에 있어서, 상기 레지스터 블록은 상기 제 1제어신호에 응답하여 리셋되는 것을 특징으로 하는 셀프 리프레쉬 제어신호 발생회로.
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100450070B1 (ko) * | 2001-01-22 | 2004-09-30 | 엘피다 메모리, 아이엔씨. | 셀프 리프레시 모드를 갖는 반도체 메모리 장치 및 방법 |
| KR100857444B1 (ko) * | 2007-04-12 | 2008-09-10 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 셀프 리프레쉬 회로 |
| KR20180012540A (ko) * | 2016-07-27 | 2018-02-06 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| CN112119460A (zh) * | 2018-06-28 | 2020-12-22 | 美光科技公司 | 用于切换存储器电路中的刷新状态的设备及方法 |
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2001
- 2001-06-28 KR KR1020010037651A patent/KR20030001844A/ko not_active Application Discontinuation
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| CN112119460A (zh) * | 2018-06-28 | 2020-12-22 | 美光科技公司 | 用于切换存储器电路中的刷新状态的设备及方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |