KR100305027B1 - 지연장치 - Google Patents

Abstract

본 발명은 데이타의 출력이 완료된 후에는 클락의 동작을 디스에이블시켜 전력 소모를 감소시킨 지연 장치에 관한 것이다. 지연 장치는 외부로부터 인가되는 클럭의 펄스 수를 제어하는 펄스 제어 수단과, 펄스 제어 수단의 출력 신호를 수신하는 복수개의 딜레이 체인과, 복수개의 딜레이 체인의 지연 양을 조절하는 디코더 수단을 구비한다. 복수개의 딜레이 체인으로 수신되는 데이타는 상기 펄스 제어 수단의 출력 신호에 동기되어 복수개의 딜레이 체인의 출력단자로 출력된다.

Description

지연 장치

본 발명은 클럭 신호에 동기되어 데이타를 소정 시간 지연시켜 출력하는 지연 장치에 관한 것으로, 특히 데이타의 출력이 완료된 후에는 클락의 동작을 디스에이블시켜 전력 소모를 감소시킨 지연 장치에 관한 것이다.

도 1 은 클럭에 동기되어 데이타를 출력하는 종래의 지연 장치를 도시한다.

도시된 바와같이, 종래의 지연 장치는 복수개의 딜레이 체인을 포함한다. 각 딜레이 체인은 클럭 (CLK) 의 라이징 에지 또는 폴링 에지시에 데이타가 인가되도록하며, 딜레이 체인내에 인가된 데이타는 소정 시간 지연된 후에 출력 단자 (OUT)를 통하여 외부로 출력된다. 디코더 수단은 외부로부터 인가되는 REGDATA<3:0> 을 수신하여 딜레이 체인의 지연 양을 제어하는 기능을 수행한다.

그런데, 종래의 지연 장치의 경우에는 지연된 데이타 신호를 얻기 위하여, 딜레이 체인에 외부로부터 인가되는 클럭을 사용하였으며, 이 클럭에 의하여 데이타를 소정 시간 딜레이 시켰으며, 사용자는 원하는 타이밍에서 지연된 데이타를 출력하여 사용하였다. 그러나, 종래의 경우 외부로부터 인가되는 클럭은 지연 장치의 동작과 무관하게 동작하였으며, 이 때문에 지연 장치로부터 데이타가 출력된 후에도 클럭이 계속하여 동작하게 되어 전력면에서 비효율적이라는 문제점이 었었다.

따라서, 본 발명에서는 전술한 종래의 문제점을 해결하기 위하여, 데이타의 출력이 완료된 후에는 외부로부터 인가되는 클럭의 동작을 디스에이블 시킬 수 있는 지연 장치를 제공하고자 한다.

또한, 본 발명은 종래의 경우보다 전력 소모가 감소된 지연 장치를 제공하고자 한다.

도 1 은 종래의 지연 장치 회로도.

도 2 는 본 발명의 지연 장치 회로도.

도 3 은 도 2 에 도시된 본 발명의 펄스 발생기

도 4 는 도 2 에 도시된 본 발명의 딜레이 체인

<도면 주요부분에 대한 부호의 설명>

31 : 인에이블 수단

32 : 디스레이블 수단

33 : NAND 래치

본 발명을 구현하는 지연 장치는 외부로부터 인가되는 클럭의 펄스 수를 제어하는 펄스 제어 수단과, 펄스 제어 수단의 출력 신호를 수신하는 복수개의 딜레이 체인과, 복수개의 딜레이 체인의 지연 양을 조절하는 디코더 수단을 구비하며, 복수개의 딜레이 체인으로 수신되는 데이타는 상기 펄스 제어 수단의 출력 신호에 동기되어 상기 복수개의 딜레이 체인의 출력단자로 출력된다.

본 발명에 있어서, 펄스 제어 수단은 펄스 발생기와 클럭펄스 발생기를 포함한다.

본 발명에 있어서, 각 딜레이 체인은 직렬 연결된 복수개의 플립플롭을 포함하며, 플립플롭의 출력단은 상기 디코더 수단으로부터의 출력 신호에 의하여 제어되는 패스 스위치에 연결된다.

본 발명에 있어서, 펄스 제어 수단에 인가되는 펄스 수 제어 신호와 상기 디코더 수단에 인가되는 지연 양 조절 신호는 동일 신호를 사용한다.

이하 도면을 참조하여 본 발명의 실시예를 보다 상세히 기술한다.

도 2 는 본 발명에 따른 지연 장치를 도시한다. 도시된 바와같이, 본 발명의 지연 장치는 수신된 데이타에 상당하는 클럭수만큼의 펄스폭을 발생시키는 펄스 발생기와, 펄스 발생기에서 발생된 펄스를 클럭과 동기시켜서 이진수만큼의 클럭 펄스만을 발생시키는 클럭펄스 발생기와, 데이타를 지연시키는 복수개의 딜레이 체인과, 지연시킬 데이타를 저장하는 플립플롭과 디코더를 포함한다. 참고로, 도 2 에서, CLK 는 클럭 신호를 나타내며, RESET 는 초기화 신호를 나타내며, REGDATA <3:0>은 레지스터의 값으로 지연되어야하는 수치 데이타를 나타내며, REGADD <4:0> 은 REGDATA<3:0> 에 의하여 정해진 지연을 거쳐서 나오게 할 어드레스를 나타낸다. 즉, 간단히 설명하면, REGDATA <3:0> 와 클럭 CLK 을 이용하여, 펄스 발생기와, 플립플롭 및 NAND 소자 및 인버터 소자를 포함하는 클럭펄스 발생기는 REGDATA <3:0> 의 의하여 결정되는 클럭만을 발생시킨다. 다시 표현하면, 종래의 경우에는 외부 클럭이 계속적으로 딜레이 체인에 인가되었지만, 본 발명에서는 딜레이 체인에 인가되는 클럭 (CLK) 의 펄스수를 REGDATA <3:0> 로 제어한다. 예를들어, REGDATA <3:0> 에 0011 을 입력하게 되면 클럭 3 주기의 펄스폭을 가지는 펄스가 인버터로부터 발생하게 되며, 0101 을 입력하게 되면 클럭 5 주기의 펄스폭을 가지는 펄스가 인버터로부터 발생하게 된다. 이와같은 동작에 의하여 사용자는 원하는 만큼의 포지티브 펄스를 펄스 발생기로부터 출력할 수 있다. 이에 대헤서는 아래에서 다시 설명된다.

도 2 에 도시된 지연 장치의 동작을 전체적으로 설명하기전에 도 2 에 도시된 펄스 발생기의 동작을 설명한다. 도 3 은 도 2 에 도시된 펄스 발생기의 구현 예이다.

도 3 에 있어서, 펄스 발생기는 사용자가 원하는 만큼의 펄스폭을 갖는 펄스를 발생시키기 위하여, 인에이블 수단 (31) 과 디스에이블 수단 (32) 과 NAND 래치 (33) 를 구비한다. 인에이블 수단 (31) 은 RESET 신호를 수신하여 소정폭의 네거티브 펄스를 발생시키기 때문에 네거티브 펄스 발생기라고 이해하여도 무방하다. 디스에이블 수단 (32) 은 CLK 과 RESET 과 REGDATA<3:0> 을 수신한다. 디스에이블 수단은 CLK 과 RESET 을 수신하여 카운터 신호를 출력하는 카운터 수단과, 카운터 신호와 REGDATA<3:0> 를 비교하는 비교수단을 포함한다. 본 발명의 카운터 수단은 편의상 4 비트 카운터이이나, REGDATA <3:0>의 비트수가 변하면 카운터 수단의 비트 용량도 변화 가능하다. 비교 수단은 복수개의 익스크루시브-NOR 게이트와 NAND 게이트를 포함한다. 익스크루시브-NOR 게이트의 입력단에는 카운터 수단으로부터의 카운터 신호와 REGDATA <3:0> 가 입력된다. 따라서, 카운터 신호와 REGDATA <3:0> 의 값이 동일한 경우에는 익스크루시브-NOR 게이트로부터 하이 레벨이 출력되며, 따라서 NAND 게이트는 카운터 신호와 REGDATA <3:0> 의 값이 동일한 경우에 로우 레벨 신호를 출력한다. NAND 게이트의 출력신호는 NAND 래치에 인가된다. NAND 게이트의 출력은 디스에이블 수단 (32) 의 출력신호와 동일하다. NAND 래치의 입력단에는 인에이블 수단의 출력신호도 인가된다.

동작과 관련하여, 최초에 인에이블 수단의 출력신호는 하이 레벨을 유지한다. 또한, 카운터 신호는 비교기에 입력되어 REGDATA <3:0> 와 비교되며, 동일한 경우 로우 레벨 전압을 NAND 래치 (33) 에 인가하여 NAND 래치를 리셋시킨다. 즉, NAND 래치는 인에이블 수단 (31) 에 의하여 의하여 하이로 세팅되어 있다가 비교수단으로부터의 출력신호에 의하여 로우로 리셋되어진다. 이때 발생되는 펄스폭은 REGDATA <3:0> 에서 입력되는 값에 따라 변한다. 예를들어, 전술한 바와같이, REGDATA <3:0> 에 0011 을 입력하게 되면 클럭 3 주기의 펄스폭을 가지는 펄스가 발생하게 되며, 0101 을 입력하게 되면 클럭 5 주기의 펄스폭을 가지는 펄스를 발생하게 된다. 이와같은 동작에 의하여 사용자는 원하는 만큼의 포지티브 펄스를 펄스 발생기로부터 출력할 수 있다.

도 3 에서 설명된 펄스 발생기로부터 출력된 펄스는 도 2 에 도시된 클럭펄스 발생기에 인가된다. 전술한 바와같이, 클럭펄스 발생기는 플립플롭과 NAND 게이트와 인버터로 구성된다. 도 2 의 펄스 발생기로부터 출력되는 펄스의 개수는 REGDATA <3:0> 에 의하여 기결정되어 있으므로 클럭 /CLK 에 동기되어 플립플롭으로부터 출력되는 펄스의 개수도 역시 동일하다. 결국, NAND 게이트와 인버터를 통과하여 출력되는 클락 CKLii 의 펄스 개수도 동일하다. 따라서, 딜레이 체인에 인가되는 클락 CKLii 의 개수가 정해지기 때문에, 종래의 경우처럼 계속적으로 펄스가 인가되는 경우가 차단된다.

여기서, REGADD <4:0> 라고 표현된 부분은 5 비트의 어드레스 신호를 통괄적으로 표현한 것으로, 도시된 바와같이, 각 딜레이 체인에는 1 비트 단위로 인가된다.

그 다음 도 2 에 도시된 디코더 수단의 동작을 설명한다.

디고터 수단은 REGDATA <3:0> 신호를 펄스 발생기로부터 출력된 펄스 신호에 동기시켜 출력하는 플립플롭의 출력신호를 수신한다. 본 실시예에서, 펄스 발생기의 펄스 수는 기결정되어 있기 때문에 플립플롭으로부터는 4 비트의 데이타만이 출력된다. 4 비트의 데이타를 수신하는 디코더 수단은 16 개의 출력단자를 구비한다. 4 비트의 신호에 따라서 16 개의 출력단자 중의 하나가 선택되어 각 딜레이 체인에 동시에 인가된다. 이 디코더 수단으로 부터 출력되는 신호는 딜레이 체인의 딜에이 정도를 결정하게 된다. 예를들어, 입력 신호가 "11" 인 경우보다 "100" 인 경우에 딜레이 체인의 딜레이 양을 증가된다. 이러한 판단은 처음 REGDATA <3:0> 의 입력 비트의 값에 의하여 결정된다. 왜냐하면, 펄스 발생기와 디코더 수단의 동작이 모두 REGDATA <3:0> 에 의하여 결정되기 때문이다.

본 구현예에 있어서, 딜레이 체인으로부터 출력된 데이타는 출력 버퍼를 통하여 출력된다.

참고로, 도 2 의 지연 회로에서는 RESET 신호를 동작시켜 지연 회로의 동작을 초기화한 후 정상적인 동작을 수행한다.

도 4 는 본 발명의 지연 회로에 사용되는 딜레이 체인의 회로 구성을 도시한다.

도시된 바와같이, 각 딜레이 체인은 직렬 연결된 복수개의 플립플롭을 구비한다. 전술한 바와같이, 딜레이 체인은 도 2 의 디코더 수단에 의하여 제어된다. 예를들어 디코더 수단의 출력이 D<3> 이라면 딜레이 체인에 인가되는 데이타는 3 번째 플립플롭에서 패스 스위치를 통하여 출력 버퍼로 출력된다. 즉, 디코더 수단의 출력 D<3> 는 세번째 패스 스위치만을 인에이블시켜 데이타를 출력하게 되는 것이다. 이는 딜레이 체인의 딜레이 양이 제어된다는 것을 의미한다. 마찬가지로, 디코더 수단의 출력이 D<6> 이라면 딜레이 체인에 인가되는 데이타는 6 번째 플립플롭에서 패스 스위치를 통하여 출력 버퍼로 출력된다. 따라서, 앞의 경우보다 데이타 출력 속도가 낮아진다. 즉, 본 발명의 펄스 발생기 및 디코더 수단을 이용함으로써 딜레이 체인의 지연을 제어할 수 있다.

이상에서 알 수 있는 바와같이, 본 발명의 지연 장치는 외부로부터 인가되는 펄스의 수를 제어할 수는 데이타를 함께 인가함으로써, 딜레이 체인에 인가되는 펄스를 제어할 수 있으며, 딜레이 체인의 딜에이 양도 조절할 수 있다.

또한, 종래의 디코더 수단에 인가되는 지연 양 제어 신호는 클럭의 발생과 무관하게 인가되었지만, 본 발명의 디코더 수단은 클럭에 의하여 제어되는 지연 양 제어 신호를 출력하도록 함으로써, 전력 소모를 저잠시킬 수 있다.

따라서, 본 발명의 지연 장치는 종래의 지연 장치와 비교하여 저전력을 소모하면서도 안정된 동작이 가능하다.

Claims (3)

1. 외부로부터 인가되는 클럭의 펄스 수를 제어하는 펄스 제어 수단과,

   상기 펄스 제어 수단의 출력 신호를 수신하는 복수개의 딜레이 체인과,

   상기 복수개의 딜레이 체인의 지연 양을 조절하는 디코더 수단을 구비하며,

   상기 복수개의 딜레이 체인으로 수신되는 데이타는 상기 펄스 제어 수단의 출력 신호에 동기되어 상기 복수개의 딜레이 체인의 출력단자로 출력되는 것을 특징으로하는 지연 장치.
2. 제 1 항에 있어서,

   상기 각 딜레이 체인은 직렬 연결된 복수개의 플립플롭을 포함하며, 상기 플립플롭의 출력단은 상기 디코더 수단으로부터의 출력 신호에 의하여 제어되는 패스 스위치에 연결되는 것을 특징으로하는 지연 장치.
3. 제 1 항 또는 제 2 에 있어서,

   상기 펄스 제어 수단에 인가되는 펄스 수 제어 신호와 상기 디코더 수단에 인가되는 지연 양 조절 신호는 동일 신호를 사용하는 것을 특징으로하는 지연 장치.