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KR20020086595A - 실리콘(Ｓｉ) 기판상에 Ⅲ족-질소(Ｎ), Ⅲ-Ⅴ족-질소(Ｎ)및 금속-질소성분 구조물을 제조하는 방법 및 장치 - Google Patents

실리콘(Ｓｉ) 기판상에 Ⅲ족-질소(Ｎ), Ⅲ-Ⅴ족-질소(Ｎ)및 금속-질소성분 구조물을 제조하는 방법 및 장치 Download PDF

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KR20020086595A
KR20020086595A KR1020027011426A KR20027011426A KR20020086595A KR 20020086595 A KR20020086595 A KR 20020086595A KR 1020027011426 A KR1020027011426 A KR 1020027011426A KR 20027011426 A KR20027011426 A KR 20027011426A KR 20020086595 A KR20020086595 A KR 20020086595A
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layer
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nitrogen
group iii
silicon
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KR1020027011426A
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다트가르아르민
크로스트알로이스
호이켄미하엘
알람아사둘라
셴올리페르
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아익스트론 아게
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Abstract

본 발명은 유기금속 기상 에피택시에 의해 실리콘(Si)기판상에 Ⅲ 족-질소(N), Ⅲ-Ⅴ 족-질소(N) 및 금속-질소성분 구조물을 제조하는 방법 및 장치에 관한 것이다. 본 발명에 따른 방법 및 장치는, 수평 성장실에서 저온 종자층 및/또는 저온 완충층이 Ⅲ-Ⅴ 족 반도체 및/또는 금속 Ⅴ 족 복합 반도체로부터 형성되고, 성분층 또는 일련의 층들이 Ⅲ족-질소(N), Ⅲ-Ⅴ 족-질소(N) 및 금속 Ⅴ 족 반도체로부터 형성되며, 5K 이하, 바람직하기로는 1K 이하의 최소 측면 온도차, 조절가능한 천장온도 및/또는 벽온도와 가스 쿠션에 의해 회전가능한 기판 홀더상의 온도가 유지되고, 반응기체가 시작 기체들간에 발생하는 불필요한 상호작용을 방지하는 방식으로 그리고 성장 과정을 방해하지 않고 상기 공정을 관찰하는 방식으로 유입되는 것에 그 특징이 있다.

Description

실리콘(Ｓｉ) 기판상에 Ⅲ족-질소(Ｎ), Ⅲ-Ⅴ족-질소(Ｎ) 및 금속-질소성분 구조물을 제조하는 방법 및 장치 {METHOD AND DEVICE FOR PRODUCING GROUP Ⅲ-N, GROUP Ⅲ-V-N AND METAL-NITROGEN COMPONENT STRUCTURES ON SI SUBSTRATES}
질화갈륨(GaN) 기판상에서의 호모애피택시(homoepitixy)는 최근에 이용가능한 종래기술에 따른 질화갈륨(GaN) 기판의 작은 크기와 저하된 품질로 인해 상업적 규모로는 가능하지 않다. 따라서, 예컨대 청색 및 녹색 발광 다이오드에 요구되는 Ⅲ 족 질소층의 상업적 제조는 현재 사파이어 및 탄화실리콘(SiC) 기판상에서 주로 수행된다. 그러나, 이 경우, 기판의 가격이 너무 비싸고, 이것은 부품가격[본 명세서에 부록으로 첨부된 참고문헌 목록의 Duboz 을 참조할 것]의 분명한 인상요인이 된다.본 명세서에서 더 이상 기술되지 않은 모든 세부사항들을 구체적으로 설명하기 위해, 상기 [Duboz] 및 이하에서 인용되는 다른 모든 참고문헌들이 특별히 언급된다.
따라서, 보다 가격이 저렴한 기판상에서 Ⅲ족-질소(N)성분층을 제조함으로써 부품들의 가격을 크게 줄일 수 있다. 예컨대, 발광 다이오드의 경우, 만약, 절연 사파이어가 기판으로 사용되면, 예를들어 Mayer등 [Mayer]에 의해 기술된 바와 같은 성분들의 후면 접촉을 위해서는 보다 복잡한 구조화가 필요하게 된다.
최근에, 사파이어 및 탄화실리콘(SiC) 기판상에서의 큰 면적의 성장은 이용가능한 기판의 부족으로 인해 가능하지 않다 ; 이것은 수 밀리미터의 웨이퍼 에지(wafer edge)를 사용할 수 없는 결과로서 단위면적당 수율이 직경이 큰 경우보다 기판 직경이 작은경우에 항상 작아지기 때문에 상기 수율에 악영향을 미친다.
최근 직경이 30 ㎝ 에 이르는 기판의 유용성으로 인해, 실리콘(Si) 기판상에서의 성장은, 가격이 저렴한 기판으로도 수율이 증가할 가능성을 제공하고, 많은 부품의 경우, 사파이어상에서 보다 용이한 구조화의 가능성을 허용한다. 더욱이, 그 결과, 용이한 집적화가 기존의 Si 기술로 가능하다.
따라서, 현재 실리콘(Si) 기판상에 Ⅲ 족-질소(N)층들을 증착하기 위한 많은 노력들이 행해지고 있다. 이와 관련하여, 실리콘(Si)(111)영역위에서의 성장이 선호되고 있다[Auner, Guha, Kobayashi, Nikishin, Sanchez-Garcia, Schenk, Tran]. 이와는 달리, DE 197 25 900 Al에 개시된 바와 같이, 실시콘(Si)(100)영역[Wang], 특히 (111) V-형상의 트렌치 (trenches)로 구성된 실리콘(Si)(100)영역위에서의 최적 파라미터에 의한 성장이 가능하다.
실리콘(Si) 기판상에서의 질화물 반도체의 애피택시의 일반적인 문제점은 상기 기판이 질화작용을 일으킨다는 점이다[Ito, Nikishin, Tran]. MOCVD 의 경우, 실리콘(Si) 기판상에서의 성장을 위해, 상기 기판의 질화작용을 방지하도록 상이한 해결방안들이 채택된다 ; 일반적으로, 저온 보호층이 상기 실리콘(Si) 기판상에 제공된다. 그러나, 지금까지 위에서 언급한 저자들에 의한 조사는 기본적인 실현 가능한 연구와는 거리가 멀었다. 예를 들어, 실리콘(Si) 기판상에서의 LED 구조물의 실현가능성은 최근에 Guha 씨등과 Tran 씨등[Guha, Tran]에 의해 입증되었다.
고수율의 성분인 경우, 가장 큰 기판이 필요함은 물론 균질성이 큰 층들이 사용된다. 예를 들어, 층두께가 LED 에서 사용되는 능동 InxGa1-xN 양자 우물층(quantum-well layer)을 갖는 단층 범위가 변화함으로써 최대 방사 파장이 수 나노미터만큼 이동할 수 있다. 이외에도, 상기 성분의 경우, 인듐 농도에 대한 검사유지의 문제점이 발생되는데, 이것은 증착 온도 및 주변벽들의 온도에 크게 좌우된다. 그러나, 상기 실리콘(Si) 기판상의 저온 시드(seed) 및 완충층들은 최상의 균질성을 지니고 있어야 상기 층들위에 증착되는 층이 웨이퍼에 대해 일정한 품질을 가질 수 있다.
본 발명은 실리콘(Si) 기판상에 Ⅲ족-질소(N), Ⅲ-Ⅴ족-질소(N) 및 금속-질소 성분 구조물을 제조하는 방법 및 장치에 관한 것이다.
도 1 은 2 인치 실리콘 웨이퍼상에서의 질화갈륨(GaN) 복합물의 코팅을 위한 MOCVD 반응기의 종단면도이다.
도 2 는 질화갈륨(GaN) 복합물로 다수의 실리콘 웨어퍼를 코팅하기 위한 다중 웨이퍼 MOCVD 반응기의 종단면도이다.
도 3 은 성장을 관찰하기 위한 윈도우의 상세도이다.
도 4a, 4b 및 4c 는 실리콘(Si) 웨이퍼상의 질화갈륨(GaN)의 시간경과에 따른 전형적인 반사도 측정값을 나타낸 그래프이다.
도 5 는 실리콘상에 본 발명에 따라 제조된 질화갈륨(GaN) LED 및 측정된 발광 스펙트럼의 그래프를 도시한 도면이다.
따라서, 본 발명의 목적은 실리콘(Si) 기판상에 Ⅲ족-질소(N), Ⅲ-Ⅴ족-질소(N) 성분을 저렴한 비용으로 제조하는 방법 및 장치를 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 해결방안은 이하의 특허청구의 범위의 방법 및 장치에 관한 독립항에 기재된다.
본 발명에 따르면, 공지의 방식으로 성장실(growth chamber) 및 회전 서셉터(rotating susceptor)의 구조의 결과로서 균질성 및 증착층의 재현도 (reproducibility)의 향상을 보장해주는 수평 MOCVD 반응기가 사용된다. 이러한 MOCVD 반응기의 가능한 실시예가 이하에 설명된다. 이 경우, 가스 쿠션상에서 회전하는 서셉터의 장점은 실제로 존재하지 않는 마모를 갖는 층들의 균질성이 향상된다는 점이다. 다른 기계 구동 시스템의 경우, 마모는 층의 성장 또는 상기 층들의 순도에 악영향을 미칠 수 있는 입자들을 발생시킨다. 본 발명에 따라 사용되는 상기 MOCVD 시스템 및 실리콘(Si) 기판을 사용함으로써, 부품수율이 높고 소스물질이 거의 사용되지 않는 Ⅲ족-질소(N) 성분을 저렴한 비용으로 제조할 수 있다. Ⅲ 족 원소들, 예컨대 갈륨(Ga)의 효율성은 이 경우에 다중 웨이퍼 반응기에서 10 % 이다. 특히, InGaN 과 같은 3 중층 또는 4 중층 성장의 경우, 높은 수준의 재현도 및 균질성을 얻기 위해서는 기판의 온도 및 성장실의 주변벽과 천장의 온도에 대한 정확한 검사를 유지하는 것이 매우 중요한데, 그 이유는 재현도와 균질성이 상기 파라미터들에 크게 좌우되기 때문이다.
본 발명에 따르면, 특수 기하형태의 기체 유입구가 사용되는데, 이것은 기체들사이에 원하지 않는 교차 반응이 일어나지 않는다는 사실로서 구별된다. 상기 반응기와 온도 관리 및 제어시스템의 특수 온도프로파일은 기체의 상호작용이 억제되어 재현도가 보장되고 시작물질 (starting material)의 효율성이 향상되도록 설계된다.
저온 종자층(seed layer) 및/또는 완충층(buffer layer)을 사용함으로써 전술한 MOCVD 시스템에서의 기판의 균일한 시딩(seeding) 또는 성장이 가능해진다. 따라서, 상기 장치는 상기 실리콘(Si) 기판상에서 정적 및 동적 온도분포에 대한 정확한 검사가 유지될 수 있도록 설계된다. 온도 범위는 300 - 1600 ℃ 이다. 상기 종자층 및 활성층을 위해 이러한 시스템이 필요하다. 본 명세서에서 종자층은 수 나노미터 두께의 3 차원 층을 의미하는 것으로 이해되며, 이 층은 반드시 밀폐층 또는 3 차원 섬(islands)은 아니며, 저질의 결정 및/또는 화학양론적 특성에도 불구하고 후속층의 성장을 위한 기초층 즉 또 다른 층의 성장의 근원이 되는 기초층의 역할을 수행한다. Si 기판상에서의 애피택시의 경우, 종종 이러한 수단에 의해 비극성 실리콘(Si)에서 예컨대 극성 질화갈륨(GaN)까지의 우선되는 방위설정을 미리정한 다음, 상기 완충층 또는 성분층이 상기 기판상에 우선적으로 증착되도록 하는 것이 필요하다. 그러나, 증착 파라미터의 능숙한 선택으로, 예컨대 상기 제 1 층인 저온 완충층이 직접 Si 기판상에서 성장하는 것 역시 가능하다. 실리콘 (Si) 기판상의 상기 시드 및/또는 완충층은 매우 중요한 본 발명에 따라 상기 실리콘(Si) 기판상에서의 Ⅲ 족-질소(N), Ⅲ-Ⅴ족-질소(N)층의 성공적인성장을 위해 필요하다. 그 이유는 예컨대, 상기 시스템내의 물질인 AlxGayInzNaAsbPc(x+y+z=1, a+b+c=1)와 같은 Ⅲ-Ⅴ족 물질로 이루어진 밀폐된 시드 및/또는 버퍼층만이 비교적 높은 온도에서 상기 기판의 질화을 방지할 수 있다. 이 경우, “저온”은 항상 금속에 좌우되는 질화갈륨(GaN) 및 질화알루미늄(AlN)과 같은 질화물 반도체의 통상적인 성장온도이하의 온도를 의미하는 것으로서, MOCVD 에서는 1000 ℃ 이상이 된다. 또한, 시드 또는 완충층의 성장에 대한 장점은 NH3의 도입이전에 방해하는 질화작용으로부터 상기 실리콘(Si) 기판표면을 보호하기 위해 알루미늄과 같은 금속을 이전에 증착하는 본 발명에 따른 특징이다 [Ito, Nikishin].
본 발명에 따른 방법은 예컨대, 너무 얇은 시드 및/또는 완충층에 의해 야기되는 기판의 일부 영역에서 실리콘(Si)의 질화를 방지하기 위해 균일한 두께의 시드 및/또는 완충층이 필요하기 때문에, 다중 웨이퍼 장치로 증착된 상기 층들의 균질성에 의해 넓은 면적의 기판상에서 또는 상기 다중 웨이퍼 장치에서 수행가능하다. 더욱이, 결정 관점에서 볼때 낮은 값의 시드 및/또는 완충층의 균질성은 넓은 면적위에 제공된 층들의 균일한 품질을 보장하는데 중요한 요소이다. 만약, 두께가 균일하지 않다면, 상기 시드 및/또는 완충층은 비교적 높은 온도에서 균일하게 결정화되지 못함으로써 결정 품질에 변화가 일어나게 되고, 그 결과, 예컨대 LED 구조의 경우, 웨이퍼의 넓은 영역위에서 광 수율에 변화가 일어난다.
제위치에서의 반사도의 측정시에 층의 성장에 대한 모니터링이 사용되는 것이 유리하다. 그러한 반사도의 측정에 대한 전형적인 실시예가 도면을 참조하여 보다 상세히 설명된다. 이렇게 함으로써, 상기 층의 두께 및 성분이 층성장중에 모니터링될 수 있고, 파라미터에 작은 변화의 가능성이 존재하여 이러한 방식으로 제조된 층들이 사용가능하게 남아있게 되는 경우에 상기 층두께 및 성분이 적용되거나, 상기 층들이 다시 성장될 것인지 또는 추후에 다시 처리될 것인지에 대한 판단이 성장과정의 종료이전에 이루어질 수 있다. 특히, 반사도 측정은 저온 종자층 및/또는 저온 완충층의 성장 및 상기 종자층 또는 완충층상에 증착되는 Ⅲ족-질소(N)층이 비교적 고온에서 성장하는 경우에 매우 도움이 된다. 상기 증착된 층들의 층두께 및 평활도 또는 밀폐 형성은 여기서 매우 잘 평가될 수 있다. 예를 들어, Ⅲ 족-질소(N)층 성장시 질소 성분을 위해 사용되는 NH3 또는 다른 질소 시작물질하에서, Si 는 비교적 높은 온도에서 질화작용하는 경향이 있다. 그러나, 예컨대 이러한 질화 실리콘(Si)층상에서는 결정화된 Ⅲ 족-질소(N)층의 성장이 불가능하다. 그 결과, 반사도가 변화하거나 반사도가낮은 물질 또는 다결정 물질이 성장되지 않고, 이것은 상기 측정으로 관찰될 수 있다. 만약, 예컨대 상기 기판 또는 저질의 기판의 잘못된 전처리(pretreatment)의 결과로 인해, 상기 기판상에 증착되는 Ⅲ족-질소(N)층이 밀폐된 구조물로 질화되지 않는 경우, 기본적인 상기 실리콘(Si) 기판이 부분적으로 이미 증착된 층의 아래에 도달되고, 결과적으로 성분 구조물이 사용할 수 없게 된다. 초기에 이것을 검출할 수 있는 방법들중 하나는 반사도의 측정에 의한 방법이고, 이것은 본 발명의 특징들중 하나로 권리 청구됨으로써 층의 성장이 적시에 종료되고 그에 따른 비용을 줄일 수 있다. 실시예들과 관련하여 예로서 도면이 도시된다. 적합한 프로세스 제어 및 적절한 기하학적 모양의 반응기만이 기술적으로 사용가능한 층의 퇴적을 제공한다. 이들 요건을 충족시키는 해당 표현이 첨부도면의 설명부분에 포함된다.
층 및 성장 파라미터를 변경시킴으로써 제공된 성분층의 전위밀도 (dislocation density) 및 크랙형성(crack formation)를 감소시킬 수 있는 방법들은 이하의 특허청구범위의 종속항에 기재된다. 이들 가능성은 개별적으로, 그리고 조합하거나 다중화 및 다중 조합으로 사용될 수 있다. 실리콘(Si) 및 질화갈륨(GaN)은 서로 다른 격자상수 및 결정 격자를 갖기 때문에, 상기 실리콘(Si) 및 질화갈륨(GaN)의 한 가지 효과는 경계면에서 전위가 일어난다는 사실이다. 이들 물질의 열 격자부정합(thermal lattice mismatch)으로 인해 서로 다른 온도 설정시의 성장중에 예컨대, InGaN 성장 및 AlGaN 또는 GaN 성장중에 약 1 ㎛ 의 층 두께로부터 크랙이 형성된다. MOCVD 성장의 경우 예컨대, InGaN/GaN 다중양자 우물 구조물을 위해 이들 층이 성장하는 동안, 온도는 종종 섭씨 수 백도만큼 변화한다. Nikishin 씨등은 MBE 에서 성장중에 발생되는 크랙의 형성은 예컨대, 금속 및 후속되는 질화로부터 교대로 발생되는 질화알루미늄(AlN)의 종자층 또는 완충층의 성장에 의해 방지될 수 있다는 것을 보여주었다[Nikishin]. 이 경우, 반드시 상기 층에서의 Ⅲ 족 성분 대 Ⅴ 족 성분의 화학양론비(stoichiometric ratio)가 될 필요는 없다. 또한, 하기의 특허청구범위의 종속항에서 언급되는 물질들은 일방향으로 연성인, 즉 미끄럼 평면을 갖는 WSe2와 같은 층격자(layer lattices)로 알려져 있는 물질을 포함한다. 그 결과, 상기 층격자위에 전위 및 크랙이 발생하지 않는 층들을 증착하는 것이 가능하다. Kobayashi 씨등에 의해 수행된 것과 같이, AlAs 의 증착도중 또는 증착이후에 실리콘(Si) 기판상의 시드 및/또는 완충층을 산화에 의해 산화알루미늄(Al2O3)으로 전환시키는 과정은 후속층의 성장을 위한 기초로서 작용할 수 있다[Kobayashi].
전위를 제거하기 위해, Li 씨등은 ELO, ELOG 및 LEO 와 같은 방법을 이용하여 Ⅲ 족-질소(N)층을 부분 마스킹함으로써, 상기 Ⅲ 족-N 층위에 증착된 층은 적어도 상기 마스킹된 영역위에서 전위되지 않는다[Li]. 이러한 방법의 다중 조합으로 인해, 넓은 면적위에는 전위되지 않은 층이 형성된다. 더욱이, 적절한 팽창계수를 갖는 상기 마스크를 제공함으로써, 상기 증착된 Ⅲ 족-질소(N)층에서 크랙형성 비율이 줄어들 수 있다. 또한, 전위밀도의 감소는 Iwaya 씨등에 의해 설명된 저온 중간층의 성장에 의해 야기될 수 있다[Iwaya]. 본 저자는 추가 과정을 필요로 하지 않는, 즉 상기 성분으로 1 단계로 증착될 수 있는 상기 층들에 의해 전위밀도가 어떻게 크게 감소되는지에 대해 설명하고 있다. 예컨대, 비교적 경질의 질화알루미늄(AlN) 및/또는 비교적 연질의 질화인듐(InN)과 같은 중간층에서 숙련된 물질의 선택과, 상기 중간층의 증착 파라미터의 정확한 선택에 의해, 열에 기인한 응력 및 그에 따른 크랙형성이 제거되거나 감소될 수 있다.
실리콘(Si)의 띠간격(band gap)은 약 1.1 eV 에 불과하지만, 예컨대 질화갈륨(GaN)에 기초한 성분에 의해 발생되는 광자 에너지는 1.1eV 를 크게 상회하기 때문에, 방사된 광자들의 상당량이 사파이어 기판을 사용할 때 와는 대조적으로 상기 실리콘(Si)에서 흡수된다. 이것을 방지하거나 줄이기 위해, 하기 특허청구범위의 부가 종속항에 기재되는 방법이사용될 수 있다. 유리한 특징들중 하나에 따른 한 가지 방법의 경우, 예컨대 적당한 두께의 금속이 증기증착법, 스퍼터링법 또는 기상 증착법에 의해 상기 기판에 제공되고, 그 결과 반사도가 증가한다. 여기서, 예컨대, 세심한 금속의 선택은 후속하여 고품질의 결정층을 증착하기 위한 필요조건이다. 이 경우, Kawaguchi 씨등에 의해 설명된 것과 같이, 산화실리콘(SiO2) 및/또는 질화실리콘(SiNx) 또는 예컨대 텅스텐(W)으로 이루어진 금속 스트립(metal strips)의 부분 마스킹을 질화알루미늄(AlN) 또는 질화갈륨(GaN) 종자층 또는 완충층상에 제공함으로써 고품질의 과성장을 가능하게 하고, 후속 과성장을 가능하게 하는 것이 바람직하다[Kawaguchi]. 본 발명에 따른 방법은 전위부(dislocations)를 제거하기 위한 유리한 방식으로 수행된다. 이러한 마스킹 과정은 증대 배치 및 오프셋 배치시에 제공되어 반사기역할을 함은 물론, 물질 향상 수단으로서 역할을 수행하는 상기 층의 효율성이 증가한다.
본 발명에 따른 추가의 바람직한 특징의 경우, 빛의 세기의 증가와 관련한 2 가지 목적을 추구할 수 있다. 반면에, 서로 다른 굴절율을 갖는 하나 이상의 층들을 에피택셜층 및/또는 통상적으로는 공기이고 LED 의 경우 종종 플라스틱인 주변 매체에 제공함으로써 상기 경계면을 해당 광파장에 대해 비반사적으로 만들 수 있다. 한편, 수직 광비임을 생성하기 위해 두개의 브래그 거울(Bragg mirrors)을 조합할 수 있다. 여기서, 예컨대 종속항에서 언급되는 특징의 조합은 하부 거울에 매우 적합하다.
특히, 수직 방사 레이저의 경우에 층 두께를 정확하게 유지하는 것은 투명층, 즉 반사율을 증가시키기 위한 비금속층인 경우에 중요하다. 이러한 균질성은 통상 스퍼터링법을 이용함으로써 넓은 영역위에서 보장될 수 있다. 그러나, 이것은 만약 기상 증착이 의문의 방법인 경우라면, 본 발명에 따른 시스템만을 사용하여 넓은 표면적위에서 가능하다. 적절한 완충층을 구비한 실리콘(Si) 기판상의 발광 질화갈륨(GaN) 구조물의 전형적인 실시예는 전형적 실시예들에 대한 설명으로서 표현된다.
본 발명에 따른 방법의 한 가지 특징에 따르면, 층 구조물이 p-도전 실리콘(Si) 기판상에 증착되면, p-도핑층 영역에서의 보다 단순한 접촉기술 및 보다 낮은 저항이 가능해진다.
또 다른 방법에 따르면, 상기 실리콘 기판과 활성성분사이에 중간층이 배치됨으로써, 제조할 성분 구조물의 사용 또는 각각의 태스크에 대해 최적으로 적응할 수 있다.
이하에서는, 본 명세서에서 구체적으로 설명하지 않은 본 발명에 따른 모든 상세의 개시에 대해 명백히 언급하는 첨부 도면을 참조하고 전형적인 실시예에 기초하여 본 발명의 일반적인 사상을 제한함이 없이 실시예를 통해 본 발명을 설명하기로 한다.
도 1 은 (예컨대) 2 인치 실리콘 웨이퍼상에서의 질화갈륨(GaN) 복합물의 코팅을 위해 본 발명의 범위내에서 사용되는 MOCVD 반응기의 종단면도이다. 도면 참조부호 1 은 층 또는 완충층 또는 반응층의 제조를위한 기체가 반응실내부로 유입되도록 해주는 기체 유입구를 나타낸다. 참조부호 2 는 실리콘(Si) 기판의 질소화를 방지하기 위한 기체 유입구 장치 및 가스쿠션상의 회전 서셉터상에 기판(4)이 배치되는 영역을 나타낸다. 열처리를 위해, 상기 기판(4), 코일(3)이 설치되어 300 ℃, 530 ℃, 700 ℃, 1000 ℃, 1100 ℃ 및 1600 ℃ 에서 적당한 온도 균일성이 나타난다.
참조부호 5 는 상기 기판의 온도에 대한 체크를 유지하기 위한 리드-관통부(lead-through)를 나타낸다. 참조부호(6)는 천장 및 벽의 항온 조절부(thermostatic control)를 나타낸다. 참조부호(7)는 제위치 측정을 위한 광학 윈도우를 나타낸다.
도 2 는 GaN 복합물로 다수의 실리콘 웨어퍼를 코팅하기 위한 다중 웨이퍼 MOCVD 반응기의 종단면도이다.
참조부호 1 은 층 또는 완충층 또는 반응층 위한 기체 유입구를 나타낸다.
참조부호 2 는 상기 실리콘(Si) 기판의 질소화를 방지하기 위한 기체 유입구 장치 및 기판을 나타낸다. 참조부호 3 은 300 ℃, 530℃, 700 ℃, 1000 ℃, 1100 ℃ 및 1600 ℃ 에서 동시에 적당한 온도 균일성을 갖는 코일을 나타난다. 참조부호 4 는 가스쿠션상의 회전 서셉터을 나타내고, 참조부호 5 는 상기 기판의 온도에 대한 체크를 유지하기 위한 리드-관통부를 나타낸다. 참조부호 6 은 천장 및 벽의 항온 조절부를 나타내고, 참조부호 7 은 제위치 측정을 위한 광학 윈도우를 나타낸다.
도 3 은 성장을 관찰하기 위한 윈도우 전형적인 실시예의 상세도이다.
도 4a, 4b 및 4c 는 실리콘(Si) 웨이퍼상의 질화갈륨(GaN)의 시간경과에 따른 전형적인 반사도 측정값을 나타낸 그래프이다. 다음과 같은 층 구조 및 파라미터가 도 4a 에 적용된다:
GaN:Si = 15 분; 200 밀리바아; 1170 ℃; Ⅴ/Ⅲ = 813
Nucl.:AlN = 30 분; 200 밀리바아; 560 ℃; Ⅴ/Ⅲ = 1280
다음과 같은 층 구조 및 파라미터가 도 4b 에 적용된다:
GaN = 30 분; 50 밀리바아; 1170 ℃; Ⅴ/Ⅲ = 813
Nucl.GaN = 15 분; 500 밀리바아; 560 ℃; Ⅴ/Ⅲ = 8191
다음과 같은 층 구조 및 파라미터가 도 4c 에 적용된다:
GaN = 15 분; 50 밀리바아; 1170 ℃; Ⅴ/Ⅲ = 813
Nucl.AlGaN = 15 분; 500 밀리바아; 560 ℃; Ⅴ/Ⅲ = 096
도 3 의 참조부호들은 도 1 및 도 2 의 참조부호들에 대응한다.
도 5 는 실리콘상의 GaN LED 의 사진 및 측정된 발광 스펙트럼의 그래프를 도시한 도면이다.
본 특허출원 명세서의 약어 일람표
Al: 알루미늄
As: 비소
BN: 질화붕소
C: 탄소
ELO, ELOG: 에피택셜 래터럴 과성장
Ga: 갈륨
Ⅲ 족: 원소 주기율표의 제 3 족 주족의 원소들
Ⅴ 족 : 질소를 제외한 원소 주기율표의 제 5 족 주족의 원소들
Ⅲ-Ⅴ 족 : 질소를 제외한 원소 주기율표의 제 3 족 및 제 5 족 주족의 원소들을 포함하는 복합 반도체
Ⅲ 족-질소(N) : 질소를 포함한 주기율표의 제 3 족 주족의 원소들을 포함하는 복합 반도체
Ⅲ-Ⅴ족-질소(N) : 질소를 포함한 주기율표의 제 3 족 주족의 원소들 및 제 5 족 주족의 또 다른 원소들을 포함하는 복합 반도체
In: 인듐
LED: 발광소자, 발광 다이오드
LEO: 래터널 애피택셜 과성장
MOCVD: 금속 유기화학 기상 증착(본 특허명세서에서 MOVPE 및 HVPE 와 교체가능함)
MOVPE: 금속 유기 기상 애피택시
HVPE: 수소화물 기상 애피택시
N: 질소
NH3: 암모니아
P: 인
사파이어: Al2O3, 즉 산화알루미늄
코런덤이 산화알루미늄에 포함됨
Si: 실리콘 ; 기판, 예컨대, 실리콘-온-절연체 기판과 같은 기판뿐만 아니라 통상적인 Si 기판이 포함됨
SiC: 탄화실리콘
SixNy: 질화실리콘(x,y 는 임의값)
SiO2: 이산화실리콘

Claims (26)

  1. 유기금속 기상 에피택시에 의해 실리콘(Si) 기판상에 Ⅲ 족-질소(N), Ⅲ-Ⅴ 족-질소(N) 및 금속-질소 성분 구조물을 제조하는 방법에 있어서,
    수평 성장실에서 저온 종자층 및/또는 저온 완충층을 Ⅲ-Ⅴ 족 반도체 및/또는 금속 Ⅴ 족 복합 반도체로부터 형성하는 단계;
    성분층 또는 일련의 층들을 Ⅲ 족-질소(N), Ⅲ-Ⅴ 족-질소(N) 또는 금속 Ⅴ 족 반도체로부터 형성하는 단계 ; 및
    5K 이하, 바람직하기로는 1K 이하의 최소 측면 온도차, 조절가능한 천장온도 및/또는 벽온도와 가스 쿠션에 의해 회전가능한 기판 홀더상의 온도를 유지하는 단계
    를 포함하여 구성하고, 반응기체는 시작 기체들간에 불필요한 상호작용이 일어나지 않는 방식으로 그리고 성장 과정을 방해하지 않고 상기 공정을 관찰하는 방식으로 유입되는 것을 특징으로 하는 실리콘(Si) 기판상에 Ⅲ 족-질소(N), Ⅲ-Ⅴ 족-질소(N) 및 금속-질소 성분 구조물을 제조하는 방법.
  2. 제 1 항에 있어서, 층 반사도의 측정에 의해, 상기 층의 성장 또는 상기 층의 평활 및/또는 상기 층의 두께에 대한 검사가 유지되는 것을 특징으로 하는 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 실리콘(Si) 기판 또는 상기 저온 종자층 및/또는 저온 완충층상에 금속 및/또는 반도체층을 제공함으로써, 상기 금속 및/또는 반도체층의 후속전환과 함께 전위밀도가 감소되고/되거나 상기 실리콘 기판상에 증착된 에피택셜층에서의 크랙이 감소되거나 방지되는 것을 특징으로 하는 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 성장층 또는 상기 기판에서의 전위 및/또는 응력을 제거하기 위해, 상기 기판 및/또는 저온 종자층 및/또는 저온 완충층 및/또는 SiO2, SixNy, C, BN 및/또는 사파이어와 같은 열저항 물질 및/또는 절연체로 이루어진 층들을 구비한 완충층 또는 금속층이 부분 마스킹되는 것을 특징으로 하는 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 구조물의 활성부에 속하지 않고 상기 완충층과 동일한 물질로 구성되지만 상이한 온도 및/또는 Ⅲ-Ⅴ 족 비율 및/또는 반응기 압력으로 증착되는, 상기 저온 및/또는 고온 완충층내에 하나 이상의 중간층들이 제공되는 것을 특징으로 하는 방법.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 구조물의 활성부에 속하지 않고 상기 Ⅲ-Ⅴ 족 및/또는 금속-Ⅴ족 복합 반도체와는 다른 물질로 이루어진 층들을 포함하는, 상기 저온 및/또는 고온 완충층내에 중간층들이 제공되는 것을 특징으로 하는 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, Ⅴ 족 시작 물질을 유입하기 전에 상기 기판상의 여러 금속단층에 보조단층들이 제공되는 것을 특징으로 하는 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서, 광자 성분을 위해 상기 방법을 사용할 때 반사도를 증가시키기 위해, 상기 실리콘(Si) 기판상에 하나 이상의 반사층들이 제공되는 것을 특징으로 하는 방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서, 광자 성분을 위해 상기 방법을 사용할 때 반사도를 증가시키기 위해, 주변 물질과 다른 굴절율로 이루어진 상기 에피택셜층상에 단일 또는 다중방식으로 부분 마스킹이 제공되는 것을 특징으로 하는 방법.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서, 광자 성분의 경우에 광 수율을 향상시키거나 브래그 거울로서 수직 발광 성분을 생성하기 위해, 상기 성분층의 성장이전 및/또는 상기 성분층상에서의 성장중 또는 성장이후 상기 실리콘(Si) 기판상에 스퍼터링법 및/또는 에피택셜법에 의해 서로 다른 굴절율을 갖는 일련의 층들이 제공되는 것을 특징으로 하는 방법.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서, 3 차원 구조물, 예컨대 피라미드 또는 원뿔 또는 절두형 피라미드, 또는 필드 방사체 구조물에 대해 수 ㎚ 내지 수 ㎛ 의 높이를 갖는 다른 3 차원 구조물을 GaN 및 (AlGaIn)N 으로 제조할 수 있는 가능성으로 인해, 상기 구조물들은 디스플레이에 사용하기 위해 균일하게 밝은 조명을 보장하도록 넓은 기판면적위에서 균일성의 향상을 필요로 하는 것을 특징으로 하는 방법.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서, p-도전 실리콘(Si) 기판상에 상기 층 구조물을 증착할 수 있는 가능성으로 인해, p-도핑층 영역에서 보다 단순한 접촉기술과 낮은 저항이 가능해지는 것을 특징으로 하는 방법.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서, GaN, BP, BN 또는 다른 복합 반도체층으로 이루어진 입체 p-도전 또는 n-도전 중간층이 상기 실리콘 기판과 상기 활성 성분사이에 제공되는 것을 특징으로 하는 방법.
  14. 유기금속 기상 에피택시에 의해 실리콘(Si) 기판상에 Ⅲ 족-질소(N), Ⅲ-Ⅴ 족-질소(N) 및 금속-질소 성분 구조물을 제조하는 장치에 있어서,
    5K 이하, 바람직하기로는 1K 이하의 최소 가능한 측면 온도차, 조절가능한 천장온도 및/또는 벽온도를 갖고, 저온 종자층 및/또는 저온 완충층을 Ⅲ-Ⅴ족 반도체 및/또는 금속 Ⅴ 족 복합 반도체로부터 형성하고, 성분층 또는 일련의 층들을 Ⅲ 족-질소(N), Ⅲ-Ⅴ 족-질소(N) 또는 금속 Ⅴ 족 반도체로부터 형성하기 위한 수평 성장실;
    가스 쿠션에 의해 회전가능한 기판 홀더;
    반응기체는 시작 기체들간에 불필요한 상호작용이 일어나지 않는 방식으로 형성되는 기체 유입시스템 ; 및
    성장 과정을 방해하지 않고 상기 층형성 공정을 관찰하기 위해 제공되는 관찰 장치
    를 포함하는 것을 특징으로 하는 실리콘(Si) 기판상에 Ⅲ족-질소(N), Ⅲ-Ⅴ족-질소(N) 및 금속-질소 성분 구조물을 제조하는 장치.
  15. 제 14 항에 있어서, 층 반사도를 측정하기 위한 측정장치에 의해 상기 층의 성장 또는 상기 층의 평활 및/또는 상기 층의 두께에 대한 검사가 유지되는 것을 특징으로 하는 장치.
  16. 제 14 항 또는 제 15 항에 있어서, 상기 실리콘(Si) 기판 또는 상기 저온 종자층 및/또는 저온 완충층상에 금속 및/또는 반도체층을 제공하기 위한 제공장치를 포함하고, 상기 금속 및/또는 반도체층의 후속전환과 함께 전위밀도가 감소되고/되거나 상기 실리콘 기판상에 증착된 에피택셜층에서의 크랙이 감소되거나 방지되는 것을 특징으로 하는 장치.
  17. 제 14 항 내지 제 16 항 중 어느 한 항에 있어서, 상기 성장층 또는 상기 기판에서의 전위 및/또는 응력을 제거하기 위해, 상기 기판 및/또는, 저온 종자층 및/또는 저온 완충층 및/또는 SiO2, SixNy, C, BN 및/또는 사파이어와 같은 열저항 물질 및/또는 절연체로 이루어진 층들을 구비한 완충층 또는 금속층을 부분 마스킹하기 위한 마스킹 장치를 포함하는 것을 특징으로 하는 장치.
  18. 제 14 항 내지 제 17 항 중 어느 한 항에 있어서, 상기 구조물의 활성부에 속하지 않고 상기 완충층과 동일한 물질로 구성되지만 상이한 온도 및/또는 Ⅲ-Ⅴ 족 비율 및/또는 반응기 압력으로 증착되는, 상기 저온 및/또는 고온 완충층내에 하나 이상의 중간층들을 제공하기 위한 제공장치를 포함하는 것을 특징으로 하는 장치.
  19. 제 14 항 내지 제 17 항 중 어느 한 항에 있어서, 상기 구조물의 활성부에 속하지 않고 상기 Ⅲ-Ⅴ 족 및/또는 금속-Ⅴ 족 복합 반도체와는 다른 물질로 이루어진 층들을 포함하는, 상기 저온 및/또는 고온 완충층내에 중간층들을 제공하기 위한 제공 장치를 포함하는 것을 특징으로 하는 장치.
  20. 제 14 항 내지 제 19 항 중 어느 한 항에 있어서, Ⅴ 족 시작 물질을 유입하기 전에 상기 기판상의 여러 금속단층에 보조단층들을 제공하기 위한 제공 장치를 포함하는 것을 특징으로 하는 장치.
  21. 제 14 항 내지 제 20 항 중 어느 한 항에 있어서, 광자 성분을 위해 상기 방법을 사용할 때 반사도를 증가시키기 위해, 상기 실리콘(Si) 기판상에 하나 이상의 반사층들을 제공하기 위한 제공 장치를 포함하는 것을 특징으로 하는 장치.
  22. 제 14 항 내지 제 21 항 중 어느 한 항에 있어서, 광자 성분을 위해 상기 방법을 사용할 때 반사도를 증가시키기 위해, 주변 물질과 다른 굴절율로 이루어진 상기 에피택셜층상에 단일 또는 다중방식으로 부분 마스킹을 제공하기 위한 제공 장치를 포함하는 것을 특징으로 하는 장치.
  23. 제 14 항 내지 제 22 항 중 어느 한 항에 있어서, 광자 성분의 경우에 광 수율을 향상시키거나 브래그 거울로서 수직 발광 성분을 생성하기 위해, 상기 성분층의 성장이전 및/또는 상기 성분층상에서의 성장중 또는 성장이후 상기 실리콘(Si) 기판상에 스퍼터링법 및/또는 에피택셜법에 의해 서로 다른 굴절율을 갖는 일련의 층들이 제공하기 위한 제공 장치를 포함하는 것을 특징으로 하는 장치.
  24. 제 14 항 내지 제 23 항 중 어느 한 항에 있어서, 3 차원 구조물, 예컨대 피라미드 또는 원뿔 또는 절두형 피라미드, 또는 필드 방사체 구조물에 대해 수 ㎚ 내지 수 ㎛ 의 높이를 갖는 다른 3 차원 구조물을 GaN 및 (AlGaIn)N 으로 제조할 수 있는 가능성으로 인해, 상기 구조물들은 디스플레이에 사용하기 위해 균일하게 밝은 조명을 보장하도록 넓은 기판면적위에서 균일성의 향상을 필요로 하는 것을 특징으로 하는 장치.
  25. 제 14 항 내지 제 24 항 중 어느 한 항에 있어서, p-도핑층 영역에서 보다 단순한 접촉기술과 낮은 저항이 가능해도록, p-도전 실리콘(Si) 기판상에 상기 층 구조물을 증착하기 위한 증착 장치를 포함하는 것을 특징으로 하는 장치.
  26. 제 14 항 내지 제 25 항 중 어느 한 항에 있어서, GaN, BP, BN 또는 다른 복합 반도체층으로 이루어진 입체 p-도전 또는 n-도전 중간층을 상기 실리콘 기판과 상기 활성 성분사이에 제공하기 위한 제공 장치를 포함하는 것을 특징으로 하는 장치.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10163394A1 (de) 2001-12-21 2003-07-03 Aixtron Ag Verfahren und Vorrichtung zum Abscheiden kristalliner Schichten und auf kristallinen Substraten
US6818061B2 (en) * 2003-04-10 2004-11-16 Honeywell International, Inc. Method for growing single crystal GaN on silicon
CN102358955B (zh) * 2006-05-08 2014-06-25 弗赖贝格化合物原料有限公司 制备iii-n 体晶和自支撑iii-n 衬底的方法以及iii-n 体晶和自支撑iii-n 衬底
US8362503B2 (en) * 2007-03-09 2013-01-29 Cree, Inc. Thick nitride semiconductor structures with interlayer structures
US7825432B2 (en) * 2007-03-09 2010-11-02 Cree, Inc. Nitride semiconductor structures with interlayer structures
KR102140789B1 (ko) 2014-02-17 2020-08-03 삼성전자주식회사 결정 품질 평가장치, 및 그것을 포함한 반도체 발광소자의 제조 장치 및 제조 방법
JP6882980B2 (ja) * 2014-12-23 2021-06-02 インテグレイテッド ソーラー 残留歪を相殺するｉｉｉ−ｖ族材料とシリコンウェハとの間の材料界面のエピタキシャル成長方法
JP6903857B2 (ja) * 2017-06-02 2021-07-14 住友電工デバイス・イノベーション株式会社 半導体基板の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8606748D0 (en) * 1986-03-19 1986-04-23 Secr Defence Monitoring surface layer growth
US5838029A (en) * 1994-08-22 1998-11-17 Rohm Co., Ltd. GaN-type light emitting device formed on a silicon substrate
US6348096B1 (en) * 1997-03-13 2002-02-19 Nec Corporation Method for manufacturing group III-V compound semiconductors
DE19725900C2 (de) * 1997-06-13 2003-03-06 Dieter Bimberg Verfahren zur Abscheidung von Galliumnitrid auf Silizium-Substraten
US6271104B1 (en) * 1998-08-10 2001-08-07 Mp Technologies Fabrication of defect free III-nitride materials
SG94712A1 (en) * 1998-09-15 2003-03-18 Univ Singapore Method of fabricating group-iii nitride-based semiconductor device
US6255198B1 (en) * 1998-11-24 2001-07-03 North Carolina State University Methods of fabricating gallium nitride microelectronic layers on silicon layers and gallium nitride microelectronic structures formed thereby

Also Published As

Publication number Publication date
JP2003526203A (ja) 2003-09-02
WO2001065592A3 (de) 2001-12-06
EP1259978A2 (de) 2002-11-27
WO2001065592A2 (de) 2001-09-07
US20030070610A1 (en) 2003-04-17

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