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KR20020032011A - 회로패턴을 갖는 필름어드헤시브 및 이를 이용한 멀티칩모듈 반도체패키지 - Google Patents

회로패턴을 갖는 필름어드헤시브 및 이를 이용한 멀티칩모듈 반도체패키지 Download PDF

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KR20020032011A
KR20020032011A KR1020000062864A KR20000062864A KR20020032011A KR 20020032011 A KR20020032011 A KR 20020032011A KR 1020000062864 A KR1020000062864 A KR 1020000062864A KR 20000062864 A KR20000062864 A KR 20000062864A KR 20020032011 A KR20020032011 A KR 20020032011A
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patterning film
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우찬희
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마이클 디. 오브라이언
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Abstract

본 발명은 필름어드헤시브에 배선 기능을 추가하여 멀티칩 모듈 반도체패키지의 제조시 전기적 연결이 쉽게 수행될 수 있도록 하는 한편, 멀티칩 모듈 패키지의 신뢰성을 향상시킬 수 있도록 한 것이다.
이를 위해, 본 발명은 양면 테이프로 된 베이스층(700)과, 상기 베이스층(700) 상부에 부착되고 내부에 전기적 배선이 형성되며 표면으로는 상기 내부 배선과 연결된 외부접속단자인 핑거부(701)가 노출되는 회로필름층(710)과, 상기 회로필름층(710)의 핑거부(701)가 노출되는 윈도우를 가지며 상기 회로필름층(710) 상부에 부착되는 어드헤시브층(720)으로 구성된 회로패턴을 갖는 필름어드헤시브가 제공되는 한편, 베이스를 이루는 회로기판(1)과, 상기 회로기판(1) 상부에 직접 부착되는 제1칩(2)과, 상기 제1칩(2)의 상면에 부착되며 회로패턴이 형성되어 상기 제2칩(3)의 본딩패드와 회로기판(1)의 접속단자를 전기적으로 연결시킴에 있어 가교(架橋)역할을 하는 회로패터닝 필름어드헤시브(7)와, 상기 회로패터닝 필름어드헤시브(7) 상면에 부착되는 제2칩(3)과, 상기 제2칩(3)과 회로패터닝 필름어드헤시브(7) 사이 및 상기 회로패터닝 필름어드헤시브(7)와 회로기판(1) 사이를 전기적으로 연결하는 한편 제1칩(2)과 회로기판(1) 사이를 전기적으로 연결하는 전도성 연결부재와, 상기 전도성 연결부재와 회로패터닝 필름어드헤시브(7), 그리고 제1칩(2) 및 제2칩(3)이 보호되도록 봉지하는 몰드바디(5)가 구비됨을 특징으로 하는 멀티칩 모듈 반도체패키지가 제공된다.

Description

회로패턴을 갖는 필름어드헤시브 및 이를 이용한 멀티칩 모듈 반도체패키지{film adhesive having circuit pattern and multi chip module semiconductor package using the same}
본 발명은 회로패턴을 갖는 필름어드헤시브 및 이를 이용한 멀티칩 모듈 반도체패키지에 관한 것으로서, 더욱 상세하게는 필름어드헤시브에 전기적 연결이 가능하도록 배선 기능을 추가하여 멀티칩 모듈 반도체패키지의 제조시 전기적 연결이 쉽게 수행될 수 있도록 하는 한편, 멀티칩 모듈 패키지의 신뢰성을 향상시킬 수 있도록 한 것이다.
일반적으로, 멀티칩 모듈(Multi-chip Moudle: 이하, "엠시엠"이라 한다) 반도체패키지는 하나의 패키지내에 2개 이상의 반도체칩을 적층하여 내장하도록 한 것이다.
도 1 및 도 2는 종래의 멀티칩 모듈 패키지를 나타낸 것으로서, 베이스를 이루는 회로기판(1)과, 상기 회로기판(1) 상부에 직접 부착되는 제1칩(2)과, 상기 제1칩(2)의 본딩패드면을 벗어난 일측에 부착되며 상기 제1칩(2)보다 작은 사이즈의 제2칩(3)과, 상기 제1칩(2)의 본딩패드와 회로기판(1)의 해당 접속단자를 각각 전기적으로 연결함과 더불어 상기 제2칩(3)의 본딩패드와 회로기판(1)의 해당 접속단자를 각각 전기적으로 연결하는 골드와이어(4a)(4b)와, 상기 제1칩(2)과 제2칩(3) 및 골드와이어(4a)(4b)를 외부로부터 보호되도록 봉지하는 몰드바디(5)로 이루어지게 된다.
한편, 상기 제1칩(2)과 제2칩(3) 사이에는 접착제층(800)과 필름층(810)으로 이루어진 다이 어태치용 필름 어드헤시브(8)가 구비된다.
그러나, 이와 같은 종래의 멀티칩 모듈 패키지는 도 1 및 도 2에 나타낸 바와 같이, 제1칩(2)의 본딩패드와 회로기판(1)의 접속단자와는 거리가 그다지 멀지않아 와이어(4b)로 본딩하는데 별문제가 없지만, 제2칩(3)의 본딩패드와 회로기판(1)의 접속단자를 와이어(4a)로 본딩하는데는 많은 문제점이 있었다.
즉, 제2칩(3)의 경우, 도 1 및 도 2에 있어서 도면상 우측의 본딩패드와 회로기판(1)의 접속단자 사이의 거리(D1)가 짧아, 와이어 본딩시 와이어(4a)와 제1칩(2)의 에지부분과의 간섭을 피하기 위해 와이어 루프가 급하게 휘어져야 하므로 인해, 와이어 본딩이 어려워지고 와이어(4a) 및 본딩 부위에 많은 응력이 걸리게 되므로 본딩 신뢰성이 저하되는 문제점이 있었다.
또한, 상기한 바와는 달리, 도 1 및 도 2를 통해 알 수 있듯이, 제2칩(3) 좌측의 본딩패드와 회로기판(1)의 접속단자 사이의 거리(D2)는 상당히 먼 거리여서, 와이어 본딩 수행후에 와이어 처짐(sagging)이 발생하기 쉬우며 몰딩 수행시, 몰딩콤파운드에 의한 와이어 휩쓸림(sweeping) 현상이 발생할 우려가 커지게 된다.
뿐만 아니라, 와이어(4a)(4b)간의 간격이 좁아 전기적 단락(short-circuit)이 발생할 우려가 있는 등 많은 문제점 있었다.
본 발명은 상기한 제반 문제점을 해결하기 위한 것으로서, 멀티칩 모듈 반도체패키지 제조시 칩간 접착에만 적용되던 필름어드헤시브의 구조를 새롭게 개선하여 상부에 적층되는 반도체칩과 회로기판과의 전기적 연결이 용이하게 이루어질 수 있도록 하므로써 멀티칩 모듈 반도체패키지의 제조가 용이하게 이루어지도록 하는데 그 목적이 있다.
도 1은 종래의 멀티칩 모듈 반도체패키지를 종단면도
도 2는 도 1의 몰딩전 상태를 나타낸 사시도
도 3은 도 1의 멀티칩 모듈 반도체패키지에 적용된 종래의 필름어드헤시브 구조를 나타낸 종단면도
도 4는 본 발명의 회로패터닝 필름어드헤시브를 나타낸 평면도
도 5는 도 4의 Ⅰ-Ⅰ선을 따른 종단면도
도 6은 본 발명의 회로패터닝 필름어드헤시브가 적용된 멀티칩 모듈 반도체패키지를 나타낸 종단면도
도 7은 도 6의 몰딩전 상태를 나타낸 사시도
도 8은 본 발명의 다른 실시예를 나타낸 것으로서, 다른 형태로 회로가 패터닝된 필름어드헤시브를 이용한 멀티칩 모듈 반도체패키지의 와이어 본딩후 상태를 나타낸 평면도
도 9는 본 발명의 또 다른 실시예를 나타낸 것으로서, 또 다른 형태로 회로가 패터닝된 필름어드헤시브를 이용한 멀티칩 모듈 반도체패키지의 와이어 본딩후상태를 나타낸 평면도
* 도면의 주요부분에 대한 부호의 설명 *
1:회로기판 2:제1칩
3:제2칩 4a,4b,4c,4d:와이어
5:몰드바디 6:솔더볼
7:회로패터닝 어드헤시브 700:베이스층
701:핑거부 710:회로필름층
720:어드헤시브층
9:회로패턴
상기한 목적을 달성하기 위해, 본 발명은 양면 테이프로 된 베이스층과, 상기 베이스층 상부에 부착되고 내부에 전기적 배선이 형성되며 표면으로는 상기 내부 배선과 연결된 외부접속단자인 핑거부가 노출되는 회로필름층과, 상기 회로필름층의 핑거부가 노출되는 윈도우를 가지며 상기 회로필름층 상부에 부착되는 어드헤시브층으로 구성되는 회로패턴을 갖는 필름어드헤시브가 제공된다.
한편, 상기한 목적을 달성하기 위한 본 발명의 다른 형태는, 베이스를 이루는 회로기판과, 상기 회로기판 상부에 직접 부착되는 제1칩과, 상기 제1칩의 상면에 부착되며 회로패턴이 형성되어 상기 제2칩의 본딩패드와 회로기판의 접속단자를 전기적으로 연결시킴에 있어 가교(架橋)역할을 하는 회로패터닝 필름어드헤시브와, 상기 회로패터닝 어드헤시브 상면에 부착되는 제2칩과, 상기 제2칩과 회로패터닝 필름어드헤시브 사이를 전기적으로 연결함과 더불어 상기 회로패터닝 필름어드헤시브와 회로기판 사이를 전기적으로 연결하는 한편 제1칩과 회로기판을 전기적으로 연결하는 전도성 연결부재와, 상기 전도성 연결부재와 회로패터닝 필름어드헤시브 그리고 제1칩 및 제2칩이 보호되도록 봉지하는 몰드바디가 구비됨을 특징으로 하는 멀티칩 모듈 반도체패키지가 제공된다.
이하, 본 발명의 실시예들을 첨부도면 도 4 내지 도 9를 참조하여 상세히 설명하면 다음과 같다.
도 4는 본 발명의 회로패터닝 필름어드헤시브를 나타낸 평면도이고, 도 5는 도 4의 Ⅰ-Ⅰ선을 따른 종단면도로서, 본 발명의 회로패터닝 필름어드헤시브(7)는 양면 테이프로 된 베이스층(700)과, 상기 베이스층(700) 상부에 부착되고 내부에 전기적 배선이 형성되며 표면으로는 상기 내부 배선과 연결된 외부접속단자인 핑거부(701)가 노출되는 회로필름층(710)과, 상기 회로필름층(710)의 핑거부가 노출되는 윈도우를 가지며 상기 회로필름층(710) 상부에 부착되는 어드헤시브층(720)으로 구성된다.
한편, 도 6은 본 발명의 회로패터닝 필름어드헤시브가 적용된 멀티칩 모듈 반도체패키지를 나타낸 종단면도이고, 도 7은 도 6의 몰딩전 상태를 나타낸 사시도로서, 상기한 회로패터닝 필름어드헤시브(7)를 이용하여 제조되는 멀티칩 모듈 반도체패키지는, 베이스를 이루는 회로기판(1)과, 상기 회로기판(1) 상부에 직접 부착되는 제1칩(2)과, 상기 제1칩(2)의 상면에 부착되며 회로패턴이 형성되어 상기 제2칩(3)의 본딩패드와 회로기판(1)의 접속단자를 전기적으로 연결시킴에 있어 가교(架橋)역할을 하는 회로패터닝 필름어드헤시브(7)와, 상기 회로패터닝 필름어드헤시브(7) 상면에 부착되는 제2칩(3)과, 상기 제2칩(3)과 회로패터닝 필름어드헤시브(7) 사이 및 상기 회로패터닝 필름어드헤시브(7)와 회로기판(1) 사이를 전기적으로 연결하는 한편 제1칩(2)과 회로기판(1) 사이를 전기적으로 연결하는 전도성 연결부재와, 상기 전도성 연결부재와 회로패터닝 필름어드헤시브(7), 그리고 제1칩(2) 및 제2칩(3)이 보호되도록 봉지하는 몰드바디(5)가 구비된다.
이 때, 상기 회로패터닝 필름어드헤시브(7)의 윈도우(W) 영역 내에는 와이어 본딩시 골드와이어와의 접합성을 향상시키기 위해 전도성이 우수한 Au 또는 Ag가 플레이팅된다.
그리고, 상기 회로패터닝 필름어드헤시브(7)의 회로패턴(9)은 전도성이 좋은 Cu 재질로 이루어짐이 바람직하다.
또한, 상기 회로기판(1) 하부에는 마더보드(도시는 생략함)에의 실장을 위한 솔더볼(6)등의 외부접속단자가 구비된다.
이와 같이 구성된 본 발명의 제1실시예에 따른 멀티칩 모듈 반도체패키지의 제조 과정 및 작용은 다음과 같다.
먼저, 베이스를 이루는 회로기판(1) 상에 제1칩(2)이 부착되고, 이어 상기제1칩(2) 상부면 상에 회로패터닝 필름어드헤시브(7)가 부착된다.
이 때, 상기 회로패터닝 필름어드헤시브(7)는 제1칩(2)의 본딩패드와의 간섭이 방지되도록 상기 본딩패드 내측 영역에 부착된다.
한편, 제1칩(2) 상면에 회로패터닝 필름어드헤시브(7)가 부착된 후에는, 와이어 본딩을 수행하게 되는데, 상기 제1칩(2)의 본딩패드는 전도성 연결부재인 골드와이어(4b)에 의해 회로기판(1)상에 형성된 소정의 접속단자에 각각 전기적으로 연결되고, 상기 제1칩(2) 상부면상에 부착된 제2칩(3)의 본딩패드는 회로패터닝 필름어드헤시브(7)를 매개로 하여 골드와이어(4a)(4c)(4d)에 의해 회로기판(1)상에 형성된 소정의 접속단자에 각각 전기적으로 연결된다.
즉, 도 6 및 도 7을 통해 알 수 있듯이, 본 발명에 따르면, 제2칩(3)의 본딩패드중 도면상 좌측에 형성된 본딩패드는 우선 골드와이어(4c)에 의해 제1칩(2) 상면에 부착된 회로패터닝 필름어드헤시브(7)의 일측 접속단자에 1차적으로 접속된다.
한편, 상기 회로패터닝 필름어드헤시브(7)의 일측 접속단자는 내부에 형성된 회로패턴(9)에 의해 상기 일측 접속단자로부터 이격된 위치의 타측 접속단자와 전기적으로 연결된 상태이다.
따라서, 제1칩(2)의 도면상 좌측에 위치한 본딩패드와 회로패터닝 필름어드헤시브(7)의 일측 접속단자 사이를 골드와이어(4c)로써 와이어 본딩하여 1차적으로 접속시킨 후에는, 상기 회로패터닝 필름어드헤시브(7)의 타측 접속단자와 회로기판(1)의 접속단자 사이를 골드와이어(4d)로 연결하여 2차적으로 접속시키게되며, 이로 인해 제2칩(2)의 도면상 좌측에 위치한 본딩패드는 회로기판(1)에 전기적으로 연결된다.
이 때, 상기 회로패터닝 필름어드헤시브(7)의 윈도우(W) 영역 내에는 전도성이 우수한 Au 또는 Ag가 플레이팅되므로 와이어 본딩시 골드와이어와의 접합성이 향상된다.
한편, 제2칩(3)의 본딩패드중 도면상(도 6 및 도 7 참조) 우측에 형성된 본딩패드는 골드와이어(4a)에 의해 회로기판(1)에 전기적으로 연결된다.
이와 같이 구성된 본 발명에 따르면, 회로패터닝 필름어드헤시브(7)의 형태 및 그 내부에 형성되는 회로패턴(9)의 변경을 통해 제2칩(3)과 회로기판(1)과의 와이어링을 거리에 관계없이 자유롭고 다양하게 변화시킬 수 있게 된다.
그리고, 본 발명에서는 회로패터닝 필름어드헤시브(7)의 형태 및 회로패턴(9)의 변경을 통해, 이웃하는 와이어간의 간격을 멀어지게 할 수 있음으로 인해 와이어 스윕핑(sweeping)에 의한 단락 발생을 방지할 수 있게 된다.
이와 더불어, 본 발명에서는, 제2칩(3)의 본딩패드와 회로기판(1)의 접속단자 사이의 거리가 멀더라도 회로패터닝 필름어드헤시브(7)를 매개로하여 와이어링(wiring) 경로를 최적의 위치로 변화시키므로써, 제2칩(3)과 회로기판(1)을 와이어의 처짐없이 전기적으로 연결 가능하게 된다.
또한, 본 발명의 실시예에 따른 멀티칩 모듈 패키지에서는 와이어 루프가 급격하게 휘지 않고 완만한 곡선을 그리게 되므로 인해 와이어 및 본딩 부위에 작용하는 응력이 줄어들게 되어 본딩 신뢰성이 향상된다.
한편, 도 8은 본 발명의 다른 실시예를 나타낸 것으로서, 다른 형태로 회로가 패터닝된 필름어드헤시브를 이용한 멀티칩 모듈 반도체패키지의 와이어 본딩후 상태를 나타낸 평면도이다.
이 경우는 회로패터닝 필름어드헤시브(7)의 회로패턴이 제2칩의 둘레를 따라 4방향에 모두 배치되는 경우이다.
이 때, 상기 회로패터닝 필름어드헤시브(7)에는 그라운딩 본딩용 배선 및 캐패시터 장착용 배선을 둘 수 있다.
한편, 도 9는 본 발명의 또 다른 실시예를 나타낸 것으로서, 이 경우에는 제1칩(2) 상에 복수개의 제2칩이 한꺼번에 탑재될 수 있도록 회로패터닝 필름어드헤시브(7)의 회로를 패터닝한 경우이다.
즉, 각 제2칩이 안착되는 위치 주변에 회로패터닝 필름어드헤시브(7)의 핑거부(701)가 위치하도록 하여 1차적으로 제2칩(3)의 본딩패드와 회로패터닝 필름어드헤시브(7)의 윈도우 영역을 통해 노출되는 핑거부(701)와의 전기적 연결이 이루어진 후, 다시 상기 회로패터닝 필름어드헤시브(7)의 핑거부(701)와 회로기판과의 연결이 이루어지도록 한다.
이상에서와 같이, 본 발명은 멀티칩 모듈 반도체패키지 제조시 칩간 접착에만 적용되던 필름어드헤시브의 구조를 새롭게 개선하여 상부에 적층되는 반도체칩과 회로기판과의 전기적 연결이 용이하게 이루어질 수 있도록 한 것이다.
이에 따라, 와이어 본딩시 와이어간의 단락 및 처짐이 방지되고, 와이어링경로 변경이 가능하며 와이어 및 본딩 부위의 응력이 저감되어 본딩 신뢰성이 향상되며, 결국 멀티칩 모듈 패키지의 기계적·전기적 신뢰성을 향상시킬 수 있게 된다.

Claims (4)

  1. 양면 테이프로 된 베이스층과,
    상기 베이스층 상부에 부착되고 내부에 전기적 배선이 형성되며 표면으로는 상기 내부 배선과 연결된 외부접속단자인 핑거부가 노출되는 회로필름층과,
    상기 회로필름층의 핑거부가 노출되는 윈도우 영역이 구비되며 상기 회로필름층 상부에 부착되는 어드헤시브층으로 구성됨을 특징으로 하는 회로패턴을 갖는 필름어드헤시브.
  2. 제 1 항에 있어서,
    상기 회로패터닝 필름어드헤시브의 윈도우 영역 내에는 와이어 본딩시 골드와이어와의 접합성을 향상시키기 위해 전도성이 우수한 Au 또는 Ag가 플레이팅됨을 특징으로 하는 회로패턴을 갖는 필름어드헤시브.
  3. 베이스를 이루는 회로기판과,
    상기 회로기판 상부에 직접 부착되는 제1칩과, 상기 제1칩의 상면에 부착되며 회로패턴이 형성되어 상기 제2칩의 본딩패드와 회로기판의 접속단자를 전기적으로 연결시킴에 있어 가교(架橋)역할을 하는 회로패터닝 필름어드헤시브와,
    상기 회로패터닝 어드헤시브 상면에 부착되는 제2칩과,
    상기 제2칩과 회로패터닝 필름어드헤시브 사이를 전기적으로 연결함과 더불어 상기 회로패터닝 필름어드헤시브와 회로기판 사이를 전기적으로 연결하는 한편 제1칩과 회로기판을 전기적으로 연결하는 전도성 연결부재와,
    상기 전도성 연결부재와 회로패터닝 필름어드헤시브 그리고 제1칩 및 제2칩이 보호되도록 봉지하는 몰드바디가 구비됨을 특징으로 하는 멀티칩 모듈 반도체패키지.
  4. 제 3 항에 있어서,
    상기 베이스를 이루는 회로기판 저면에 외부접속단자 역할을 수행하는 솔더볼이 구비됨을 특징으로 하는 멀티칩 모듈 반도체패키지.
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JP3077668B2 (ja) * 1998-05-01 2000-08-14 日本電気株式会社 半導体装置、半導体装置用リードフレームおよびその製造方法
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