KR20010034433A - Mos field effect transistor with an auxiliary electrode - Google Patents
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Abstract
본 발명은 동작 저항 Ron을 가진 MOS 전계효과 트랜지스터에 관한 것이다. MOS 전계효과 트랜지스터에서 절연층(5)으로 둘러싸인 다결정 실리콘(12)을 포함하는 보조전극(11)이 제 1 도전형의 반도체 영역(3)들 사이의 드리프트 통로에 제공된다.The present invention relates to a MOS field effect transistor having an operating resistance R on . In the MOS field effect transistor, an auxiliary electrode 11 including polycrystalline silicon 12 surrounded by the insulating layer 5 is provided in the drift passage between the semiconductor regions 3 of the first conductivity type.
Description
공지된 대로, 동작 저항 특히 전력용 MOS 전계효과 트랜지스터의 동작저항(Ron)을 줄이기 위한 가능성에 대해 오랜 동안 조사가 진행되었다. 이렇게해서 예를 들어, US 5 216 275 는 서두에 설명된 방법으로 기본적으로 구성되는 전력용 반도체를 설명한다: 이런 반도체 장치의 드리프트 통로는 소위 "전압 지속 층"에 제공된다. 전압 지속 층은 서로에 대해 교대로 위치한 수직의 p및 n도전영역을 포함하며 그 사이에 이산화 실리콘으로 만들어진 절연층이 제공된다. 도 4 는 이런 형태의 통상적인 반도체 장치의 예로서 MOSFET을 도시한다.As is known, there has been a long investigation into the possibility of reducing the operating resistance (R on ) of the operating resistance, in particular the power MOS field effect transistor. Thus, for example, US 5 216 275 describes a power semiconductor which is basically constructed in the manner described at the outset: The drift path of such a semiconductor device is provided in a so-called "voltage sustaining layer". The voltage sustain layer includes vertical p and n conductive regions that are alternately positioned with respect to each other, and an insulating layer made of silicon dioxide is provided therebetween. 4 shows a MOSFET as an example of a conventional semiconductor device of this type.
이 공지된 MOSFET은 반도체 몸체부(1)를 포함하는데, 몸체부는 n+도전성 드레인 접촉영역(2), 예를 들어, 영역(6)에 매립된 p도전성 반도체 영역 ("몸체부"영역)(6) 및 n도전성 반도체 영역(7) 처럼 이산화 실리콘으로 된 절연층(5)에 의해 서로로 부터 절연된 서로 교대하는 n도전성 및 p도전성 반도체 영역(3 및 4)을 가진다.This known MOSFET comprises a semiconductor body 1, which body part is n + conductive drain contact region 2, for example a p conductive semiconductor region ("body" region) embedded in region 6 ( 6) and n-conductive and p-conductive semiconductor regions 3 and 4, which are insulated from each other by an insulating layer 5 made of silicon dioxide, such as n-conductive semiconductor region 7.
다른 금속들은 선택적으로 사용될 수도 있지만 실리콘은 일반적으로 반도체 몸체부(1)에 사용된다. 설명된 도전형은 선택적으로 반대로 될 수도 있다.Silicon is generally used for the semiconductor body 1, although other metals may optionally be used. The described conductivity type may optionally be reversed.
도핑된 다결정 실리콘으로 만들어진 게이트 전극(9)은 예를 들어, 이산화 실리콘 또는 질화 실리콘으로 만들어진 절연층(8)에 매립되며 단자 G 가 제공된다. 알루미늄으로 만들어진 금속층(10)은 예를 들어, n도전영역(7)과 접촉하며, 접지될 수도 있는 소스 단자 S 에 제공된다. 드레인 전압 +UD는 드레인 단자 D 에 제공된 n+도전성 반도체 층(2)에 공급된다.The gate electrode 9 made of doped polycrystalline silicon is embedded in an insulating layer 8 made of, for example, silicon dioxide or silicon nitride and provided with a terminal G. The metal layer 10 made of aluminum is provided, for example, at the source terminal S, which is in contact with the n conductive region 7 and may be grounded. The drain voltage + U D is supplied to the n + conductive semiconductor layer 2 provided at the drain terminal D.
공급된 전압 +UD때문에, 영역(3 및 4)은 전하 캐리어가 서로 공핍화 된다. 반도체 몸체부(1)의 두 개의 주표면 사이에 필러를 형성하는 이런 영역(3,4)에서 만일 n형 도핑 및 p형 도핑의 총 양이 거의 같거나 또는 너무 작아서 영역(3,4)은 항복이 발생하기 전에 완전히 전하 캐리어의 공핍화가 되면, 이러한 MOSFET은 높은 전압을 블로킹할 수 있으며 그럼에도 불구하고 낮은 동작 저항 Ron을 갖는다. n도전성 영역(3)과 p도전성 영역(4) 사이의 절연층(5) 때문에 이 경우 영역(6) 하부에 배치된 p도전성 영역(4)은 p도전성 영역이 완전히 전하 캐리어의 공핍화가 되지 않는 한 n도전성 영역에 대해 접지된 전계 극판으로 작용한다.Due to the supplied voltage + U D , the regions 3 and 4 deplete charge carriers with each other. In these regions 3,4 forming a filler between the two major surfaces of the semiconductor body 1, if the total amounts of n-type and p-type dopings are about equal or too small, the regions 3,4 will If the charge carriers are fully depleted before breakdown occurs, these MOSFETs can block high voltages and nevertheless have low operating resistance R on . Because of the insulating layer 5 between the n conductive region 3 and the p conductive region 4, in this case, the p conductive region 4 disposed below the region 6 is not so depleted of charge carriers as the p conductive region 4 is completely depleted. It acts as a grounded field plate for one n conductive region.
도 4 에 도시된 구조를 갖는 MOSFET은 상대적으로 생산하기 복잡한데, 이는 특히 절연층(5) 및 n도전성 반도체 몸체부(1)에서 절연층에 의해 둘러싸인 p도전성 영역(4)의 형성 때문이다.The MOSFET having the structure shown in FIG. 4 is relatively complicated to produce, in particular due to the formation of the p 'conductive region 4 surrounded by the insulating layer in the insulating layer 5 and the n' conductive semiconductor body 1.
본 발명은 제 1 및 제 2 주표면을 갖는 제 1 도전형의 반도체 몸체부, 상기 반도체 몸체부에 매립된 제 1 도전형과 상반하는 적어도 하나의 제 2 도전형 제 1 반도체 영역, 제 1 반도체 영역에 제공되는 제 1 도전형의 적어도 하나의 제 2 반도체 영역, 적어도 제 2 반도체 영역과 반도체 몸체부 사이의 제 1 반도체 영역 상부 영역에 배치되는 게이트 전극, 제 2 주표면 상의 반도체 몸체부와 접촉하는 제 1 전극 및 적어도 제 2 반도체 영역과 접촉하는 제 2 전극을 가지는 MOS 전계효과 트랜지스터에 관한 것이다.The present invention provides a semiconductor body of a first conductivity type having first and second major surfaces, at least one second conductive type first semiconductor region opposite to the first conductivity type embedded in the semiconductor body, and a first semiconductor. At least one second semiconductor region of a first conductivity type provided in the region, a gate electrode disposed in an upper region of the first semiconductor region between the at least second semiconductor region and the semiconductor body portion, contacting with the semiconductor body portion on the second major surface A MOS field effect transistor having a first electrode and a second electrode in contact with at least a second semiconductor region.
도 1 은 본 발명의 제 1 실시예에 따른 MOSFET의 단면도이다.1 is a cross-sectional view of a MOSFET according to a first embodiment of the present invention.
도 2 는 본 발명의 제 2 실시예에 따른 MOSFET의 단면도이다.2 is a cross-sectional view of a MOSFET according to a second embodiment of the present invention.
도 3 은 본 발명의 제 3 실시예에 따른 MOSFET의 단면도이다.3 is a cross-sectional view of a MOSFET according to a third embodiment of the present invention.
도 4 는 현재의 MOSFET의 단면도이다.4 is a cross-sectional view of the current MOSFET.
따라서 본 발명의 목적은 현재의 MOSFET에 비해 비슷하게 낮은 동작 저항을 가지며 생산이 상당히 간단한 MOSFET을 제공하는 것이다.It is therefore an object of the present invention to provide a MOSFET which has a similarly low operating resistance compared to current MOSFETs and is quite simple in production.
서두에 설명된 형태의 MOSFET의 경우, 이 목적은 절연층을 가진 적어도 하나의 보조전극이 반도체 몸체부에 제공된다는 장점에 의해 본 발명에 따라 성취된다. 보조 전극은 반도체 몸체부의 제 1 및 제 2 주표면 사이의 방향으로 확장하며 전기적으로 제 1 반도체 영역에 접속된다. 보조전극은 바람직하게 제 1 반도체 영역 바로 하부에 위치한다.In the case of a MOSFET of the type described at the outset, this object is achieved according to the invention by the advantage that at least one auxiliary electrode having an insulating layer is provided in the semiconductor body portion. The auxiliary electrode extends in the direction between the first and second main surfaces of the semiconductor body portion and is electrically connected to the first semiconductor region. The auxiliary electrode is preferably located directly below the first semiconductor region.
이 경우 이런 형태의 복수의 보조전극이 각 제 1 반도체 영역 하부에 제공되는 것이 또한 가능하다. 이 보조 전극은 적당한 경우 "펜슬-형 방식(pencial-like manner)"으로 형성된다. 보조전극은 제 2 주표면, 즉 드레인 접촉 영역에 근접한 지점의 영역에서 상기 고 도핑된 제 1 도전형의 층까지 확장될 수도 있다. 그러나, 보조전극이 반도체 몸체부와 상기 고 도핑된 제 1 도전형의 반도체 층 사이에 제공되는 저 도핑된 상기 제 1 도전형의 층까지 확장할 수 있으며, 제 1 전극은 상기 반도체 층과 접촉한다.In this case, it is also possible for a plurality of auxiliary electrodes of this type to be provided under each first semiconductor region. This auxiliary electrode is formed in a "pencial-like manner" where appropriate. The auxiliary electrode may extend from the second main surface, i.e., the region close to the drain contact region, to the layer of the highly doped first conductivity type. However, an auxiliary electrode can extend up to the low doped first conductivity type layer provided between the semiconductor body portion and the highly doped first conductivity type semiconductor layer, the first electrode being in contact with the semiconductor layer. .
보조전극 그 자체는 바람직하게 고 도핑된 다결정 실리콘을 포함하는 한편, 이산화 실리콘은 바람직하게 절연층으로 사용된다.The auxiliary electrode itself preferably comprises highly doped polycrystalline silicon, while silicon dioxide is preferably used as the insulating layer.
보조전극의 깊이는 예를 들어, 5 내지 40 ㎛ 사이일 수도 있으나 반면 폭은 1 에서 5 ㎛ 까지의 크기 순일 수도 있다. 보조전극의 다결정 실리콘 상의 절연층 두께는 0.1 내지 1 ㎛ 사이일 수도 있으며 이 두께는 제 2 주표면의 방향으로 또는 두 주표면 사이의 보조전극의 중심을 향해 증가할 수도 있다.The depth of the auxiliary electrode may be, for example, between 5 and 40 μm, while the width may be in the order of size from 1 to 5 μm. The thickness of the insulating layer on the polycrystalline silicon of the auxiliary electrode may be between 0.1 and 1 μm, and the thickness may increase in the direction of the second main surface or toward the center of the auxiliary electrode between the two main surfaces.
본 발명에 따른 MOSFET은 특히 간단한 방법으로 생산될 수 있다: 예를 들어 n도전성 반도체 몸체부에 트렌치가 에칭에 의해 도입된다. 트렌치의 벽 및 바닥은 산화에 의해 형성되는 절연체가 제공되며, 그 결과 실리콘을 포함하는 반도체 몸체부에서 이산화 실리콘 층은 절연층으로 형성된다. 이어 트렌치는 n+또는 p+도전성 다결정 실리콘으로 충전되며, 아무런 문제도 일으키지 않는다.The MOSFET according to the invention can be produced in a particularly simple manner: for example, a trench is introduced into the n conductive semiconductor body by etching. The walls and bottom of the trench are provided with an insulator formed by oxidation, so that the silicon dioxide layer is formed of an insulating layer in the semiconductor body portion including silicon. The trench is then filled with n + or p + conductive polycrystalline silicon, causing no problem.
이 경우, p+형 도핑은 보조전극의 다결정 실리콘에 선호된다: 이는 만일 홀이 절연층에 있다면 블로킹 pn 접합이 n도전성 반도체 몸체부에서 홀을 통해 p-형 확산 후 도입되기 때문이다. 보조전극의 다결정 실리콘에 대한 n+형 도핑의 경우, 대조적으로 n도전성 반도체 몸체부에 대한 단락이 상기 홀에 의해 일어날 것이다.In this case, p + type doping is preferred for polycrystalline silicon of the auxiliary electrode: because if the hole is in the insulating layer, a blocking pn junction is introduced after the p-type diffusion through the hole in the n conductive semiconductor body. In the case of n + type doping of the polyelectrode of the auxiliary electrode, a short circuit to the n conductive semiconductor body portion will in contrast be caused by the hole.
보조전극 자체는 필러(pillar), 그리드(grid) 또는 스트립(strip)으로 형성될 수도 있고 또는 다른 구조를 가질 수도 있다.The auxiliary electrode itself may be formed as a pillar, grid, or strip, or may have another structure.
게다가, 보조전극이 서로에 대해 보다 근접하게 위치할수록 n도전성 반도체 영역은 보다 고 도핑될 수도 있다. 그러나, 이 경우 서로 평행하게 위치한 보조전극을 가진 n도전성 반도체 영역의 측면 전하는 항복 전하의 두 배에 해당하는 도펀트 양을 초과하지 않아야 하는 것을 유의해야 한다.In addition, the closer the auxiliary electrodes are located with respect to each other, the higher the n conductive semiconductor region may be doped. In this case, however, it should be noted that the side charge of the n? Conductive semiconductor region having the auxiliary electrodes located in parallel with each other should not exceed the amount of dopant corresponding to twice the breakdown charge.
보조전극의 다결정 실리콘에서 n+형 또는 p+형 도핑은 균일할 필요는 없다. 오히려, 도핑 농도의 불안정은 이 경우 쉽게 허용된다. 더욱이 보조전극 또는 트렌치의 깊이는 중요하지 않다: 이것들은 고 도핑된 드레인 접촉 영역까지 확장할 수 있으나 그럴 필요는 없다.In polycrystalline silicon of the auxiliary electrode, n + or p + type doping need not be uniform. Rather, instability of the doping concentration is easily tolerated in this case. Moreover, the depth of the auxiliary electrode or trench is not critical: they can extend to the highly doped drain contact region but need not be.
예를 들어, n도전성 반도체 몸체부 대신에 상이하게 도핑된 층이 상기 몸체부에 제공될 수도 있다.For example, a different doped layer may be provided in the body portion instead of the n 'conductive semiconductor body portion.
본 발명은 도면을 참조하여 이하에서 보다 상세히 설명된다.The invention is explained in more detail below with reference to the drawings.
도 4 는 서두에서 이미 설명되었다. 도 4 에서 처럼 도 1 또는 도 3 에서 동일한 참조 심볼이 서로 대응하는 부분에 사용되었다. 도 4 에서 처럼 설명된 각 도전형이 반대로 되는 것이 또한 가능하다.4 has already been described at the outset. As in FIG. 4, the same reference symbols are used in portions corresponding to each other in FIG. 1 or FIG. 3. It is also possible for each of the conductivity types described as in FIG. 4 to be reversed.
도 1 은 본 발명에 따른 MOSFET의 실시예를 도시한다. 도 4 에 따른 통상적인 MOSFET과 대조적으로 절연층(5)으로 둘러싸인 p도전 영역(4)은 이 경우 제공되지 않는다. 오히려, 도 1 의 실시예의 MOSFET에서 n+ 또는 p+도핑된 다결정 실리콘(12)을 포함하며 절연층(5)에 둘어싸인 보조전극(11)이 제공된다. 다결정 실리콘 대신 적절한 경우 상이한 유사 도전 재료를 사용할 수 있다. 게다가, 절연층(5)은 이산화 실리콘과는 다른 금속, 예를 들어 질화 실리콘 또는 택일적으로 이산화 실리콘 또는 질화 실리콘 같은 상이한 절연막을 포함할 수도 있다.1 shows an embodiment of a MOSFET according to the invention. In contrast to the conventional MOSFET according to FIG. 4, the p conductive region 4 surrounded by the insulating layer 5 is not provided in this case. Rather, in the MOSFET of the embodiment of FIG. 1, an auxiliary electrode 11 is provided that includes n + or p + doped polycrystalline silicon 12 and is enclosed in an insulating layer 5. Instead of polycrystalline silicon, different similar conductive materials may be used where appropriate. In addition, the insulating layer 5 may comprise a metal other than silicon dioxide, for example silicon nitride or alternatively insulating films such as silicon dioxide or silicon nitride.
이런 보조전극은 도 4 의 현재의 MOSFET에서 p도전 영역(4)과 유사한 효과를 갖는다: 드레인 단자 D 에 공급되는 드레인 전압 +UD때문에, n도전 영역(3)은 전하 캐리어의 공핍상태이다. 이 경우 도 4 의 통상적 구조를 가진 MOSFET의 경우보다 절연층(5) 상에 더 큰 전계 강도를 일으킨다. 그러나, 이는 전하 캐리어 공핍에 영향을 미치지 않는다.This auxiliary electrode has an effect similar to the p conductive region 4 in the current MOSFET of FIG. 4: Due to the drain voltage + U D supplied to the drain terminal D, the n conductive region 3 is in a depletion state of charge carriers. This results in a greater field strength on the insulating layer 5 than in the case of MOSFETs with the conventional structure of FIG. However, this does not affect charge carrier depletion.
본 발명의 본질적인 잇점은 도 1 에 따른 MOSFET가 도 4 에 따른 MOSFET에 비해 생산이 상당히 간단하다는 사실에 있다: 단지 반도체 몸체부(1) 내로 폭 1 내지 5 ㎛ 및 깊이 5 내지 40 ㎛ 를 갖는 층(2)의 한도까지 트렌치(13)를 에칭하는 것이 필요하며, 이어 트렌치의 벽은 이산화 실리콘으로 된 절연층(5) 및 두께 0.1 내지 1 ㎛ 로 산화에 의해 커버링된다. 이 경우 절연층(5)의 두께는 특별하게 중요하지는 않다: 오히려, 트렌치(13)에서 절연층은 상층부에서 기저부 그렇지 않으면 중심을 향해서 증가한다.An essential advantage of the present invention lies in the fact that the MOSFET according to FIG. 1 is considerably simpler to produce than the MOSFET according to FIG. 4: only a layer having a width of 1-5 μm and a depth of 5-40 μm into the semiconductor body 1. It is necessary to etch the trenches 13 to the limit of (2), and the walls of the trenches are then covered by oxidation with an insulating layer 5 of silicon dioxide and a thickness of 0.1 to 1 m. In this case the thickness of the insulating layer 5 is not particularly important: rather, in the trench 13 the insulating layer increases from the top to the base or otherwise to the center.
그 후에 트렌치는 n+ 또는 p+도핑될 수도 있는 다결정 실리콘(12)으로 충전된다. 그러나 전술한 대로 절연층(5)에 있을 수 있는 홀에 대하여 p+형 도핑은 더 높은 양품률을 산출하기 때문에 p+형 도핑이 보조전극(11)에 유리하다.The trench is then filled with polycrystalline silicon 12, which may be n + or p + doped. However, p + type doping is advantageous for the auxiliary electrode 11 because p + type doping yields higher yields for holes that may be in the insulating layer 5 as described above.
보조전극의 배치(11)는 각 반도체 셀의 배치와 일치할 필요는 없다. 오히려, 보조전극(11)은 필러, 그리드 또는 스트립의 형태나 다른 구성으로 제공될 수도 있다.The arrangement 11 of the auxiliary electrodes need not coincide with the arrangement of each semiconductor cell. Rather, the auxiliary electrode 11 may be provided in the form of a filler, grid or strip, or other configuration.
보조전극(11)이 서로 인접할수록 n도전영역(3)은 바람직하게 보다 고 도핑된다. 필수적인 것은 서로 평행하게 확장한 보조전극(11) 때문에 n도전영역(3)의 측면 회로 전하는 항복전하에 일치하는 도펀트 양의 두배를 초과하지 않는다는 것이다.As the auxiliary electrodes 11 are adjacent to each other, the n 'conductive region 3 is preferably more doped. It is essential that the side circuit charge of the n conductive region 3 does not exceed twice the amount of dopant corresponding to the breakdown charge because of the auxiliary electrodes 11 extending in parallel with each other.
n도전영역(3)(또는 반도체 몸체부(1)) 대신에 다른 도핑을 가진 복수의 층을 제공하는 것도 또한 가능하다. 게다가, n+도전 영역(2)은 도 1 의 사선(15)에 의해 나타낸 것처럼 np+층 시퀀스 또는 n+p+층 시퀀스로 대체될 수도 있다. 이어 이 경우 IGBT(insulated gate bipolar transistor:절연 게이트 바이폴러 드랜지스터)가 존재한다.It is also possible to provide a plurality of layers with different doping instead of the n conductive region 3 (or the semiconductor body 1). In addition, the n + conductive region 2 may be replaced with an np + layer sequence or n + p + layer sequence, as indicated by the diagonal line 15 in FIG. 1. In this case, there is an insulated gate bipolar transistor (IGBT).
끝으로, 보조전극(11)의 다결정 실리콘(12)의 도핑은 균일할 필요는 없다.Finally, the doping of the polycrystalline silicon 12 of the auxiliary electrode 11 need not be uniform.
도 2 는 본 발명의 또다른 실시예를 도시하는데, 도 1 의 실시예와는 대조적으로 두 보조 전극(11)은 각 셀에 할당된다. 적당한 경우 두개 또는 그 이상의 보조전극(11)이 각 셀에 제공될 수 있음은 당연하다.FIG. 2 shows another embodiment of the invention, in contrast to the embodiment of FIG. 1, two auxiliary electrodes 11 are assigned to each cell. Naturally, two or more auxiliary electrodes 11 may be provided in each cell if appropriate.
끝으로, 보조전극(11)이 드레인 단자 D 의 측면 상에 고 도핑된 n+도전층(2) 까지 확장될 필요는 없다. 같은 식으로, 보조전극(11)이 n+도전층(2)과 n도전영역(3) 사이에 제공되는 n-도전층에 미치는 것이 가능하다.Finally, the auxiliary electrode 11 need not extend to the highly doped n + conductive layer 2 on the side of the drain terminal D. In the same way, it is possible for the auxiliary electrode 11 to apply to the n − conductive layer provided between the n + conductive layer 2 and the n conductive region 3.
이어 본 발명은 간단한 방법으로 생산될 수 있는 MOSFET이 단지 반도체 기술에서 트렌치를 도입할 때 통상적인 단계를 필요로 하는 것을 가능하게 한다. 그럼에도 불구하고 본 발명은 낮은 동작저항 Ron보장한다.The invention then makes it possible for a MOSFET, which can be produced in a simple manner, to require conventional steps when only introducing trenches in semiconductor technology. Nevertheless, the present invention guarantees a low operating resistance R on .
본 발명에 따른 MOS 전계효과 트랜지스터의 수직구조는 전술한 실시예에서 설명된다. 그러나, 본 발명은 보조전극이 반도체 몸체부의 측면 방향으로 확장하는 측면 구조에 또한 적용될 수 있음은 당연하다.The vertical structure of the MOS field effect transistor according to the present invention is described in the above embodiment. However, it is obvious that the present invention can also be applied to side structures in which the auxiliary electrode extends in the lateral direction of the semiconductor body portion.
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