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KR20010006853A - 부스트 회로 - Google Patents

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KR20010006853A
KR20010006853A KR1020000014703A KR20000014703A KR20010006853A KR 20010006853 A KR20010006853 A KR 20010006853A KR 1020000014703 A KR1020000014703 A KR 1020000014703A KR 20000014703 A KR20000014703 A KR 20000014703A KR 20010006853 A KR20010006853 A KR 20010006853A
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voltage
boost circuit
circuit
dummy
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KR1020000014703A
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스도나오아끼
Original Assignee
가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Publication date
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Abstract

부스트 회로 유닛들이 병렬로 접속된다. 부스트 회로 유닛과 동일한 구성을 갖는 더미 부스트 회로 유닛의 부스트 출력 전압 VBOOST'가 전압 검출 회로에 의해 검출된다. 전압 검출 회로는 VBOOST'가 VLIMIT보다 낮을 때 "고"로 되고 VBOOST'가 VLIMIT이상일 때 "저"로 되는 신호 TBST2를 출력한다. TBST2 신호는 NAND 회로에 입력되고, 입력 전압 ATDBST2이 NAND 회로를 경유하여 부스트 회로 유닛에도 입력되고 2개의 부스트 회로 유닛은 부스트 동작을 수행한다. 그러므로, 부스트 회로는 전원 전압 Vcc 이외에 공정 조건의 편차 및 외부 온도의 변화에 의해 발생된 부스트 전압의 편차를 억제할 수 있다.

Description

부스트 회로{BOOST CIRCUIT}
본 발명은 반도체 집적 회로의 부스트 회로에 관한 것으로, 특히 부스트 회로 유닛들의 출력들을 모의적으로 검출하고 병렬로 접속된 복수의 부스트 회로들중 동작될 회로 유닛의 수를 제어함으로써 편차가 감소된 부스트 전압을 출력할 수 있는 부스트 회로에 관한 것이다.
최근에 플래시 메모리와 같은 반도체 메모리 장치에서, 반도체 메모리 장치를 작동시키는데 요구되는 전원 전압이 낮아짐에 따라 전체 메모리 칩의 전류 소모의 감소가 요구된다. 그러므로, 메모리에서 요구되고 전원 전압보다 높은 전압이 전원 전압을 칩내에서 원하는 고전압까지 상승시킴으로써 발생될 필요가 있다.
도 1은 종래의 부스트 회로를 도시한 블록도이다. 이 부스트 회로에서, 부스트 입력 전압 BBOOST는 인버터(40)에 의해 반전된다. 반전된 전압은 트랜지스터(41)에 입력되고 캐패시턴스(42)를 통해 증폭된 전압 VBOOST로 출력된다. 트랜지스터(41)는 레벨 시프터(L/S)(43)에 의해 그 게이트가 제어된다. 입력 전압 BBOOST및 출력 전압 VBOOST에 기초하여, L/S(43)은 트랜지스터(41)의 게이트 전압을 제어한다.
그러나, 이 종래의 부스트 회로는 출력 전압이 전원 전압 및 내부 온도의 변화 및 칩의 공정 팩터의 편차로 인해 많이 변화한다는 문제점을 갖고 있다.
그러므로, 지금까지 도 2에 도시한 바와 같이, 도 1에 도시된 부스트 회로가 부스트 회로 유닛(32 및 33) 각각으로서 사용되고 부스트 회로 유닛(32 및 33)이 입력 단자(31)와 출력 단자(38) 사이에 병렬로 접속되는 그러한 회로가 제안되어 왔다.
이 종래의 부스트 회로에서, 입력 단자(31)는 부스트 입력 전압 ATDBST2로 입력된다. 입력 단자(31)과 부스트 회로 유닛(32) 사이에는 인버터(34)가 접속된다. 입력 단자(31)와 부스트 회로 유닛(33) 사이에는 NAND 회로(35)가 접속된다. 전원 전압 검출 회로(37)는 NAND 회로(35)의 다른 입력 단자에 접속된다. 결과적으로, 부스트 입력 전압 ATDBST2 및 전원 전압 검출 회로(37)의 출력 신호는 NAND 회로(35)에 입력된다. 이들의 논리곱은 부스트 회로 유닛(33)에 입력된다. 전원 전압 검출 회로(37)는 전원 전압 Vcc가 소정의 전압 VLIMIT보다 낮을 때 "고" 신호를 출력하고, 전원 전압 Vcc가 VLIMIT이상일 때 "저" 신호를 출력한다.
나아가, 출력 단자(38)와 접지 단자 사이에는, 캐패시턴스 CL을 갖는 캐패시터(36)가 접속된다. 그리고 증폭된 전압 VBOOST은 출력 단자(38)로부터 출력된다.
이 종래의 부스트 회로의 동작에 대해 이제부터 설명하겠다. 전원 전압 검출 회로(37)는 전원 전압 Vcc가 소정의 전압 VLIMIT보다 낮을 때 "고" 신호를 출력한다. NAMD 회로(35)를 경유하여, 부스트 입력 전압 ATDBST2는 부스트 회로 유닛(33)에도 입력된다. 따라서 부스트 회로 유닛(33)이 동작된다. 이 경우에, 부스트 회로는 2개의 회로 유닛, 즉 부스트 회로 유닛(32) 및 부스트 회로 유닛(33)을 사용하여 동작한다.
전원 전압 검출 회로(37)는 전원 전압 Vcc가 소정의 전압 VLIMIT이상일 때 "저" 신호를 출력한다. 부스트 입력 전압 ADBST2는 부스트 회로 유닛(33)에 입력되지 않는다. 따라서, 부스트 회로 유닛(33)은 그 동작을 중지한다. 이 경우에, 부스트 회로는 하나의 부스트 회로 유닛, 즉 부스트 회로 유닛(32)으로 동작한다.
전원 전압의 변화에 따라 동작될 부스트 회로의 수를 제어함으로써, 부스트 회로의 출력의 변화가 억제될 수 있다.
그러나, 위에 설명된 종래의 부스트 회로에서, 전원 전압의 변화만이 검출된다. 전원 전압의 변화에 의해 야기된 부스트 회로 출력의 변화를 방지하는 것이 가능하지만, 공정 조건의 편차 및 외부 온도의 변화에 의해 발생된 부스트 전압 자체의 변화가 억제될 수 없다는 문제가 있어 왔다.
본 발명의 목적은 전원 전압 Vcc의 변화 이외에 공정 조건의 편차 및 외부 온도의 변화에 의해 발생된 부스트 전압의 편차를 억제할 수 있는 부스트 회로를 제공하는 것이다.
도 1은 종래의 부스트 회로를 도시한 회로도.
도 2는 다른 종래의 부스트 회로를 도시한 회로도.
도 3은 본 발명의 제1 실시예의 부스트 회로 본체를 도시한 블럭도.
도 4는 본 발명의 제1 실시예의 부스트 전압 검출 유닛을 도시한 블럭도.
도 5는 본 발명의 제1 실시예에서 전원 전압과 외부 온도와 같은 2개의 부스트 회로 유닛의 변화 팩터와 부스트 출력 전압 간의 관계를 도시한 그패프.
도 6은 본 발명의 제2 실시예에서 n개의 부스트 회로 유닛을 병렬로 접속함으로서 형성된 부스트 회로 본체를 도시한 블럭도.
도 7은 본 발명의 제2 실시예의 부스트 전압 검출 유닛을 도시한 블럭도.
도 8는 본 발명의 제2 실시예에서 전원 전압과 외부 온도와 같은 n개의 부스트 회로 유닛의 변화 팩터와 부스트 출력 전압 간의 관계를 도시한 그패프.
＜도면의 주요 부분에 대한 부호의 설명＞
11, 12: 부스트 회로 유닛
13: 더미 부스트 회로 유닛
14: 인버터
15: NAND 회로
17: 전압 검출 회로
18: 입력 단자
19: 출력 단자
본 발명에 따르면, 부스트 회로는 병렬로 접속된 복수개(n개)의 부스트 회로 유닛을 포함하는 부스트 회로의 본체; 부스트 회로의 본체의 부스트 회로 유닛과 동일한 구성을 갖는 더미 부스트 회로 유닛, 및 더미 부스트 회로 유닛의 출력 전압을 검출하기 위한 전압 검출 회로; 및 부스트 전압 검출부의 검출 결과에 기초하여, 부스트 회로의 본체에서 동작될 부스트 회로의 수를 선택하기 위한 선택 회로를 포함한다.
전압 검출 회로는 더미 부스트 회로 유닛의 출력 전압을 특정 전압 VLIMIT와 비교하여 "고" 또는 "저" 테스트 신호를 출력하도록 구성될 수 있다.
나아가, 부스트 회로의 본체는 병렬로 접속된 부스트 회로 유닛에 신호를 입력하기 위한 입력 단자; 및 병렬로 접속된 부스트 회로 유닛으로부터 공급된 신호를 출력하기 위한 출력 단자를 포함하도록 구성될 수 있고, 선택 회로는 입력 단자와 제1 부스트 회로 유닛 사이에 접속된 인버터; 입력 단자와 제2 내지 제n 부스트 회로 유닛 사이에 각각 접속된 (n-1)개의 NAND 회로; 및 테스트 신호를 NAND 회로에 입력하기 위한 회로를 포함하도록 구성될 수 있다.
이 경우에, 부스트 회로는 부스트 회로의 본체가 병렬로 접속된 2개의 부스트 회로 유닛을 갖는 그러한 구성을 가질 수 있고, 특정 전압 VLIMIT의 수는 1개이다.
또는 부스트 회로는 부스트 회로의 본체가 병렬로 접속된 m(여기서 m은 적어도 3의 자연수)개의 부스트 회로 유닛을 갖고, 전압 VLIMIT의 (m-1)개의 값이 설정되고, 특정 전압 VLIMIT의 (m-1)개의 값에 따른 (m-1)개의 테스트 신호가 (m-1)개의 부스트 회로 유닛에 각각 입력되는 그러한 구성을 가질 수 있다.
본 발명에서, 부스트 회로의 본체의 부스트 회로 유닛과 동일한 구성을 갖는 더미 부스트 회로 유닛이 제공되고 부스트 회로의 동작되는 부스트 회로 유닛의 수는 더미 부스트 회로 유닛의 부스트 전압을 검출함으로써 제어된다. 따라서, 부스트 회로의 본체로부터의 부스트 전압 출력은 고정된 좁은 폭내에 있도록 제어될 수 있다. 결과적으로, 전원 전압의 변화 뿐만 아니라 공정 조건의 편차 및 외부 온도의 변화를 흡수할 수 있다. 그러므로 부스트 전압의 편차가 억제될 수 있다. 또한, 부스트 출력이 고일 때 동작되는 부스트 회로의 수를 제한함으로써 소모적인 전류 소비를 감소시킬 수 있다.
이후, 본 발명의 실시예에 따른 부스트 회로에 대해 설명하겠다. 도 3은 본 발명의 제1 실시예에 따른 부스트 회로의 본체를 도시한 블록도이다. 도 4는 본 부스트 회로내의 부스트 전압 검출 유닛을 도시한 블록도이다.
도 3에 도시한 부스트 회로에서, 부스트 회로 유닛(11) 및 부스트 회로 유닛(12)은 부스트 입력 전압 ATDBS2가 입력되는 입력 단자(18)와 그로부터 부스트 전압을 출력하기 위한 출력 단자(19) 사이에 병렬로 접속된다. 입력 단자(18)와 부스트 회로 유닛(11) 사이에는, 인버터(14)가 접속된다. 입력 단자(18)와 부스트 회로 유닛(11) 사이에는, NAND 회로(15)가 접속된다. 부스트 입력 전압 ATDBST2는 NAND 회로(15)의 입력 단자들 중 하나에 입력된다. 이후 설명되는 전압 검출 회로(17)의 출력 신호 TBST2는 NAND 회로(15)의 입력 단자들중 다른 것에 입력된다. 나아가, 출력 단자(19)와 접지 사이에는, 부하 캐패시턴스(CL)를 갖는 캐패시터(16)가 접속된다.
한편, 부스트 전압 검출 유닛에서, 부스트 회로 유닛(11 및 12)과 동일한 구성을 갖는 더미 부스트 회로 유닛(13)이 도 4에 도시된 바와 같이 제공된다. 부스트 입력 전압 ATDBST1은 더미 부스트 회로 유닛(13)에 입력된다. 더미 부스트 회로 유닛(13)은 더미 부스트 출력 전압 VBOOST'을 출력한다.
더미 부스트 회로 유닛(13)의 출력 전압 VBOOST'은 전압 검출 회로(17)에 입력된다. 전압 검출 회로(17)는 출력 신호 TBST2를 출력한다. 검출된 더미 부스트 출력 전압 VBOOST'가 특정 전압 VLIMIT이상일 때 출력 신호 TBST2는 "저"로 된다. 검출된 더미 부스트 출력 전압 VBOOST'이 특정 전압 VLIMIT보다 낮을 때 출력 신호 TBST2는 "고"로 된다. 더미 부스트 회로 유닛(13)의 출력 단자와 접지 사이에는 부하 캐패시턴스(CL')를 갖는 캐패시터(20)가 접속된다. 그런데, 부스트 회로 유닛(11 및 12), 및 더미 부스트 회로 유닛(11)의 구성은 기본적으로 도 1에 도시한 종래의 부스트 회로 유닛(32 및 33)의 구성과 동일하다.
전술한 구성을 갖는 제1 실시예에 따른 부스트 회로의 동작에 대해 이제부터 설명하겠다.
도 5는 그 횡좌표에 전원 전압 Vcc, 임계 전압 Vth, 산화막의 두께 Tox, 및 공정 온도와 같은 변화 팩터를 도시한다. 도 5는 그 종좌표에 부스트 회로 유닛(11 및 12)의 출력 전압 VBOOST의 변화를 도시한다. 그러므로, 도 5는 이들 간의 관계를 도시한다. 출력 전압 VBOOST은 전원 전압 Vcc가 높고, 임계 전압 Vth가 낮고, 산화막 두께 Tox가 얇고, 온도가 낮을수록 상승한다. 더미 부스트 회로(13)는 그것이 유사한 구성을 갖기 때문에 유사한 특성을 갖는다. 그러므로, 더미 부스트 회로(13)의 출력 전압 VBOOST'는 또한 도 5에 도시한 "하나의 부스트가 동작될 때"의 직선과 동일한 방식으로 변화한다.
전압 검출 회로(17)에서, VBOOST의 허용범위의 하한값은 VLIMIT로 설정된다. 전압 검출 회로(17)는 신호 TBST2를 출력한다. 더미 부스트 출력 회로 유닛(13)의 출력 VBOOST'이 VLIMIT이상일 때, 신호 TBST2는 "저"로 된다. 출력 VBOOST'가 VLIMIT보다 낮을 때, 신호 TBST2는 "고"로 된다. 따라서 전압 검출 회로(17)의 출력이 설정된다. 부스트 입력 전압 ADBST1이 더미 부스트 출력 유닛(13)에 입력되고 더미 부스트 전압 VBOOST'가 출력될 때, 전압 검출 회로(17)는 더미 부스트 전압 VBOOST'을 검출한다. VBOOST'가 소정의 전압 VLIMIT이상이면, 전압 검출 회로(17)는 "저" 상태인 신호 TBST2를 출력한다.
NAND 회로(15)는 "저" 상태인 신호 TBST2와 부스트 입력 전압 ATDBST2의 논리곱을 얻는다. 하나의 입력이 "저"이기 때문에, 입력 전압 ATDBST2는 부스트 회로 유닛(12)에 입력되지 않고 결과적으로 부스트 회로 유닛(12)은 부스트 동작을 수행하지 않는다. 바꾸어 말하면, 단지 하나의 부스트 회로 유닛(11)이 동작된다.
더미 부스트 전압 VBOOST'이 소정의 전압 VLIMIT보다 적으면, 전압 검출 회로(17)는 "고" 상태인 신호 TBST2를 출력한다. 이 때, NAND 회로(15)는 부스트 입력 전압 ATDBST2와 "고" 상태인 신호 TBST2의 논리곱을 얻는다. 따라서, 부스트 입력 전압 ATDBST2이 부스트 회로 유닛(12)에 입력된다. 결과적으로, 부스트 회로 유닛(12)은 부스트 동작을 수행한다. 그러므로, 전원 전압과 외부 온도의 변화에 대하여, 부스트 출력 전압 VBOOST은 도 5에 도시된 "2개의 부스트가 동작될 때"의 실선으로 표시된 바와 같이 변화한다. 그러므로, 전원 전압, 공정 조건 및 온도 등의 변화에 대하여, 본 실시예의 부스트 회로는 도 5의 실선으로 표시된 패턴을 갖는 출력 전압 VBOOST을 출력한다. 출력 전압 VBOOST는 허용 범위내에서 변화한다. 결과적으로, 부스트 출력 전압 VBOOST의 편차가 억제될 수 있다.
본 발명의 제2 실시예에 대해 이제부터 설명하겠다. 도 6은 제2 실시예의 부스트 회로의 본체를 도시한 블럭도이다. 도 7은 부스트 전압 검출 유닛을 도시한 블럭도이다. 본 실시예의 부스트 회로에서, 제1 부스트 히로 유닛(22), 제2 부스트 회로 유닛(23), ... , 및 제n(여기서 n은 관계식 n≥3을 만족시키는 자연수) 부스트 회로 유닛(27)은 부스트 입력 전압 ATDBST2가 입력되는 입력 단자(21)와 부스트 전압을 출력하기 위한 출력 단자(28) 사이에 병렬로 접속된다. 입력 단자(21)와 제1 부스트 회로 유닛(22) 사이에는 인버터(24)가 접속된다. 입력 단자(21)과 제2 내지 제n 부스트 회로 유닛(23 내지 27) 사이에는 NAND 회로(25)가 접속된다. NAND 회로의 수는 (n-1)개이다. NAND 회로(25)의 다른 입력 단자에는, 나중에 설명되는 전압 검출 회로(30)으로부터 TBST2 내지 TBSTn이 입력된다. 나아가, 출력 단자(28)와 접지 사이에는, 부하 캐패시턴스(CL)을 갖는 캐패시터(26)가 접속된다.
한편, 부스트 전압 검출 유닛에서, 제1 내지 제n 부스트 회로 유닛(22 내지 27)을 갖는 더미 부스트 회로 유닛(29)이 도 7에 도시된 바와 같이 제공된다. 부스트 입력 전압 ATDBST1이 더미 부스트 회로 유닛(29)에 제공된다. 더미 부스트 회로 유닛(29)은 이것을 증폭하여 더미 부스트 출력 전압 VBOOST'을 출력한다. (n-1)개의 전압 검출 회로(30)는 더미 부스트 회로 유닛(29)에 접속된다. 전압 검출 회로(30)는 더미 부스트 출력 전압 VBOOST'을 검출하고, 더미 부스트 출력 전압 VBOOST'을 특정 전압 VLIMIT1내지 VLIMIT(n-1)과 비교하여, "고" 또는 "저" 상태를 각각 취하는 신호 TBST2 내지 TBSTn을 출력한다.
도 8에 도시한 바와 같이, 최저 전압 VLIMIT1이 제1 전압 검출 회로(30)에서 설정되고, 다음으로 낮은 전압 VLIMIT2이 제2 전압 검출 회로(30)에서 설정된다. 이런 식으로, 연달아 동일 간격으로 증가하는 전압들이 설정된다. 최고 전압 VLIMIT(n-1)은 마지막 제(n-1) 전압 검출 회로(30)에서 설정된다. 이들 전압 검출 회로(30)는 더미 부스트 회로 유닛(29)의 출력 전압 VBOOST'을 검출한다. 출력 전압 VBOOST'이 VLIMIT1보다 낮으면, 모든 전압 검출 회로(30)는 "고" 상태인 신호 TBST2 내지 TBSTn을 출력한다.
VBOOST'가 VLIMIT1이상이고 VLIMIT2보다 낮으면, 단지 제1 전압 검출 회로(30)의 신호 TBST2만이 "저"로 된다. VBOOST'가 VLIMIT2이상이고 VLIMIT3보다 낮으면, 단지 제1 및 제2 전압 검출 회로(30)의 신호 TBST2 및 TBST3만이 "저"로 된다. VBOOST'가 VLIMIT(n-1)이상이면, "저" 상태인 신호 TBST2 내지 TBSTn이 각각 모든 전압 검출 회로(30)으로부터 출력된다.
전술한 구성을 갖는 제2 실시예의 부스트 회로의 동작에 대해 설명하겠다. 먼저, 부스트 입력 전압 ATDBST1이 더미 부스트 회로 유닛(29)에 입력되면, 더미 부스트 회로 유닛(29)은 부스트 동작을 수행하고 더미 부스트 전압 VBOOST를 출력한다. 각 전압 검출 회로(30)는 더미 부스트 전압 VBOOST'을 검출한다. 더미 부스트 전압 VBOOST'이 그것의 설정된 전압보다 높을 때 각 전압 검출 회로(30)는 "저" 신호를 출력한다. 더미 부스트 전압 VBOOST'가 그것의 설정된 전압보다 낮으면 각 전압 검출 회로(30)는 "고" 신호를 출력한다.
결과적으로, "고" 신호는 더미 부스트 전압 VBOOST'의 크기에 따른 수만큼의 갯수의 전압 검출 회로로부터 출력된다. "고" 신호가 입력되는 NAND 회로(25)에 접속된 부스트 회로 유닛(23 내지 27)은 부스트 동작을 수행한다. 바꾸어 말하면, VBOOST'가 VLIMIT(n-1)이상이면, "저" 신호가 모든 전압 검출 회로(30)로부터 출력된다. 이 경우에, 입력 전압 ATDBST2이 NAND 회로를 경유하여 제2 내지 제n 부스트 회로(23, ... , 27)에 입력되지 않고, 단지 제1 부스트 회로 유닛(22)만이 동작된다. 반대로, VBOOST'가 VLIMIT1보다 낮으면, "고" 신호가 모든 전압 검출 회로(30)로부터 출력된다. 이 경우에, 모든 NAND 회로(25)는 턴 온되고, 모든 부스트 회로 유닛(22, 23, ... , 27)이 동작된다.
이런 식으로, 복수의 더미 부스트 회로(22 내지 27)가 도 8에 도시한 바와 같이 더미 부스트 전압 VBOOST'의 크기에 따라 동작된다. 출력 전압 VBOOST은 도 8에 실선으로 표시된 것과 같이 부스트 회로의 출력 단자(28)로부터 출력된다. 결과적으로, VBOOST는 도 8의 허용범위내에 있도록 제어된다.
전술한 실시예에서, 부스트 전압 검출부 및 부스트 회로의 주요부에서 사용된 부스트 회로 유닛은 동일한 구성을 갖는다. 그러나, 본 발명은 이에 제한되지 않는다. 예를 들어, 부스트 전압 검출부에서 사용된 부스트 회로의 부스트 캐패시턴스 CBOOST의 값은 부스트 회로의 본체에서 사용된 부스트 회로 유닛의 것보다 작게 될 수 있다. 부스트 전압은 전원 전압, 부스트 캐패시턴스 CBOOST, 및 부하 캐패시턴스 CL에 의해 결정된다. 그러므로, 부스트 전압 검출부의 부하 캐패시턴스 CL이 작게 될 수 있다면, 부스트 캐패시턴스 CBOOST는 작게 될 수 있다. 부스트 캐패시턴스 CBOOST가 작게 될 수 있다면, 부스트 전압 검출부의 회로의 면적은 작게 될 수 있다.
본 발명에서, "부스트 회로가 동일한 구성을 갖는다"는 표현은 동일한 물리적 구성 뿐만 아니라 위에 설명된 경우를 말한다.
본 발명에 따르면 전원 전압 Vcc의 변화 이외에 공정 조건의 편차 및 외부 온도의 변화에 의해 발생된 부스트 전압의 편차를 억제할 수 있다는 효과가 있다.

Claims (5)

  1. 부스트 회로에 있어서,
    병렬로 접속된 복수개(n개)의 부스트 회로 유닛을 갖는 부스트 회로의 본체;
    상기 부스트 회로의 본체의 상기 부스트 회로 유닛과 동일한 구성을 갖는 더미 부스트 회로, 및 상기 더미 부스트 회로 유닛의 출력 전압을 검출하기 위한 전압 검출 회로를 갖는 부스트 전압 검출부; 및
    상기 부스트 전압 검출부의 검출 결과에 기초하여, 상기 부스트 회로의 본체에서 동작될 부스트 회로 유닛의 수를 선택하기 위한 선택 회로
    를 포함하는 부스트 회로.
  2. 제1항에 있어서, 상기 전압 검출 회로는 상기 더미 부스트 회로 유닛의 출력 전압을 특정 전압 VLIMIT와 비교하여 "고" 또는 "저" 테스트 신호를 출력하는 부스트 회로.
  3. 제2항에 있어서,
    상기 부스트 회로의 본체는
    병렬로 접속된 상기 부스트 회로 유닛들에 신호를 입력하기 위한 입력 단자; 및
    병렬로 접속된 상기 부스트 회로 유닛들로부터 공급된 신호를 출력하기 위한 출력 단자를 포함하고,
    상기 선택 회로는
    상기 입력 단자와 상기 제1 부스트 회로 유닛 사이에 접속된 인버터;
    상기 입력 단자와 제2 내지 제n 부스트 회로 유닛 사이에 각각 접속된 (n-1)개의 NAMD 회로; 및
    상기 테스트 신호를 상기 NAND 회로에 입력하기 위한 회로를 포함하는 부스트 회로.
  4. 제3항에 있어서,
    상기 부스트 회로의 본체는 병렬로 접속된 2개의 부스트 회로 유닛을 갖고,
    상기 특정 전압 VLIMIT의 수는 1개인 부스트 회로.
  5. 제3항에 있어서, 상기 부스트 회로의 본체는 병렬로 접속된 m(여기서 m은 적어도 3의 자연수)개의 부스트 회로 유닛을 갖고,
    전압 VLIMIT의 (m-1)개의 값이 설정되고,
    전압 VLIMIT의 (m-1)개의 값에 따른 (m-1)개의 테스트 신호가 각각 (m-1)개의 부스트 회로 유닛에 입력되는 부스트 회로.
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